JPH08153878A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH08153878A JPH08153878A JP31918994A JP31918994A JPH08153878A JP H08153878 A JPH08153878 A JP H08153878A JP 31918994 A JP31918994 A JP 31918994A JP 31918994 A JP31918994 A JP 31918994A JP H08153878 A JPH08153878 A JP H08153878A
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Abstract
(57)【要約】
【目的】 平面的な占有面積を増加させることなくオン
／オフ電流比を高めて微細化と高性能化とを両立させつ
つ、所望の特性の薄膜トランジスタを得る。 【構成】 多結晶Ｓｉ膜１５のうちで、ゲート電極であ
る多結晶Ｓｉ膜１３の側面に対向している部分がチャネ
ル領域２３になっている。このため、多結晶Ｓｉ膜１３
を高くすることによってチャネル長を長くすることがで
きる。また、多結晶Ｓｉ膜１３の断面が逆テーパ状であ
るので、多結晶Ｓｉ膜１３の高さ方向からのイオン注入
で、多結晶Ｓｉ膜１３に対して自己整合的にソース／ド
レイン領域２６を形成することができて、合わせずれが
生じるのを防止することができる。
／オフ電流比を高めて微細化と高性能化とを両立させつ
つ、所望の特性の薄膜トランジスタを得る。 【構成】 多結晶Ｓｉ膜１５のうちで、ゲート電極であ
る多結晶Ｓｉ膜１３の側面に対向している部分がチャネ
ル領域２３になっている。このため、多結晶Ｓｉ膜１３
を高くすることによってチャネル長を長くすることがで
きる。また、多結晶Ｓｉ膜１３の断面が逆テーパ状であ
るので、多結晶Ｓｉ膜１３の高さ方向からのイオン注入
で、多結晶Ｓｉ膜１３に対して自己整合的にソース／ド
レイン領域２６を形成することができて、合わせずれが
生じるのを防止することができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、ボトムゲート型薄
膜トランジスタ及びその製造方法に関するものである。
膜トランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】図５は、ボトムゲート型薄膜トランジス
タの一従来例の製造方法を示している。この一従来例で
は、図５（ａ）に示す様に、Ｓｉ基板１１上にＳｉＯ2
膜１２を形成し、このＳｉＯ2 膜１２上で多結晶Ｓｉ膜
１３をパターニングしてゲート電極を形成する。そし
て、ゲート絶縁膜としてのＳｉＯ2 膜１４と多結晶Ｓｉ
膜１５とを順次に形成し、閾値電圧調整用の不純物を多
結晶Ｓｉ膜１５の全面にイオン注入する。
タの一従来例の製造方法を示している。この一従来例で
は、図５（ａ）に示す様に、Ｓｉ基板１１上にＳｉＯ2
膜１２を形成し、このＳｉＯ2 膜１２上で多結晶Ｓｉ膜
１３をパターニングしてゲート電極を形成する。そし
て、ゲート絶縁膜としてのＳｉＯ2 膜１４と多結晶Ｓｉ
膜１５とを順次に形成し、閾値電圧調整用の不純物を多
結晶Ｓｉ膜１５の全面にイオン注入する。
【０００３】その後、多結晶Ｓｉ膜１５を活性層のパタ
ーンに加工し、この多結晶Ｓｉ膜１５のうちでチャネル
領域にすべき部分を覆うフォトレジスト１６をマスクに
して、多結晶Ｓｉ膜１５に不純物を中濃度にイオン注入
する。そして、フォトレジスト１６を除去した後、今度
は、多結晶Ｓｉ膜１５のうちでチャネル領域及びオフセ
ット領域にすべき部分を覆うフォトレジスト１７をマス
クにして、多結晶Ｓｉ膜１５に不純物を高濃度にイオン
注入する。
ーンに加工し、この多結晶Ｓｉ膜１５のうちでチャネル
領域にすべき部分を覆うフォトレジスト１６をマスクに
して、多結晶Ｓｉ膜１５に不純物を中濃度にイオン注入
する。そして、フォトレジスト１６を除去した後、今度
は、多結晶Ｓｉ膜１５のうちでチャネル領域及びオフセ
ット領域にすべき部分を覆うフォトレジスト１７をマス
クにして、多結晶Ｓｉ膜１５に不純物を高濃度にイオン
注入する。
【０００４】この結果、図５（ｂ）に示す様に、多結晶
Ｓｉ膜１５のうちでフォトレジスト１６、１７の何れに
も覆われなかった部分にソース領域２１及びドレイン領
域２２が形成され、フォトレジスト１６、１７の両方に
覆われた部分にチャネル領域２３が形成され、フォトレ
ジスト１６には覆われなかったがフォトレジスト１７に
覆われた部分にドレイン領域２２のオフセット領域２４
が形成される。なお、オフセット領域２４を形成しない
場合は、フォトレジスト１６をマスクにしたイオン注入
を行わない。
Ｓｉ膜１５のうちでフォトレジスト１６、１７の何れに
も覆われなかった部分にソース領域２１及びドレイン領
域２２が形成され、フォトレジスト１６、１７の両方に
覆われた部分にチャネル領域２３が形成され、フォトレ
ジスト１６には覆われなかったがフォトレジスト１７に
覆われた部分にドレイン領域２２のオフセット領域２４
が形成される。なお、オフセット領域２４を形成しない
場合は、フォトレジスト１６をマスクにしたイオン注入
を行わない。
【０００５】
【発明が解決しようとする課題】ところが、上述の一従
来例では、ゲート電極である多結晶Ｓｉ膜１３上にチャ
ネル領域２３が設けられているので、オフ時のチャネル
リーク電流を低減させてオン／オフ電流比を高めるため
にチャネル長を長くしようとすると、平面的な占有面積
を増加させざるを得ない。従って、この一従来例では、
微細化と高性能化とを両立させることが困難であった。
来例では、ゲート電極である多結晶Ｓｉ膜１３上にチャ
ネル領域２３が設けられているので、オフ時のチャネル
リーク電流を低減させてオン／オフ電流比を高めるため
にチャネル長を長くしようとすると、平面的な占有面積
を増加させざるを得ない。従って、この一従来例では、
微細化と高性能化とを両立させることが困難であった。
【０００６】また、上述の一従来例では、パターニング
したフォトレジスト１６、１７をマスクにしてソース領
域２１、ドレイン領域２２及びオフセット領域２４を形
成しているので、ゲート電極である多結晶Ｓｉ膜１３と
これらの領域との間に合わせずれが生じて、所望の特性
を得ることも困難であった。
したフォトレジスト１６、１７をマスクにしてソース領
域２１、ドレイン領域２２及びオフセット領域２４を形
成しているので、ゲート電極である多結晶Ｓｉ膜１３と
これらの領域との間に合わせずれが生じて、所望の特性
を得ることも困難であった。
【０００７】
【課題を解決するための手段】請求項１の薄膜トランジ
スタは、ゲート絶縁膜１４がゲート電極１３を覆ってお
り、半導体薄膜１５が前記ゲート絶縁膜１４を覆うと共
に前記ゲート電極１３の側方へ広がっており、前記半導
体薄膜１５のうちで前記ゲート電極１３の側方へ広がっ
ている部分がソース領域２６及びドレイン領域２６のう
ちの一方になっており、前記半導体薄膜１５のうちで前
記ゲート電極１３上の部分が前記ソース領域２６及び前
記ドレイン領域２６のうちの他方になっており、前記半
導体薄膜１５のうちで前記ゲート電極１３の側面に対向
している部分がチャネル領域２３になっていることを特
徴としている。
スタは、ゲート絶縁膜１４がゲート電極１３を覆ってお
り、半導体薄膜１５が前記ゲート絶縁膜１４を覆うと共
に前記ゲート電極１３の側方へ広がっており、前記半導
体薄膜１５のうちで前記ゲート電極１３の側方へ広がっ
ている部分がソース領域２６及びドレイン領域２６のう
ちの一方になっており、前記半導体薄膜１５のうちで前
記ゲート電極１３上の部分が前記ソース領域２６及び前
記ドレイン領域２６のうちの他方になっており、前記半
導体薄膜１５のうちで前記ゲート電極１３の側面に対向
している部分がチャネル領域２３になっていることを特
徴としている。
【０００８】請求項２の薄膜トランジスタの製造方法
は、請求項１の薄膜トランジスタを製造するに際して、
底部の幅が相対的に狭く頂部の幅が相対的に広い逆テー
パ状の断面を有する前記ゲート電極１３を形成する工程
と、前記ゲート電極１３を覆う前記ゲート絶縁膜１４を
形成する工程と、前記ゲート絶縁膜１４を覆うと共に前
記ゲート電極１３の側方へ広がる前記半導体薄膜１５を
形成する工程と、前記ゲート電極１３の高さ方向から前
記半導体薄膜１５に不純物をイオン注入して前記ソース
領域２６及び前記ドレイン領域２６を形成する工程とを
具備することを特徴としている。
は、請求項１の薄膜トランジスタを製造するに際して、
底部の幅が相対的に狭く頂部の幅が相対的に広い逆テー
パ状の断面を有する前記ゲート電極１３を形成する工程
と、前記ゲート電極１３を覆う前記ゲート絶縁膜１４を
形成する工程と、前記ゲート絶縁膜１４を覆うと共に前
記ゲート電極１３の側方へ広がる前記半導体薄膜１５を
形成する工程と、前記ゲート電極１３の高さ方向から前
記半導体薄膜１５に不純物をイオン注入して前記ソース
領域２６及び前記ドレイン領域２６を形成する工程とを
具備することを特徴としている。
【０００９】請求項３の薄膜トランジスタの製造方法
は、請求項２の薄膜トランジスタの製造方法において、
前記ゲート電極１３の高さ方向に対して傾斜した方向か
らの斜め回転イオン注入によって、閾値電圧調整用の不
純物を前記半導体薄膜１５に導入する工程を具備するこ
とを特徴としている。
は、請求項２の薄膜トランジスタの製造方法において、
前記ゲート電極１３の高さ方向に対して傾斜した方向か
らの斜め回転イオン注入によって、閾値電圧調整用の不
純物を前記半導体薄膜１５に導入する工程を具備するこ
とを特徴としている。
【００１０】請求項４の薄膜トランジスタは、ゲート電
極１３上にオフセット絶縁膜２７が設けられており、ゲ
ート絶縁膜１４が前記ゲート電極１３及び前記オフセッ
ト絶縁膜２７を覆っており、半導体薄膜１５が前記ゲー
ト絶縁膜１４を覆うと共に前記ゲート電極１３の側方へ
広がっており、前記半導体薄膜１５のうちで前記ゲート
電極１３の側方へ広がっている部分がソース領域２１に
なっており、前記半導体薄膜１５のうちで前記オフセッ
ト絶縁膜２７上の部分がドレイン領域２２になってお
り、前記半導体薄膜１５のうちで前記ゲート電極１３の
側面に対向している部分がチャネル領域２３になってお
り、前記半導体薄膜１５のうちで前記オフセット絶縁膜
２７の側面に対向している部分が前記ドレイン領域２２
のオフセット領域２４ｂになっていることを特徴として
いる。
極１３上にオフセット絶縁膜２７が設けられており、ゲ
ート絶縁膜１４が前記ゲート電極１３及び前記オフセッ
ト絶縁膜２７を覆っており、半導体薄膜１５が前記ゲー
ト絶縁膜１４を覆うと共に前記ゲート電極１３の側方へ
広がっており、前記半導体薄膜１５のうちで前記ゲート
電極１３の側方へ広がっている部分がソース領域２１に
なっており、前記半導体薄膜１５のうちで前記オフセッ
ト絶縁膜２７上の部分がドレイン領域２２になってお
り、前記半導体薄膜１５のうちで前記ゲート電極１３の
側面に対向している部分がチャネル領域２３になってお
り、前記半導体薄膜１５のうちで前記オフセット絶縁膜
２７の側面に対向している部分が前記ドレイン領域２２
のオフセット領域２４ｂになっていることを特徴として
いる。
【００１１】請求項５の薄膜トランジスタの製造方法
は、請求項４の薄膜トランジスタを製造するに際して、
頂部上に前記オフセット絶縁膜２７を有すると共に底部
の幅が相対的に狭く前記頂部の幅が相対的に広い逆テー
パ状の断面を有する前記ゲート電極１３を形成する工程
と、前記ゲート電極１３及び前記オフセット絶縁膜２７
を覆う前記ゲート絶縁膜１４を形成する工程と、前記ゲ
ート絶縁膜１４を覆うと共に前記ゲート電極１３の側方
へ広がる前記半導体薄膜１５を形成する工程と、前記ゲ
ート電極１３の高さ方向から前記半導体薄膜１５に不純
物をイオン注入して前記ソース領域２１及び前記ドレイ
ン領域２２を形成する工程とを具備することを特徴とし
ている。
は、請求項４の薄膜トランジスタを製造するに際して、
頂部上に前記オフセット絶縁膜２７を有すると共に底部
の幅が相対的に狭く前記頂部の幅が相対的に広い逆テー
パ状の断面を有する前記ゲート電極１３を形成する工程
と、前記ゲート電極１３及び前記オフセット絶縁膜２７
を覆う前記ゲート絶縁膜１４を形成する工程と、前記ゲ
ート絶縁膜１４を覆うと共に前記ゲート電極１３の側方
へ広がる前記半導体薄膜１５を形成する工程と、前記ゲ
ート電極１３の高さ方向から前記半導体薄膜１５に不純
物をイオン注入して前記ソース領域２１及び前記ドレイ
ン領域２２を形成する工程とを具備することを特徴とし
ている。
【００１２】請求項６の薄膜トランジスタの製造方法
は、請求項５の薄膜トランジスタの製造方法において、
前記ゲート電極１３の高さ方向に対して傾斜した方向か
らの斜め回転イオン注入によって、閾値電圧調整用及び
前記オフセット領域における不純物濃度調整用の不純物
を前記半導体薄膜１５に導入する工程を具備することを
特徴としている。
は、請求項５の薄膜トランジスタの製造方法において、
前記ゲート電極１３の高さ方向に対して傾斜した方向か
らの斜め回転イオン注入によって、閾値電圧調整用及び
前記オフセット領域における不純物濃度調整用の不純物
を前記半導体薄膜１５に導入する工程を具備することを
特徴としている。
【００１３】
【作用】請求項１の薄膜トランジスタでは、半導体薄膜
１５のうちでゲート電極１３の側面に対向している部分
がチャネル領域２３になっているので、ゲート電極１３
を高くすることによってチャネル長を長くすることがで
きる。
１５のうちでゲート電極１３の側面に対向している部分
がチャネル領域２３になっているので、ゲート電極１３
を高くすることによってチャネル長を長くすることがで
きる。
【００１４】請求項２の薄膜トランジスタの製造方法で
は、逆テーパ状の断面を有するゲート電極１３を形成
し、ゲート電極１３よりも上層に形成した半導体薄膜１
５にゲート電極１３の高さ方向から不純物をイオン注入
している。
は、逆テーパ状の断面を有するゲート電極１３を形成
し、ゲート電極１３よりも上層に形成した半導体薄膜１
５にゲート電極１３の高さ方向から不純物をイオン注入
している。
【００１５】このため、半導体薄膜１５のうちでゲート
電極１３の側面に対向している部分にはシャドー効果に
よって不純物がイオン注入されず、半導体薄膜１５のう
ちでゲート電極１３の側方へ広がっている部分とゲート
電極１３上の部分とにのみ不純物がイオン注入される。
従って、ソース領域２６、ドレイン領域２６及びチャネ
ル領域２３をゲート電極１３に対して自己整合的に形成
することができて、これらの間に合わせずれが生じるの
を防止することができる。
電極１３の側面に対向している部分にはシャドー効果に
よって不純物がイオン注入されず、半導体薄膜１５のう
ちでゲート電極１３の側方へ広がっている部分とゲート
電極１３上の部分とにのみ不純物がイオン注入される。
従って、ソース領域２６、ドレイン領域２６及びチャネ
ル領域２３をゲート電極１３に対して自己整合的に形成
することができて、これらの間に合わせずれが生じるの
を防止することができる。
【００１６】請求項３の薄膜トランジスタの製造方法で
は、斜め回転イオン注入によって閾値電圧調整用の不純
物を半導体薄膜１５に導入しているので、ゲート電極１
３の側面に対向している部分に形成するチャネル領域２
３にも閾値電圧調整用の不純物を導入することができ
る。
は、斜め回転イオン注入によって閾値電圧調整用の不純
物を半導体薄膜１５に導入しているので、ゲート電極１
３の側面に対向している部分に形成するチャネル領域２
３にも閾値電圧調整用の不純物を導入することができ
る。
【００１７】請求項４の薄膜トランジスタでは、半導体
薄膜１５のうちでゲート電極１３の側面に対向している
部分がチャネル領域２３になっているので、ゲート電極
１３を高くすることによってチャネル長を長くすること
ができる。しかも、ゲート電極１３上のオフセット絶縁
膜２７の側面に対向している部分がドレイン領域２２の
オフセット領域２４ｂになっているので、オフセット絶
縁膜２７の膜厚を厚くすることによってオフセット長を
長くすることができる。
薄膜１５のうちでゲート電極１３の側面に対向している
部分がチャネル領域２３になっているので、ゲート電極
１３を高くすることによってチャネル長を長くすること
ができる。しかも、ゲート電極１３上のオフセット絶縁
膜２７の側面に対向している部分がドレイン領域２２の
オフセット領域２４ｂになっているので、オフセット絶
縁膜２７の膜厚を厚くすることによってオフセット長を
長くすることができる。
【００１８】請求項５の薄膜トランジスタの製造方法で
は、頂部上にオフセット絶縁膜２７を有すると共に逆テ
ーパ状の断面を有するゲート電極１３を形成し、オフセ
ット絶縁膜２７よりも上層に形成した半導体薄膜１５に
ゲート電極１３の高さ方向から不純物をイオン注入して
いる。
は、頂部上にオフセット絶縁膜２７を有すると共に逆テ
ーパ状の断面を有するゲート電極１３を形成し、オフセ
ット絶縁膜２７よりも上層に形成した半導体薄膜１５に
ゲート電極１３の高さ方向から不純物をイオン注入して
いる。
【００１９】このため、半導体薄膜１５のうちでゲート
電極１３及びオフセット絶縁膜２７の側面に対向してい
る部分にはシャドー効果によって不純物がイオン注入さ
れず、半導体薄膜１５のうちでゲート電極１３の側方へ
広がっている部分とオフセット絶縁膜２７上の部分とに
のみ不純物がイオン注入される。従って、ソース領域２
１、ドレイン領域２２、チャネル領域２３及びオフセッ
ト領域２４ｂをゲート電極１３に対して自己整合的に形
成することができて、これらの間に合わせずれが生じる
のを防止することができる。
電極１３及びオフセット絶縁膜２７の側面に対向してい
る部分にはシャドー効果によって不純物がイオン注入さ
れず、半導体薄膜１５のうちでゲート電極１３の側方へ
広がっている部分とオフセット絶縁膜２７上の部分とに
のみ不純物がイオン注入される。従って、ソース領域２
１、ドレイン領域２２、チャネル領域２３及びオフセッ
ト領域２４ｂをゲート電極１３に対して自己整合的に形
成することができて、これらの間に合わせずれが生じる
のを防止することができる。
【００２０】請求項６の薄膜トランジスタの製造方法で
は、斜め回転イオン注入によって閾値電圧調整用及びオ
フセット領域２４ｂにおける不純物濃度調整用の不純物
を半導体薄膜１５に導入しているので、ゲート電極１３
及びオフセット絶縁膜２７の側面に対向している部分に
形成するチャネル領域２３及びオフセット領域２４ｂに
も閾値電圧調整用及びオフセット領域における不純物濃
度調整用の不純物を導入することができる。
は、斜め回転イオン注入によって閾値電圧調整用及びオ
フセット領域２４ｂにおける不純物濃度調整用の不純物
を半導体薄膜１５に導入しているので、ゲート電極１３
及びオフセット絶縁膜２７の側面に対向している部分に
形成するチャネル領域２３及びオフセット領域２４ｂに
も閾値電圧調整用及びオフセット領域における不純物濃
度調整用の不純物を導入することができる。
【００２１】
【実施例】以下、本願の発明の第１及び第２実施例を、
図１〜４を参照しながら説明する。なお、図１〜４に示
す実施例のうちで、図５に示した一従来例と対応する構
成部分には、図５と同一の符号を付してある。
図１〜４を参照しながら説明する。なお、図１〜４に示
す実施例のうちで、図５に示した一従来例と対応する構
成部分には、図５と同一の符号を付してある。
【００２２】図１、２が、第１実施例の製造方法を示し
ている。この第１実施例を製造するためには、図１
（ａ）に示す様に、Ｓｉ基板１１上にＳｉＯ2 膜１２を
形成し、膜厚が５００ｎｍ程度の多結晶Ｓｉ膜１３をＳ
ｉＯ2 膜１２上に形成する。そして、多結晶Ｓｉ膜１３
に不純物を高濃度にイオン注入し、この不純物を熱処理
で活性化させた後、ゲート電極のパターンのフォトレジ
スト２５を多結晶Ｓｉ膜１３上に形成する。
ている。この第１実施例を製造するためには、図１
（ａ）に示す様に、Ｓｉ基板１１上にＳｉＯ2 膜１２を
形成し、膜厚が５００ｎｍ程度の多結晶Ｓｉ膜１３をＳ
ｉＯ2 膜１２上に形成する。そして、多結晶Ｓｉ膜１３
に不純物を高濃度にイオン注入し、この不純物を熱処理
で活性化させた後、ゲート電極のパターンのフォトレジ
スト２５を多結晶Ｓｉ膜１３上に形成する。
【００２３】次に、図１（ｂ）に示す様に、多結晶Ｓｉ
膜１３を逆テーパ状にエッチングすることができる条件
の等方性ドライエッチングや異方性ドライエッチング等
によって多結晶Ｓｉ膜１３をエッチングした後、フォト
レジスト２５を除去する。なお、エッチング後の多結晶
Ｓｉ膜１３は柱状でもレール状でもよい。
膜１３を逆テーパ状にエッチングすることができる条件
の等方性ドライエッチングや異方性ドライエッチング等
によって多結晶Ｓｉ膜１３をエッチングした後、フォト
レジスト２５を除去する。なお、エッチング後の多結晶
Ｓｉ膜１３は柱状でもレール状でもよい。
【００２４】次に、図２（ａ）に示す様に、ゲート絶縁
膜としてのＳｉＯ2 膜１４と多結晶Ｓｉ膜１５とを順次
に形成し、この多結晶Ｓｉ膜１５を活性層のパターンに
加工する。そして、多結晶Ｓｉ膜１３の高さ方向に対し
て例えば４５°の角度を有する斜め回転イオン注入によ
って、閾値電圧調整用の不純物を多結晶Ｓｉ膜１５の全
面にイオン注入する。
膜としてのＳｉＯ2 膜１４と多結晶Ｓｉ膜１５とを順次
に形成し、この多結晶Ｓｉ膜１５を活性層のパターンに
加工する。そして、多結晶Ｓｉ膜１３の高さ方向に対し
て例えば４５°の角度を有する斜め回転イオン注入によ
って、閾値電圧調整用の不純物を多結晶Ｓｉ膜１５の全
面にイオン注入する。
【００２５】次に、図２（ｂ）に示す様に、今度は多結
晶Ｓｉ膜１３の略高さ方向から多結晶Ｓｉ膜１５に不純
物を高濃度にイオン注入する。このとき、多結晶Ｓｉ膜
１５のうちで多結晶Ｓｉ膜１３の側面に対向している部
分と多結晶Ｓｉ膜１３の底部に近接している部分とには
シャドー効果によって不純物がイオン注入されず、多結
晶Ｓｉ膜１５のうちで多結晶Ｓｉ膜１３の側方へ広がっ
ている部分と多結晶Ｓｉ膜１３上の部分とにのみ不純物
がイオン注入される。
晶Ｓｉ膜１３の略高さ方向から多結晶Ｓｉ膜１５に不純
物を高濃度にイオン注入する。このとき、多結晶Ｓｉ膜
１５のうちで多結晶Ｓｉ膜１３の側面に対向している部
分と多結晶Ｓｉ膜１３の底部に近接している部分とには
シャドー効果によって不純物がイオン注入されず、多結
晶Ｓｉ膜１５のうちで多結晶Ｓｉ膜１３の側方へ広がっ
ている部分と多結晶Ｓｉ膜１３上の部分とにのみ不純物
がイオン注入される。
【００２６】従って、多結晶Ｓｉ膜１５のうちで、多結
晶Ｓｉ膜１３の側方へ広がっている部分と多結晶Ｓｉ膜
１３上の部分とにソース／ドレイン領域２６が形成さ
れ、多結晶Ｓｉ膜１３の側面に対向している部分にチャ
ネル領域２３が形成され、多結晶Ｓｉ膜１５の底部に近
接している部分にオフセット領域２４が形成される。つ
まり、ソース／ドレイン領域２６、チャネル領域２３及
びオフセット領域２４の何れもが、ゲート電極である多
結晶Ｓｉ膜１３に対して自己整合的に形成される。
晶Ｓｉ膜１３の側方へ広がっている部分と多結晶Ｓｉ膜
１３上の部分とにソース／ドレイン領域２６が形成さ
れ、多結晶Ｓｉ膜１３の側面に対向している部分にチャ
ネル領域２３が形成され、多結晶Ｓｉ膜１５の底部に近
接している部分にオフセット領域２４が形成される。つ
まり、ソース／ドレイン領域２６、チャネル領域２３及
びオフセット領域２４の何れもが、ゲート電極である多
結晶Ｓｉ膜１３に対して自己整合的に形成される。
【００２７】図３、４が、第２実施例の製造方法を示し
ている。この第２実施例を製造するためには、図３
（ａ）に示す様に、膜厚が２００ｎｍ程度のＳｉＯ2 膜
２７をオフセット絶縁膜として多結晶Ｓｉ膜１３上に形
成し、図３（ｂ）に示す様に、ＳｉＯ2 膜２７をもゲー
ト電極のパターンに加工し、図４（ａ）に示す様に、閾
値電圧調整用及びオフセット領域における不純物濃度調
整用の不純物を斜め回転イオン注入によって多結晶Ｓｉ
膜１５に導入する。
ている。この第２実施例を製造するためには、図３
（ａ）に示す様に、膜厚が２００ｎｍ程度のＳｉＯ2 膜
２７をオフセット絶縁膜として多結晶Ｓｉ膜１３上に形
成し、図３（ｂ）に示す様に、ＳｉＯ2 膜２７をもゲー
ト電極のパターンに加工し、図４（ａ）に示す様に、閾
値電圧調整用及びオフセット領域における不純物濃度調
整用の不純物を斜め回転イオン注入によって多結晶Ｓｉ
膜１５に導入する。
【００２８】以上の点を除いて、この第２実施例の製造
に際しても、上述の第１実施例を製造する場合と実質的
に同様の工程を実行する。その結果、図４（ｂ）に示す
様に、多結晶Ｓｉ膜１５のうちで、多結晶Ｓｉ膜１３の
側方へ広がっている部分にソース領域２１が形成され、
ＳｉＯ2 膜２７上の部分にドレイン領域２２が形成さ
れ、多結晶Ｓｉ膜１３の側面に対向している部分にチャ
ネル領域２３が形成される。
に際しても、上述の第１実施例を製造する場合と実質的
に同様の工程を実行する。その結果、図４（ｂ）に示す
様に、多結晶Ｓｉ膜１５のうちで、多結晶Ｓｉ膜１３の
側方へ広がっている部分にソース領域２１が形成され、
ＳｉＯ2 膜２７上の部分にドレイン領域２２が形成さ
れ、多結晶Ｓｉ膜１３の側面に対向している部分にチャ
ネル領域２３が形成される。
【００２９】また、多結晶Ｓｉ膜１５のうちで多結晶Ｓ
ｉ膜１３の底部に近接している部分及びＳｉＯ2 膜２７
の側面に対向している部分には、夫々オフセット領域２
４ａ、２４ｂが形成される。但し、これらのオフセット
領域２４ａ、２４ｂのうちでソース領域２１側のオフセ
ット領域２４ａは、ソース領域２１からの不純物の横方
向拡散によって殆ど消滅する。
ｉ膜１３の底部に近接している部分及びＳｉＯ2 膜２７
の側面に対向している部分には、夫々オフセット領域２
４ａ、２４ｂが形成される。但し、これらのオフセット
領域２４ａ、２４ｂのうちでソース領域２１側のオフセ
ット領域２４ａは、ソース領域２１からの不純物の横方
向拡散によって殆ど消滅する。
【００３０】
【発明の効果】請求項１の薄膜トランジスタでは、ゲー
ト電極を高くすることによってチャネル長を長くするこ
とができるので、平面的な占有面積を増加させることな
くオン／オフ電流比を高めることができて、微細化と高
性能化とを両立させることができる。
ト電極を高くすることによってチャネル長を長くするこ
とができるので、平面的な占有面積を増加させることな
くオン／オフ電流比を高めることができて、微細化と高
性能化とを両立させることができる。
【００３１】請求項２の薄膜トランジスタの製造方法で
は、ソース領域、ドレイン領域及びチャネル領域をゲー
ト電極に対して自己整合的に形成することができて、こ
れらの間に合わせずれが生じるのを防止することができ
るので、微細化と高性能化とを両立させつつ、所望の特
性を有する薄膜トランジスタを製造することができる。
は、ソース領域、ドレイン領域及びチャネル領域をゲー
ト電極に対して自己整合的に形成することができて、こ
れらの間に合わせずれが生じるのを防止することができ
るので、微細化と高性能化とを両立させつつ、所望の特
性を有する薄膜トランジスタを製造することができる。
【００３２】請求項３の薄膜トランジスタの製造方法で
は、ゲート電極の側面に対向している部分に形成するチ
ャネル領域にも閾値電圧調整用の不純物を導入すること
ができるので、微細化と高性能化とを両立させつつ、所
望の特性を有する薄膜トランジスタを製造することがで
きる。
は、ゲート電極の側面に対向している部分に形成するチ
ャネル領域にも閾値電圧調整用の不純物を導入すること
ができるので、微細化と高性能化とを両立させつつ、所
望の特性を有する薄膜トランジスタを製造することがで
きる。
【００３３】請求項４の薄膜トランジスタでは、ゲート
電極を高くすることによってチャネル長を長くすること
ができ、しかも、オフセット絶縁膜の膜厚を厚くするこ
とによってオフセット長を長くすることができるので、
平面的な占有面積を増加させることなくオン／オフ電流
比を高めることができて、微細化と高性能化とを両立さ
せることができる。
電極を高くすることによってチャネル長を長くすること
ができ、しかも、オフセット絶縁膜の膜厚を厚くするこ
とによってオフセット長を長くすることができるので、
平面的な占有面積を増加させることなくオン／オフ電流
比を高めることができて、微細化と高性能化とを両立さ
せることができる。
【００３４】請求項５の薄膜トランジスタの製造方法で
は、ソース領域、ドレイン領域、チャネル領域及びオフ
セット領域をゲート電極に対して自己整合的に形成する
ことができて、これらの間に合わせずれが生じるのを防
止することができるので、微細化と高性能化とを両立さ
せつつ、所望の特性を有する薄膜トランジスタを製造す
ることができる。
は、ソース領域、ドレイン領域、チャネル領域及びオフ
セット領域をゲート電極に対して自己整合的に形成する
ことができて、これらの間に合わせずれが生じるのを防
止することができるので、微細化と高性能化とを両立さ
せつつ、所望の特性を有する薄膜トランジスタを製造す
ることができる。
【００３５】請求項６の薄膜トランジスタの製造方法で
は、ゲート電極及びオフセット絶縁膜の側面に対向して
いる部分に形成するチャネル領域及びオフセット領域に
も閾値電圧調整用及びオフセット領域における不純物濃
度調整用の不純物を導入することができるので、微細化
と高性能化とを両立させつつ、所望の特性を有する薄膜
トランジスタを製造することができる。
は、ゲート電極及びオフセット絶縁膜の側面に対向して
いる部分に形成するチャネル領域及びオフセット領域に
も閾値電圧調整用及びオフセット領域における不純物濃
度調整用の不純物を導入することができるので、微細化
と高性能化とを両立させつつ、所望の特性を有する薄膜
トランジスタを製造することができる。
【図１】本願の発明の第１実施例の製造方法の前半を工
程順に示す薄膜トランジスタの側断面図である。
程順に示す薄膜トランジスタの側断面図である。
【図２】第１実施例の製造方法の後半を工程順に示す薄
膜トランジスタの側断面図である。
膜トランジスタの側断面図である。
【図３】本願の発明の第２実施例の製造方法の前半を工
程順に示す薄膜トランジスタの側断面図である。
程順に示す薄膜トランジスタの側断面図である。
【図４】第２実施例の製造方法の後半を工程順に示す薄
膜トランジスタの側断面図である。
膜トランジスタの側断面図である。
【図５】本願の発明の一従来例の製造方法を工程順に示
す薄膜トランジスタの側断面図である。
す薄膜トランジスタの側断面図である。
１３ 多結晶Ｓｉ膜 １４ ＳｉＯ2 膜 １５ 多結晶Ｓｉ膜 ２１ ソース領域 ２２ ドレイン領域 ２３ チャネル領域 ２４ｂ オフセット領域 ２６ ソース／ドレイン領域 ２７ ＳｉＯ2 膜
Claims (6)
- 【請求項１】 ゲート絶縁膜がゲート電極を覆ってお
り、 半導体薄膜が前記ゲート絶縁膜を覆うと共に前記ゲート
電極の側方へ広がっており、 前記半導体薄膜のうちで前記ゲート電極の側方へ広がっ
ている部分がソース領域及びドレイン領域のうちの一方
になっており、 前記半導体薄膜のうちで前記ゲート電極上の部分が前記
ソース領域及び前記ドレイン領域のうちの他方になって
おり、 前記半導体薄膜のうちで前記ゲート電極の側面に対向し
ている部分がチャネル領域になっていることを特徴とす
る薄膜トランジスタ。 - 【請求項２】 底部の幅が相対的に狭く頂部の幅が相対
的に広い逆テーパ状の断面を有する前記ゲート電極を形
成する工程と、 前記ゲート電極を覆う前記ゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜を覆うと共に前記ゲート電極の側方へ
広がる前記半導体薄膜を形成する工程と、 前記ゲート電極の高さ方向から前記半導体薄膜に不純物
をイオン注入して前記ソース領域及び前記ドレイン領域
を形成する工程とを具備することを特徴とする請求項１
記載の薄膜トランジスタの製造方法。 - 【請求項３】 前記ゲート電極の高さ方向に対して傾斜
した方向からの斜め回転イオン注入によって、閾値電圧
調整用の不純物を前記半導体薄膜に導入する工程を具備
することを特徴とする請求項２記載の薄膜トランジスタ
の製造方法。 - 【請求項４】 ゲート電極上にオフセット絶縁膜が設け
られており、 ゲート絶縁膜が前記ゲート電極及び前記オフセット絶縁
膜を覆っており、 半導体薄膜が前記ゲート絶縁膜を覆うと共に前記ゲート
電極の側方へ広がっており、 前記半導体薄膜のうちで前記ゲート電極の側方へ広がっ
ている部分がソース領域になっており、 前記半導体薄膜のうちで前記オフセット絶縁膜上の部分
がドレイン領域になっており、 前記半導体薄膜のうちで前記ゲート電極の側面に対向し
ている部分がチャネル領域になっており、 前記半導体薄膜のうちで前記オフセット絶縁膜の側面に
対向している部分が前記ドレイン領域のオフセット領域
になっていることを特徴とする薄膜トランジスタ。 - 【請求項５】 頂部上に前記オフセット絶縁膜を有する
と共に底部の幅が相対的に狭く前記頂部の幅が相対的に
広い逆テーパ状の断面を有する前記ゲート電極を形成す
る工程と、 前記ゲート電極及び前記オフセット絶縁膜を覆う前記ゲ
ート絶縁膜を形成する工程と、 前記ゲート絶縁膜を覆うと共に前記ゲート電極の側方へ
広がる前記半導体薄膜を形成する工程と、 前記ゲート電極の高さ方向から前記半導体薄膜に不純物
をイオン注入して前記ソース領域及び前記ドレイン領域
を形成する工程とを具備することを特徴とする請求項４
記載の薄膜トランジスタの製造方法。 - 【請求項６】 前記ゲート電極の高さ方向に対して傾斜
した方向からの斜め回転イオン注入によって、閾値電圧
調整用及び前記オフセット領域における不純物濃度調整
用の不純物を前記半導体薄膜に導入する工程を具備する
ことを特徴とする請求項５記載の薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31918994A JPH08153878A (ja) | 1994-11-29 | 1994-11-29 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31918994A JPH08153878A (ja) | 1994-11-29 | 1994-11-29 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153878A true JPH08153878A (ja) | 1996-06-11 |
Family
ID=18107409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31918994A Pending JPH08153878A (ja) | 1994-11-29 | 1994-11-29 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153878A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012191185A (ja) * | 2011-02-24 | 2012-10-04 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
| JP2013520844A (ja) * | 2010-02-26 | 2013-06-06 | イーストマン コダック カンパニー | 内側にへこんだ形状を含んだトランジスタを製造する方法 |
| JP2013520839A (ja) * | 2010-02-26 | 2013-06-06 | イーストマン コダック カンパニー | 内側にへこんだ形状を含んだ縦型トランジスタ |
-
1994
- 1994-11-29 JP JP31918994A patent/JPH08153878A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013520844A (ja) * | 2010-02-26 | 2013-06-06 | イーストマン コダック カンパニー | 内側にへこんだ形状を含んだトランジスタを製造する方法 |
| JP2013520839A (ja) * | 2010-02-26 | 2013-06-06 | イーストマン コダック カンパニー | 内側にへこんだ形状を含んだ縦型トランジスタ |
| US9337828B2 (en) | 2010-02-26 | 2016-05-10 | Eastman Kodak Company | Transistor including reentrant profile |
| JP2012191185A (ja) * | 2011-02-24 | 2012-10-04 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
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