JP2013520839A - 内側にへこんだ形状を含んだ縦型トランジスタ - Google Patents

内側にへこんだ形状を含んだ縦型トランジスタ Download PDF

Info

Publication number
JP2013520839A
JP2013520839A JP2012555025A JP2012555025A JP2013520839A JP 2013520839 A JP2013520839 A JP 2013520839A JP 2012555025 A JP2012555025 A JP 2012555025A JP 2012555025 A JP2012555025 A JP 2012555025A JP 2013520839 A JP2013520839 A JP 2013520839A
Authority
JP
Japan
Prior art keywords
material layer
substrate
layer
conductive material
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012555025A
Other languages
English (en)
Other versions
JP2013520839A5 (ja
Inventor
ウィリアム トゥット，リー
フォレスター ネルソン，シェルビー
Original Assignee
イーストマン コダック カンパニー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by イーストマン コダック カンパニー filed Critical イーストマン コダック カンパニー
Publication of JP2013520839A publication Critical patent/JP2013520839A/ja
Publication of JP2013520839A5 publication Critical patent/JP2013520839A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Abstract

トランジスタは、基板と、導電材料層と、電気絶縁材料層とを含んでいる。該基板、該導電材料層、及び該電気絶縁材料層のうちの１つ以上の少なくとも一部が凹部形状を画成している。

Description

本発明は、概して半導体デバイスに関し、特にトランジスタデバイスに関する。
半導体プロセス技術においては、ウェハ表面に対して水平な、平面状の基板表面が、選択的なエッチングプロセスと組み合わされたフォトリソグラフィ法によってパターニングされる。集積回路プロセス中に、ウェハ又は基板の表面に、目立つ造形を有する起伏が形成される。典型的に、この種の起伏は、基板表面に対して傾斜した、あるいは垂直な表面を含む。集積回路のサイズが縮小し続けるにつれて、垂直あるいは傾斜したデバイス表面を、パターンのアライメントを依然として維持しながらもこれらデバイスをそれらの縦方向の広がりにおいて異ならせるように、パターニングすることがますます必要になっている。そのような種類の半導体デバイスの例は、ディープトレンチ（深溝）キャパシタ、積層キャパシタ、及び縦型トランジスタを含む。
現在、基板表面に対して垂直な壁上に、従来のフォトリソグラフィ技術を用いて、直接的にパターンを設けることは不可能である。通常、この種の縦方向の壁のパターニングは、好適な充填材を用いて達成される。該充填材は、トレンチを部分的に充填するときに、下に位置する壁部分のマスクとして作用しながら、該充填材より上方の壁の処理を可能にする。例えば、酸化物を、専ら充填材の下の縦壁上に堆積させるべきとき、該酸化物は先ず、起伏の表面全体に堆積あるいは生成される。当初において、起伏又はトレンチは好適な充填材で完全に充填される。その後、充填材は、所望の酸化物をちょうど覆う深さまで窪まされる（リセス化される）。覆われていない酸化物部分が除去された後、残りの充填材が除去される。
他の例では、酸化物が、縦方向の壁の上部領域にのみ堆積あるいは生成されるべきとき、先ず、起伏パターン全体の全表面上に、例えば窒化物層であるエッチング停止層が配設される。方向性あるエッチングを受け入れる例えば多結晶シリコンといった異なる材料が、起伏を埋めるために使用され、所望の、最終的な縦方向の酸化物の被覆深さとなるまでエッチバックされる。埋まっていない壁部分からエッチング停止層が除去された後、熱的手法を用いて、覆われていない領域に酸化物が堆積あるいは生成される。次に、該酸化物が異方性エッチングされ、それにより、堆積酸化物が水平面から除去される。これに続いて、充填材の除去及びエッチング停止層の除去が行われる。
基板起伏の垂直面又は傾斜面に薄膜を堆積するために使用されることが可能な複数の堆積プロセスが存在する。しかしながら、堆積される層の厚さを制御することは困難である。典型的に、例えば垂直壁又は傾斜壁の長さが増すなど、起伏の深さが増すにつれて、皮膜の厚さは減少する。従って、この種の堆積プロセスを用いて堆積される層は、起伏の長さにわたってかなりの厚さの差を有する。これらの種類の堆積プロセスは、プラズマ化学気相成長（ＰＥＣＶＤ）、及びオルトケイ酸テトラエチル（ＴＥＯＳ）を用いた酸化シリコンの拡散律速堆積を含む。
従って、パターニングされた垂直あるいは傾斜したデバイス表面を含む半導体デバイスアーキテクチャを提供することが依然として望まれる。また、高分解能のアライメント公差を必要とすることなく半導体デバイスの微細なデバイス形状を処理することが可能な製造技術を提供することが依然として望まれる。
本発明の一態様によれば、トランジスタは、基板と、導電材料層と、電気絶縁材料層とを含む。前記基板、前記導電材料層及び前記電気絶縁材料層のうちの１つ以上の少なくとも一部が凹部形状を画成する。
本発明の他の一態様によれば、前記電気絶縁材料層は第１の電気絶縁材料層であり、当該トランジスタは、前記凹部形状に共形の第２の電気絶縁材料層を含む。本発明の他の一態様によれば、前記凹部形状に共形の半導体層が前記第２の電気絶縁材料層と接触する。
本発明の他の一態様によれば、前記電気絶縁材料層と前記導電材料層とが前記凹部形状を画成する。
本発明の他の一態様によれば、半導体デバイスを作動させる方法は、トランジスタを配設することを含み、該トランジスタは、基板と、第１の導電材料層と、電気絶縁材料層であり、該電気絶縁材料層が、前記導電材料層に対して凹部形状を含む、電気絶縁材料層と、前記電気絶縁材料層上に配置された第２の導電材料層と、前記基板上に配置された第３の導電材料層とを含む。当該方法はまた、前記第２の導電材料層と前記第３の導電材料層との間に電圧を印加することと、前記第２の導電材料層と前記第３の導電材料層とを電気的に接続するように前記第１の導電材料層に電圧を印加することとを含む。
以下に提示する本発明の好適実施形態の詳細な説明においては、以下の図を含む添付図面を参照する。
縦型トランジスタの模式的な断面図である。 図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。 図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。 図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。 図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。 図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。 図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。 図１に示す縦型トランジスタを製造する方法の一実施形態例に関する処理工程の模式的な断面図である。 図１に示す縦型トランジスタの伝達特性を示すグラフである。 図１に示す縦型トランジスタのＩｄ−Ｖｄカーブ特性を示すグラフである。
ここでの説明は、特に、本発明に係る装置の部分を形成する、あるいは該装置とより直接的に協働する要素に向けられる。理解されるように、特に図示あるいは説明しない要素は、当業者に周知の様々な形態を取り得る。
図１を参照するに、縦型トランジスタ１００の模式的な断面図が示されている。トランジスタ１００は、基板１１０と、（第１の）導電材料層１２０と、（第１の）電気絶縁材料層１３０とを含んでいる。トランジスタ１００はまた、別の（第２の）電気絶縁材料層１５０と、半導体材料層１６０と、電極７００と、電極８００とを含んでいる。
導電層１２０は、基板１１０と絶縁層１３０との間に位置している。導電層１２０の第１の表面が基板１１０の第１の表面と接触し、導電層１２０の第２の表面が絶縁層１３０の第１の表面と接触している。絶縁材料層１３０はしばしば、誘電材料層と呼ばれる。基板１１０は、しばしばサポート（支持体）と呼ばれ、剛性を有するもの、又は柔軟性を有するものとし得る。
絶縁層１３０、導電層１２０、基板１１０、又はこれらの組み合わせは、トランジスタ１００に内側にへこんだ凹部形状１７０を作り出すように、おおよそ寸法（すなわち大きさ）を定められ、位置付けられ、あるいは少なくとも１つのその他の層又は基板に対して寸法及び位置を定められる。従って、絶縁層１３０、導電層１２０及び基板１１０のうちの１つ以上の少なくとも一部がトランジスタ１００の凹部形状１７０を画成すると言うことができる。凹部形状１７０は、導電層１２０の少なくとも一部を、指向性（又はライン・オブ・サイト）堆積（又はコーティング）プロセスを用いて堆積（あるいはコーティング）される材料から遮蔽する。凹部形状１７０は、導電層１２０の少なくとも一部が、コンフォーマル（共形）堆積（又はコーティング）プロセスを用いて堆積される材料に接近し得ることを可能にする。例えば、電気絶縁材料層１３０及び導電材料層１２０が凹部形状１７０を画成することが可能である。
図１に示すように、凹部形状１７０は、電気絶縁材料層１３０及び導電材料層１２０のうちの一方又は双方の部分によって画成される。絶縁層１３０は、当該絶縁層１３０が導電層１２０に対して凹部形状１７０を作り出すように、導電層１２０を超えて延在するよう大きさ及び位置を定められる。換言すれば、導電層１２０は、当該導電層１２０が絶縁層１２０に対して凹部形状１７０を作り出すように、（図１に示す左方向及び右方向の双方で）絶縁層１３０の端部より前で終端するよう大きさ及び位置を定められる。
絶縁材料層１５０は、トランジスタ１００の凹部形状１７０と共形である。絶縁材料層１５０は第１及び第２の表面を含んでおり、該第１の表面を、絶縁層１３０、導電層１２０及び基板１１０の表面部分と接触させている。半導体材料層１６０は、トランジスタ１００の凹部形状１７０と共形である。半導体材料層１６０は第１及び第２の表面を含んでおり、該第１の表面を絶縁層１５０の第２の表面と接触させている。半導体層１６０の第２の表面の違う（すなわち、離隔した、異なる）複数部分が電極７００及び電極８００と接触している。
電極７００は、別の（第２の）導電材料層７１０を含んでいる。電極８００は、更に別の（第３の）導電材料層８１０を含んでいる。電極７００及び電極８００は、トランジスタ１００の相異なる位置で、互いに離隔して配置されている。第２及び第３の導電材料層７１０、８１０は同じ材料層とし得る。そうするとき、電極７００及び電極８００は、材料層７１０又は材料層８１０の何れかである同じ導電材料層の違う部分に含められる。他の例では、第２及び第３の導電材料層７１０、８１０は違う（相異なる）材料層とし得る。
導電層１２０はトランジスタ１００のゲートとして機能する。トランジスタ１００の一部の実施形態例において、電極７００はトランジスタ１００のドレインとして機能し、電極８００はトランジスタ１００のソースとして機能する。トランジスタ１００の他の実施形態例においては、電極７００がソースとして機能し、電極８００がドレインとして機能する。
この半導体デバイスは、以下のようにして作動される。トランジスタ１００が準備された後、第２の導電材料層７１０と第３の導電材料層８１０との間に電圧が印加される。また、第２の導電材料層７１０と第３の導電材料層８１０とを電気的に接続するように、第１の導電材料層１２０にも電圧が印加される。
トランジスタ１００の凹部形状１７０は、トランジスタの半導体材料のチャネルの寸法を、トランジスタ１００のゲートとして機能する導電層１２０の厚さに関連付けることを可能にする。有利なことに、本発明のこのアーキテクチャは、微細チャネルを含んだトランジスタの製造における高分解能のアライメント機構又は非常に精密なアライメント機構への依存性を緩和する。
図２−８を参照するに、トランジスタ１００を製造する方法の一実施形態例に関する処理工程の模式的な断面図が示されている。
概して、トランジスタ１００は以下のようにして製造される。導電材料層１２０と電気絶縁材料層１３０とを順に含む基板１１０が準備される。電気絶縁材料層１３０上にレジスト材料層１４０が形成される。レジスト材料層１４０は、電気絶縁材料層１３０の一部を露出させるようにパターニングされる。電気絶縁材料層１３０の露出部分が除去されて、導電材料層１２０の一部が露出される。導電材料層１２０の露出部分が除去される。導電材料層１２０の除去は、凹部形状１７０を作り出すように続けられる。図１に示したように、凹部形状１７０は、電気絶縁材料層１３０の一部を残存させながら導電材料層１２０の一部を除去することによって作り出される。この意味で、凹部形状１７０は導電材料層１２０内で電気絶縁材料層１３０に対して作り出されると言うことができる。必要であればフォトレジスト層１４０を除去した後、基板１１０と、残存している露出された材料層１２０、１３０とが、第２の電気絶縁材料層１５０でコンフォーマルに被覆される。第２の電気絶縁材料層１５０は、半導体材料層１６０でコンフォーマルに被覆される。半導体材料層１６０上に、層７１０若しくは層８１０の何れか、又は層７１０、８１０である導電材料層が指向性堆積される。
レジスト材料層１４０は、同一の処理工程で、電気絶縁材料層１３０上に堆積され且つパターニングされ得る。液体エッチャントを用いて、電気絶縁材料層１３０の露出部分を除去することで、導電材料層１２０の一部を露出させることができる。電気絶縁材料層１３０の露出部分を除去するために使用されるのと同じ液体エッチャントを用いて、導電材料層１２０の露出部分を除去して、導電材料層１２０内に凹部形状１７０を作り出すことができる。
一部の実施形態例において、基板１１０は２つ以上の材料層を含むことができる。この更なる材料層は、一部の例において、製造プロセス中に基板１１０の構造的完全性を向上あるいは維持するために含められる。基板１１０が、例えば第１の層及び第２の層といった２つ以上の材料層を含むとき、この製造方法は、基板１１０の第２の層を除去することを含んでもよい。
図２を再び参照するに、材料処理に先立つトランジスタ１００の材料層の模式的な断面図が示されている。縦型トランジスタデバイスを形成するための製造プロセスは、トランジスタ１００の電気的ショート（短絡）が起こらないよう、全体的に、あるいは少なくとも導電層１２０（図２に示すように、基板１１０の頂部）に隣接する基板部分に関して部分的に、の何れかで非導電性である基板１１０で開始する。導電層１２０が、基板１１０に塗布され、あるいは基板１１０上に堆積される。導電層１２０は、トランジスタ１００のゲートとして機能するとともに、その厚さ（図２に示す縦方向の寸法）によってゲートの長さを定める。誘電性の非導電層１３０が、導電層１２０に塗布され、あるいは導電層１２０上にコーティングされる。非導電層１３０は、パターンを有しない一様な層である。レジスト層１４０が、誘電性の非導電層１３０に塗布される。レジスト１４０はパターニングされる。
基板１１０は、レイヤ（層）群の何れとも、あるいは処理方法の何れとも、認め得るほどに相互作用しない。基板１１０は、しばしばサポート（支持体）と呼ばれ、製造中、試験中及び／又は使用中に薄膜トランジスタ（ＴＦＴとしても参照される）を支持するために使用され得る。当業者に認識されるように、商業的な実施形態用に選択されるサポートは、試験又はスクリーニングの実施形態用に選択されるサポートとは異なり得る。一部の実施形態において、基板１１０は、ＴＦＴに必要な如何なる電気的機能をも提供しない。ここでは、この種の基板１１０を“非関与サポート”と呼ぶ。有用な基板材料は有機材料又は無機材料を含む。例えば、基板１１０は、無機ガラス、セラミック箔、ポリマー材料、フィラー入りポリマー材料、被覆金属箔、アクリル、エポキシ、ポリアミド、ポリカーボネイト、ポリイミド、ポリケトン、ポリ（オキシ−１，４−フェ二レンオキシ−１，４−フェニレンカルボニル−１，４−フェニレン）（これはポリ（エーテルエーテルケトン）又はＰＥＥＫと呼ばれることもある）、ポリノルボルネン、ポリフェニレンオキサイド、ポリ（エチレンナフタレンジカルボン酸塩）（ＰＥＮ）、ポリ（エチレンテレフタレート）（ＰＥＴ）、ポリ（エーテルスルホン）（ＰＥＳ）、ポリ（硫化フェニレン）（ＰＰＳ）、及び繊維強化プラスチック（ＦＲＰ）を含み得る。基板１１０の厚さは、典型的に約１００μｍから約１ｃｍまで様々であり得る。
本発明の一部の実施形態例において、フレキシブル（柔軟）なサポート又は基板１１０が使用される。フレキシブル基板１１０を使用することは、連続的なものとし得るロール処理を可能にし、フラットあるいは硬いサポートに対して規模の経済性及び製造の経済性をもたらす。選択されるフレキシブルサポートは、好ましくは、直径約５０ｃｍ未満、より好ましくは直径２５ｃｍ未満、更に好ましくは直径１０ｃｍ未満のシリンダの周囲に、助けを受けない手によってのような小さい力を用いて、歪み又は破断なく巻くことが可能である。好ましいフレキシブルサポートは、それ自体の上に巻き上げることができる。フレキシブル基板の更なる例は、薄膜トランジスタを電気的に絶縁するように金属箔が絶縁層で被覆されるとして、例えばステンレス鋼などの薄い金属箔を含む。柔軟性に関心がない場合には、基板は、ガラス及びシリコンを含む材料からなるウェハ又はシートとし得る。
一部の実施形態例において、基板１１０は、例えば、製造、輸送、試験又は保管などの一時的な目的で追加の構造的支持が望まれるときに、一時的なサポート又は支持層を含み得る。このような実施形態例において、基板１１０は一時的なサポートに、取り外し可能に接着され、あるいは機械的に固定され得る。例えば、トランジスタ製造プロセス中に追加の構造的硬さを提供するよう、柔軟なポリマーサポートを硬いガラスサポートに一時的に接着することができる。ガラスサポートは、製造プロセスの完了後に、フレキシブルポリマーサポートから取り外すことができる。
導電体として一般的に参照される導電層１２０は、導電層１２０がゲートとして機能することを可能にする如何なる好適な導電材料ともし得る。金属、縮退的にドープされた半導体、導電性ポリマー、及び例えばカーボンインク、銀−エポキシ、若しくは焼結可能な金属ナノ粒子懸濁液などの印刷可能材料を含め、技術的に知られた多様なゲート材料も好適である。例えば、ゲート電極は、ドープトシリコン、又は例えばアルミニウム、クロム、金、銀、ニッケル、銅、タングステン、パラジウム、白金、タンタル及びチタンなどの金属を含むことができる。ゲート電極材料はまた、例えばインジウム錫酸化物（ＩＴＯ）、ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３などの透明導電体を含んでいてもよい。例えばポリアニリン、ポリ（３，４−エチレンジオキシチオフェン）／ポリ（硫化スチレン）（ＰＥＤＯＴ：ＰＳＳ）といった導電性ポリマーも使用され得る。さらに、これらの材料の合金、組み合わせ及び多層体が使用されてもよい。
ゲート電極は基板１１０上に、化学気相成長、スパッタリング、蒸着、ドーピング、又は溶液処理を用いて堆積され得る。本発明の一部の実施形態において、基板１１０がトランジスタ１００を電気的に絶縁する絶縁層をも含むとして、同じ材料がゲート電極機能を提供するとともに基板１１０の支持機能をも提供する。例えば、ドープトシリコンは、ゲート電極として機能することができるとともに、ＴＦＴを支持することが可能である。
ゲート電極の厚さ（図２に示す縦方向）は、典型的に約１００ｎｍから約１００００ｎｍまで様々であり得る。この厚さがゲート長を定めるので、この厚さは通常、電気的ショートの可能性を低減するために、コンフォーマルコーティングされる材料の厚さの２倍より厚くされる。
図２に示すように、導電層１２０上に非導電層１３０が均一にコーティングされる。非導電層１３０での使用に好適な材料例は、ストロン酸塩、タンタル酸塩、チタン酸塩、ジルコン酸塩、酸化アルミニウム、酸化シリコン、酸化タンタル、酸化チタン、窒化シリコン、チタン酸バリウム、チタン酸バリウムストロンチウム、ジルコン酸チタン酸バリウム、セレン化亜鉛、及び硫化亜鉛を含む。また、これらの例の合金、組み合わせ及び多層体も、一般的にゲート誘電体として称される非導電層１３０に使用され得る。これらの材料のうち、酸化アルミニウム、酸化シリコン及びセレン化亜鉛が好ましい。さらに、例えばポリイミド、ポリビニルアルコール、ポリ（４−ビニルフェノール）、ポリイミド、及びポリ（フッ化ビニリデン）、ポリスチレン及びその置換誘導体、ポリ（ビニルナフタレン）及びその置換誘導体、並びにポリ（メチルメタクリレート）などのポリマー材料も使用され得る。
非導電層１３０はレジスト１４０で被覆される。レジスト１４０はパターニングされる。レジスト１４０は、例えばポリマーのポジ型又はネガ型のレジストなど、技術的に知られた従来からのフォトレジストとし得る。レジスト１４０は、レジストパターンを生じさせるよう、基板１１０に対して低分解能（＞１ｍｍ）で、マスクを介して露光され、且つ現像される。他の一実施形態例において、レジスト１４０のパターンは、マスクを用いることなくパターン形成的に直接的にレジストを印刷する例えばフレキソ印刷又はインクジェットプリンティングなどの印刷プロセスを用いて達成される。
図３−５を再び参照するに、材料処理の最中及び後のトランジスタ１００の材料層の模式的な断面図が示されている。図３にて、一般的に非導電体と称される非導電層１３０が、パターニングされたレジスト１４０を介してエッチングされる。エッチャントは、レジスト１４０又は下に位置する導電体層１２０を実質的に攻撃することなく非導電材料を除去する如何なる有機材料又は無機材料ともし得る。そして、導電体１２０を除去するが基板１１０又は上に位置する非導電体１３０には殆ど影響を及ぼさない好適なエッチャントを用いて、導電体１２０が除去される。従って、選択されるエッチャントは、しばしば、基板１１０、導電体１２０、又は非導電体１３０に依存する。通常、この時点でのレジスト１４０とのエッチャント相互作用及びレジスト１４０の目減りは重要でない。もはや、非導電体１３０がマスクとして作用するからである。図３に示すように、使用される１つ又は複数のエッチングプロセスは、導電体１２０と非導電体１３０とが同じパターンを有するように導電体１２０及び非導電体１３０の一部をエッチング除去する。
図４に示すように、導電体１２０の選択エッチングが、図４に示すような凹部形状１７０が形成されるまで続けられる。導電体１２０のエッチングが完了したとき、非導電体１３０が導電体１２０からオーバーハング（突出）しており、それにより、下に位置する（導電体１２０又は基板１１０の何れかの）表面の少なくとも一部を、基板１１０の上方（図４における上）に配置されるコーティング源による指向性（又はライン・オブ・サイト）コーティングから遮蔽するのに十分な凹部形状１７０が作り出される。換言すれば、導電体１２０は非導電体１３０に対してアンダーハングしている。残存した導電体１２０は、この半導体デバイスが完成されたときにゲート導電体として作用することになる。
この時点で、必要な場合には、レジスト１４０が除去される。所望であれば、材料層スタックに軽度の洗浄が実行される（該洗浄が凹部形状１７０を除去しないとして）。図５は、凹部形状１７０が作成された後且つレジストが除去された後の半導体デバイスの断面図を示している。
図６及び７を再び参照するに、それぞれ、しばしば絶縁体と称される誘電性の非導電材料のコンフォーマルコーティング後、及び半導体材料のコンフォーマルコーティング後の半導体デバイスの模式的な断面図が示されている。図６にて、基板１１０と、材料層１２０及び１３０によって形成される地形的造形との上に、コンフォーマルコーティング堆積プロセスを用いて、誘電性非導電材料１５０が共形にコーティングされる。コンフォーマルコーティングプロセスを用いて非導電材料１５０を設けることは、凹部形状１７０を維持する助けとなる。非導電材料１５０はしばしば、ゲート誘電体と称される。好適な非導電材料は、ストロン酸塩、タンタル酸塩、チタン酸塩、ジルコン酸塩、酸化アルミニウム、酸化シリコン、酸化タンタル、酸化チタン、窒化シリコン、チタン酸バリウム、チタン酸バリウムストロンチウム、ジルコン酸チタン酸バリウムを含む。この誘電材料は、後に設けられる半導体材料からゲート導電体を離間させるので、少なくとも凹部形状１７０とゲートとが位置する領域内で、コンフォーマルコーティングされる材料が一貫した厚さ又は均一な厚さを有するように設けられることが重要である。
コンフォーマルコーティングを達成するのに好適なプロセスは、原子層成長法（ＡＬＤ）、又は例えば空間ＡＬＤ（Ｓ−ＡＬＤ）若しくはプラズマＡＬＤ（ＰＥＡＬＤ）などのその派生法のうちの１つを含む。これらのプロセスは、変化の大きいトポロジー上で均一厚さのコーティングをもたらすからである。ＡＬＤ及びＳ−ＡＬＤについては更に詳細に後述する。
図７にて、凹部形状１７０を維持する助けとなるコンフォーマルコーティング堆積プロセスを用いて、半導体材料１６０がコーティングされる。このコンフォーマルコーティングプロセスは、先ほど誘電材料をコーティングするために用いられたのと同じプロセスとし得る。他の例では、このコンフォーマルコーティングプロセスは異なるものとし得る。半導体材料１６０は、ゲート１２０にエネルギーが印加されるときに電極７００と８００との間のチャネルとして作用するので、少なくとも、凹部形状１７０とゲートとが位置する領域内で、より好ましくは、凹部形状１７０とゲートとが位置する領域を含む電極７００と電極８００との間の領域内で、コンフォーマルコーティングされる材料が一貫した厚さ又は均一な厚さを有するように設けられることが重要である。コンフォーマルコーティングに好適なプロセスは、原子層成長法（ＡＬＤ）、又は例えば空間（spatial）ＡＬＤ（Ｓ−ＡＬＤ）などのその派生法のうちの１つを含む。このプロセスは、変化の大きいトポロジー上で均一な厚さをもたらす。ＡＬＤ及びＳ−ＡＬＤについては更に詳細に後述する。
しばしば半導体と称される半導体材料層１６０は、その半導体材料が例えばＡＬＤなどのコンフォーマルコーティングプロセスを用いて堆積あるいはコーティングされることが可能であるとして、如何なる種類の半導体ともし得る。好適な半導体材料の例は、酸化亜鉛、亜鉛カルコゲナイド、カドミウムカルコゲナイド、ガリウムプニクタイド、アルミニウムニクタイド、又はシリコンを含む。
この半導体は必要に応じて、導電率を増大あるいは低減させるよう、その他の材料でドープされ得る。一部の実施形態例においては、ディプレッションモードのデバイスが望ましく、故に、ドーパントの使用によりキャリアが追加され得る。半導体が酸化亜鉛であるとき、例えば、アルミニウムドーパントの使用により、電子キャリア密度が増大される。この構成において、ゲートは典型的に、それをドレイン及びソースに対して負にすることによってデバイスをターンオフするために使用される。
真性キャリア密度を枯渇させるように補償ドーパントも使用され得る。半導体が酸化亜鉛である場合、窒素の使用が電子キャリア密度を低下させてそれを一層ｎ型にすることが見出されている。この構成において、半導体は、正のゲート電圧が印加されるときにトランジスタをターンオンさせるよう、蓄積モードで動作するようにされ得る。これらのドーパントはしばしば、成長プロセス中に化合物として付加されるが、例えばイオン注入及び熱拡散などのプロセスを用いて、半導体層が設けられた後に付加されることも可能である。
図８を再び参照するに、導電材料の指向性コーティング中の半導体デバイスの模式的な断面図が示されている。半導体層１６０が堆積された後、凹部形状１７０内には材料を堆積あるいはコーティングしない指向性（又はライン・オブ・サイト）堆積プロセスを用いて、ソース及びドレインの電極７００及び８００が堆積される。好適な指向性堆積プロセスの例は、熱蒸着、電子ビーム蒸着、スパッタリング、又はレーザアブレーションを含む。電極７００と電極８００との間のアクティブチャネルギャップは、導電材料層１２０に対する非導電層１３０のオーバーハングにより投じられる影によって維持される。
図１を再び参照するに、電極７００及び電極８００が堆積された後のトランジスタ１００が示されている。トランジスタ１００のドレイン及びソースは、意図されるデバイスの用途及び特性に基づくのが典型的である選択に伴って、電極７００及び電極８００の何れかから選択され得る。図１に示すように、電極８００は、非導電体１３０と導電体１２０とによって形成されるメサの頂部にあるが、電極７００はそうではない。従って、電極７００及び８００は相異なる平面上にある。例えば技術的に周知のレイヤー・レベリング及びビア・フィードスルーなどの従来からの技術を用いて、必要な相互接続が達成され得る。
基板１１０、導電層１２０、非導電層１３０、非導電層１５０、半導体層１６０、又はこれらの組み合わせは、その層の機能上の性状が不変のままであるとして、１つ以上の層を含むことができる。上述のレイヤ群の機能が保持される限り、例えばレベリング層、バリア層、接着層といった更なる層が半導体デバイスに含められ得る。
原子層成長（ＡＬＤ）は、一貫した、均一な、あるいは更には正確であると見なし得る厚さを有する皮膜を作り出すために使用されるプロセスである。ＡＬＤは、コンフォーマルな材料層、又は更には高度にコンフォーマルな材料層と見なし得る皮膜を作り出す。大まかに言って、ＡＬＤプロセスは、真空チャンバー内で一般的に前駆体と称される２つ以上の反応物質を順に交代させることによって、基板コーティングを達成する。第１の前駆体が、基板と反応するように与えられる。余分な第１の前駆体が真空チャンバーから除去される。そして、第２の前駆体が、基板と反応するように与えられる。余分な第２の前駆体が真空チャンバーから除去され、このプロセスが繰り返される。
最近、真空チャンバーを不要にする新たなＡＬＤプロセスが開発されている。このプロセスは、一般的にＳ−ＡＬＤと称されており、米国特許第７４１３９８２号、米国特許第７４５６４２９号、米国特許出願公開第２００８／０１６６８８４号、及び米国特許出願公開第２００９／０１３０８５８号のうちの少なくとも１つに記載されている。なお、これらの開示事項をここに援用する。Ｓ−ＡＬＤは、一貫した、均一な、あるいは更には正確であると見なし得る厚さを有する皮膜を作り出す。Ｓ−ＡＬＤは、コンフォーマルな材料層、又は更には高度にコンフォーマルな材料層と見なし得る皮膜を作り出す。Ｓ−ＡＬＤは、低温コーティング環境に適合しており、その他のコーティング技術と比較して高い移動度の材料を使用することを可能にする。さらに、Ｓ−ＡＬＤは、ウェブ（巻き取り式）コーティングに適合しており、当該プロセスを大規模製造処理に魅力的なものにしている。一部のウェブコーティング処理は、例えば、ウェブのトラッキング及び伸縮の問題といったアライメント問題に悩まされ得るが、本発明に係るアーキテクチャは、製造プロセス中の高分解能のアライメント機構又は非常に精密なアライメント機構への依存性を緩和する。従って、Ｓ−ＡＬＤは本発明の製造に十分に適したものである。
実験結果
熱酸化膜によって被膜された６２．５平方ｍｍのシリコン基板上にスパッタリングによって６００ｎｍ厚のクロム層を堆積した。この頂部に、米国特許第７４１３９８２号に記載のＳ−ＡＬＤプロセス及び米国特許第７４５６４２９号に記載のＳ−ＡＬＤ装置を用い、有機金属前駆体トリメチルアルミニウム及び水と窒素の不活性キャリアガスとを用いて、２００℃で、１２０ｎｍ厚の酸化アルミニウム層をコーティングした。
１１５℃で６０秒間ホットプレート上に置いたＭｉｃｒｏｐｏｓｉｔ Ｓ１８０５レジスト（マサチューセッツ州マールバラのローム・アンド・ハース電子材料ＬＬＣ社製）を１０００ｒｐｍでスピンコーティングし、その後、Ｃｏｂｉｌｔマスクアライナ（カリフォルニア州サニーベールのコンピュータビジョン社製のＣｏｂｉｌｔモデルＣＡ−４１９）にて、シリコン基板のエッジを低分解能で雑なアライメントとして用いるのみで、ライン群を含んだガラス／クロムコンタクトマスクを介して７０秒間露光することによって、パターニングされたフォトレジスト層を形成した。その後、サンプルを、Ｍｉｃｒｏｐｏｓｉｔ ＭＦ−３１９現像液（マサチューセッツ州マールバラのローム・アンド・ハース電子材料ＬＬＣ社製）内で６０秒間現像し、ＤＩ水内で５分間リンスした。
非導電性の酸化アルミニウムを、濃リン酸を用いて６．５分間６０℃でエッチングした。８％酢酸の塩化セリウムアンモニウムの０．６Ｍ溶液を含むクロムエッチャントを用いて、クロムをエッチングした。露出したクロムを、明白に貫通するよう１３．３分間エッチングした。引き続いて２分間のエッチングにより、アンダーカットエッチングを達成した。その後、基板をＤＩ水内で５分間リンスし、フォトレジストを除去するようアセトンでリンスし、そして、ＨＰＬＣグレードのイソプロパノール内でリンスし、乾燥させた。
その後、上述のように、Ｓ−ＡＬＤ装置及びプロセスを用いて、基板を１２０ｎｍ厚の更なる酸化アルミニウム層でコンフォーマルに被覆した。そして、前駆体ジエチル亜鉛及び濃アンモニア溶液と窒素キャリアガスとを用いて、基板を２５ｎｍ厚の酸化亜鉛層で被覆した。
電極を蒸着によって設けた。基板上の各ラインに対して垂直に走り且つ完全に交わる正方形の孔を含んだシャドウマスクを介して、アルミニウムを蒸着した。アルミニウムは７０ｎｍ厚とした。ライン頂部のアルミニウムと、ラインの一方側のアルミニウムと、ゲートとして作用するクロムゲートメタルとに接触するようにプローブステーションを用いて、トランジスタの試験を成し遂げた。図９を参照するに、トランジスタの伝達特性を示すグラフが示されている。図９にて見て取れるように、ドレイン電圧２０Ｖにおいて、ゲート電圧に対するドレイン電流は一貫している。全てのゲート電圧でゲート電流が非常に小さいリークを有することも示されている。また、ドレイン電流が、−２Ｖのゲート電圧での約１０−１１Ａから１０Ｖのゲート電圧でのほぼ１ｍＡまでの範囲で、ゲート電圧によく応答することも見て取れる。図１０を参照するに、トランジスタのＩｄ−Ｖｄカーブ特性を示すグラフが示されている。図１０にて見て取れるように、ドレイン電圧に対するドレイン電流は、ゲート電圧に非常によく応答する。これらのデバイスの試験結果はまた、２０Ｖのドレイン電圧及び１０Ｖのゲート電圧で、１０７より大きい、かなりのオン／オフ比を示している。
１００ トランジスタ
１１０ 基板
１２０ 導電体
１３０ 非導電体
１４０ レジスト
１５０ ゲート誘電体
１６０ 半導体
１７０ 凹部形状
７００ 電極
７１０ 第２の導電材料層
８００ 電極
８１０ 第３の導電材料層

Claims (8)

  1. 基板と、
    導電材料層と、
    電気絶縁材料層と、
    を有し、
    前記基板、前記導電材料層及び前記電気絶縁材料層のうちの１つ以上の少なくとも一部が凹部形状を画成している、
    トランジスタ。
  2. 前記電気絶縁材料層は第１の電気絶縁材料層であり、当該トランジスタは更に、前記凹部形状に共形の第２の電気絶縁材料層を有する、請求項１に記載のトランジスタ。
  3. 前記凹部形状に共形であって前記第２の電気絶縁材料層と接触する半導体材料層、を更に有する請求項２に記載のトランジスタ。
  4. 前記凹部形状に共形の半導体材料層、を更に有する請求項１に記載のトランジスタ。
  5. 前記半導体材料層と接触する導電材料層、を更に有する請求項４に記載のトランジスタ。
  6. 前記基板はフレキシブル基板である、請求項１に記載のトランジスタ。
  7. 前記電気絶縁材料層と前記導電材料層とが前記凹部形状を画成している、請求項１に記載のトランジスタ。
  8. 半導体デバイスを作動させる方法であって：
    トランジスタを配設し、該トランジスタは：
    基板と、
    第１の導電材料層と、
    電気絶縁材料層であり、該電気絶縁材料層が、前記導電材料層に対して凹部形状を含む、電気絶縁材料層と、
    前記電気絶縁材料層上に配置された第２の導電材料層と、
    前記基板上に配置された第３の導電材料層と、
    を含み；
    前記第２の導電材料層と前記第３の導電材料層との間に電圧を印加し；且つ
    前記第２の導電材料層と前記第３の導電材料層とを電気的に接続するように前記第１の導電材料層に電圧を印加する；
    ことを有する方法。
JP2012555025A 2010-02-26 2011-02-10 内側にへこんだ形状を含んだ縦型トランジスタ Pending JP2013520839A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/713,264 2010-02-26
US12/713,264 US8803203B2 (en) 2010-02-26 2010-02-26 Transistor including reentrant profile
PCT/US2011/024310 WO2011106165A1 (en) 2010-02-26 2011-02-10 Vertical transistor including reentrant profile

Publications (2)

Publication Number Publication Date
JP2013520839A true JP2013520839A (ja) 2013-06-06
JP2013520839A5 JP2013520839A5 (ja) 2014-02-06

Family

ID=43875263

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012555025A Pending JP2013520839A (ja) 2010-02-26 2011-02-10 内側にへこんだ形状を含んだ縦型トランジスタ

Country Status (7)

Country Link
US (2) US8803203B2 (ja)
EP (1) EP2539924B1 (ja)
JP (1) JP2013520839A (ja)
KR (1) KR20120114372A (ja)
CN (1) CN102782821B (ja)
BR (1) BR112012019907A2 (ja)
WO (1) WO2011106165A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016001722A (ja) * 2014-04-08 2016-01-07 株式会社半導体エネルギー研究所 半導体装置及び該半導体装置を含む電子機器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012094357A2 (en) * 2011-01-07 2012-07-12 Eastman Kodak Company Transistor including multiple reentrant profiles
US8492769B2 (en) * 2011-01-07 2013-07-23 Eastman Kodak Company Transistor including multi-layer reentrant profile
US8962988B2 (en) 2011-02-03 2015-02-24 Solar Junction Corporation Integrated semiconductor solar cell package
US8273654B1 (en) * 2011-09-29 2012-09-25 Eastman Kodak Company Producing a vertical transistor including reentrant profile
US9006736B2 (en) * 2013-07-12 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9147770B1 (en) * 2014-03-06 2015-09-29 Eastman Kodak Company VTFT with extended electrode
US9123815B1 (en) * 2014-03-06 2015-09-01 Eastman Kodak Company VTFTs including offset electrodes
US9117914B1 (en) * 2014-03-06 2015-08-25 Eastman Kodak Company VTFT with polymer core
US9691997B2 (en) * 2014-06-11 2017-06-27 Eastman Kodak Company Devices having dielectric layers with thiosulfate-containing polymers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02140863U (ja) * 1989-04-26 1990-11-26
JPH08153878A (ja) * 1994-11-29 1996-06-11 Sony Corp 薄膜トランジスタ及びその製造方法
JP2008091379A (ja) * 2006-09-29 2008-04-17 Sanyo Electric Co Ltd 電界効果トランジスタ及びその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63170971A (ja) 1987-01-09 1988-07-14 Nec Corp 半導体装置
DE3855889T2 (de) 1987-12-02 1997-08-07 Advanced Micro Devices Inc Ein verfahren zur herstellung selbstausrichtender halbleiteranordnungen
JPH02140863A (ja) 1988-11-22 1990-05-30 Nec Corp 分散型エディタにおける端末側エディタのテキスト送信方式
JPH05144744A (ja) 1991-11-18 1993-06-11 Nippon Telegr & Teleph Corp <Ntt> 半導体薄膜形成方法
KR970007965B1 (en) 1994-05-12 1997-05-19 Lg Semicon Co Ltd Structure and fabrication method of tft
KR0132490B1 (ko) * 1994-07-21 1998-04-16 문정환 박막트랜지스터 제조방법
US5641694A (en) * 1994-12-22 1997-06-24 International Business Machines Corporation Method of fabricating vertical epitaxial SOI transistor
KR0165398B1 (ko) * 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
US5780911A (en) * 1995-11-29 1998-07-14 Lg Semicon Co., Ltd. Thin film transistor and method for fabricating the same
GB0024294D0 (en) * 2000-10-04 2000-11-15 Univ Cambridge Tech Solid state embossing of polymer devices
DE10234735A1 (de) * 2002-07-30 2004-02-12 Infineon Technologies Ag Verfahren zum vertikalen Strukturieren von Substraten in der Halbleiterprozesstechnik mittels inkonformer Abscheidung
US6924517B2 (en) * 2003-08-26 2005-08-02 International Business Machines Corporation Thin channel FET with recessed source/drains and extensions
FR2861501B1 (fr) * 2003-10-22 2006-01-13 Commissariat Energie Atomique Dispositif microelectronique a effet de champ apte a former un ou plusiseurs canaux de transistors
JP3983222B2 (ja) 2004-01-13 2007-09-26 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US7629633B2 (en) * 2004-05-20 2009-12-08 Isaac Wing Tak Chan Vertical thin film transistor with short-channel effect suppression
US6972461B1 (en) * 2004-06-30 2005-12-06 International Business Machines Corporation Channel MOSFET with strained silicon channel on strained SiGe
CN100490180C (zh) * 2004-10-04 2009-05-20 松下电器产业株式会社 纵向场效应晶体管及其制造方法
JP2006269599A (ja) * 2005-03-23 2006-10-05 Sony Corp パターン形成方法、有機電界効果型トランジスタの製造方法、及び、フレキシブルプリント回路板の製造方法
TWI278068B (en) * 2005-11-03 2007-04-01 Nanya Technology Corp Growth controlled vertical transistor
US7456429B2 (en) * 2006-03-29 2008-11-25 Eastman Kodak Company Apparatus for atomic layer deposition
US7413982B2 (en) * 2006-03-29 2008-08-19 Eastman Kodak Company Process for atomic layer deposition
JP2007284766A (ja) 2006-04-19 2007-11-01 Shimadzu Corp 縦型プラズマｃｖｄ装置
US7410856B2 (en) * 2006-09-14 2008-08-12 Micron Technology, Inc. Methods of forming vertical transistors
JP2008103636A (ja) 2006-10-20 2008-05-01 Sumitomo Electric Ind Ltd 縦型トランジスタ、および縦型トランジスタを作製する方法
JP2008160004A (ja) * 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
US11136667B2 (en) * 2007-01-08 2021-10-05 Eastman Kodak Company Deposition system and method using a delivery head separated from a substrate by gas pressure
US7789961B2 (en) * 2007-01-08 2010-09-07 Eastman Kodak Company Delivery device comprising gas diffuser for thin film deposition
JP2008277375A (ja) 2007-04-26 2008-11-13 Sanyo Electric Co Ltd 電界効果トランジスタ及びその製造方法
US20090001470A1 (en) * 2007-06-26 2009-01-01 Anderson Brent A Method for forming acute-angle spacer for non-orthogonal finfet and the resulting structure
KR100889607B1 (ko) 2007-08-13 2009-03-20 성균관대학교산학협력단 더미 드레인층을 이용한 수직 실린더형 트랜지스터의제조방법 및 이에 의해 제조된 수직 실린더형 트랜지스터
KR100896631B1 (ko) 2007-08-13 2009-05-08 성균관대학교산학협력단 수직 실린더형 트랜지스터의 제조방법 및 이에 의해 제조된수직 실린더형 트랜지스터
JP2009130165A (ja) * 2007-11-26 2009-06-11 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置
KR100960928B1 (ko) * 2008-01-02 2010-06-07 주식회사 하이닉스반도체 수직형 트랜지스터 및 그의 형성방법
JP2010040580A (ja) 2008-07-31 2010-02-18 Sanyo Electric Co Ltd 有機薄膜デバイスの製造方法及び有機薄膜デバイス
US8637355B2 (en) * 2011-08-26 2014-01-28 Eastman Kodak Company Actuating transistor including single layer reentrant profile

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02140863U (ja) * 1989-04-26 1990-11-26
JPH08153878A (ja) * 1994-11-29 1996-06-11 Sony Corp 薄膜トランジスタ及びその製造方法
JP2008091379A (ja) * 2006-09-29 2008-04-17 Sanyo Electric Co Ltd 電界効果トランジスタ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016001722A (ja) * 2014-04-08 2016-01-07 株式会社半導体エネルギー研究所 半導体装置及び該半導体装置を含む電子機器

Also Published As

Publication number Publication date
US8803203B2 (en) 2014-08-12
WO2011106165A1 (en) 2011-09-01
CN102782821A (zh) 2012-11-14
EP2539924A1 (en) 2013-01-02
CN102782821B (zh) 2016-01-13
US20140266402A1 (en) 2014-09-18
BR112012019907A2 (pt) 2016-05-10
KR20120114372A (ko) 2012-10-16
US20110210783A1 (en) 2011-09-01
US9337828B2 (en) 2016-05-10
EP2539924B1 (en) 2019-12-11

Similar Documents

Publication Publication Date Title
JP2013520844A (ja) 内側にへこんだ形状を含んだトランジスタを製造する方法
US7985684B1 (en) Actuating transistor including reduced channel length
US9337828B2 (en) Transistor including reentrant profile
US8865576B2 (en) Producing vertical transistor having reduced parasitic capacitance
US8617942B2 (en) Producing transistor including single layer reentrant profile
US8803227B2 (en) Vertical transistor having reduced parasitic capacitance
US8409937B2 (en) Producing transistor including multi-layer reentrant profile
US8623757B2 (en) Producing a vertical transistor including reentrant profile
US20140377943A1 (en) Four terminal transistor fabrication
US8674748B2 (en) Actuating transistor including multi-layer reentrant profile
US8492769B2 (en) Transistor including multi-layer reentrant profile
US8383469B2 (en) Producing transistor including reduced channel length
TW201242013A (en) Transistor including multiple reentrant profiles
US8637355B2 (en) Actuating transistor including single layer reentrant profile
US20120178246A1 (en) Producing transistor including multiple reentrant profiles
US8304347B2 (en) Actuating transistor including multiple reentrant profiles
US8847232B2 (en) Transistor including reduced channel length
US8847226B2 (en) Transistor including multiple reentrant profiles
US8592909B2 (en) Transistor including single layer reentrant profile
WO2012094109A1 (en) Transistor including reduced channel length

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131212

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141202

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150519