JP3983222B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は縦型絶縁ゲート電界効果トランジスタ（以下、縦型ＭＯＳＦＥＴと称する）を備える半導体装置に関し、特に２種類のしきい値電圧を備える縦型ＭＯＳＦＥＴの構造及びその製造方法に関するものである。
縦型ＭＯＳＦＥＴは、例えば特許文献１に記載のように、半導体基板の深さ方向にドリフト層、ベース層、ソース層を形成するとともに、半導体基板の表面から深さ方向に設けたトレンチ内に埋め込みゲート電極を形成し、この埋め込みゲート電極に加えるバイアスによりベース層にチャネルを形成する構成である。このような縦型ＭＯＳＦＥＴを備える回路では、ソース・ドレイン間の過電流を制限する電流制御を行うために、縦型ＭＯＳＦＥＴのゲートバイアスをコントロールすることが行われているが、製造ばらつきにより、しきい値電圧のばらつきが生じることは避けられず、ゲートバイアスを適切にコントロールすることは困難である。このような問題は、特許文献２に記載のような二重拡散型の縦型ＭＯＳＦＥＴにおいても同様である。
特開２００２−２７０８４０号公報 特開平９−２７０５１３号公報
このようなしきい値電圧のばらつきよる電流制御の問題を解決する手法として、しきい値電圧が異なる２つのＭＯＳＦＥＴを利用する技術が提案されている。すなわち、しきい値電圧が異なる２つのＭＯＳＦＥＴを接続してドレイン電流ＩＤを流すように回路構成すれば、図６に示すようなＶＧＳ−ＩＤ特性において、平坦部ができるため、この平坦部で電流制限を行えば、製造ばらつきによるしきい値のばらつきがあっても、一定電流で電流制御をすることが可能になる。そこで、従来では前述のような縦型ＭＯＳＦＥＴで構成される回路においては、しきい値電圧の異なる複数の縦型ＭＯＳＦＥＴを作り込み、これらのＭＯＳＦＥＴを任意に選択してソース・ドレインを並列接続し、各ＭＯＳＦＥＴのゲートバイアスを制御することでドレイン電流ＩＤを制御するための電流制限回路を構成することが行われている。
図４（ｂ）は異なるしきい値電圧の縦型ＭＯＳＦＥＴを製造する工程図であり、基板にマスク工程によりトレンチを形成し（Ｓ２１）、トレンチの内面にゲート絶縁膜を形成し（Ｓ２２）、トレンチ内に埋設するように導電材料を積層し、マスク工程により選択エッチングして埋め込みゲート電極を形成する（Ｓ２３）。その上で、一部の縦型ＭＯＳＦＥＴをマスク工程により覆って所要の不純物をイオン注入し、他の縦型ＭＯＳＦＥＴのチャネル部のしきい値電圧の調整を行う（Ｓ２４）。しかる後、マスク工程によりソース層を選択的に形成し（Ｓ２５）、層間絶縁膜を形成した後にマスク工程によりコンタクトを形成し（Ｓ２６）、ソース電極を形成する（Ｓ２７）。その後、図には示されないがドレイン電極を形成する。
しかし、従来の縦型ＭＯＳＦＥＴでは、ＭＯＳＦＥＴの製造工程、特にチャネル部を形成する工程において、基板に所要濃度の不純物を注入してしきい値電圧の調整を行っているため、しきい値電圧の異なる複数の縦型ＭＯＳＦＥＴを製造する際には、各縦型ＭＯＳＦＥＴのチャネル部に対してそれぞれ異なる濃度での不純物の注入を行う必要がある。そのため、一方のしきい値電圧の縦型ＭＯＳＦＥＴのチャネル部を形成する際には他のしきい値電圧の縦型ＭＯＳＦＥＴのチャネル部をマスクする必要があり、また、他のしきい値電圧の縦型ＭＯＳＦＥＴのチャネル部を形成する際には一方のしきい値電圧の縦型ＭＯＳＦＥＴのチャネル部をマスクする必要があり、製造工程が複雑化するという問題が生じている。
本発明の目的は、異なるしきい値電圧の縦型ＭＯＳＦＥＴを工程数を増やすことなく製造することが可能な半導体装置及びその製造方法を提供するものである。
本発明の半導体装置は、一導電型の半導体基板に設けられたドリフト層と、前記半導体基板の表面から前記ドリフト層に達する深さまで設けられたトレンチにゲート絶縁膜を介して埋め込まれた埋め込みゲート電極と、前記ドリフト層の前記埋め込みゲート電極に沿う領域に形成された反対導電型のベース層と、前記ベース層の表面に選択的に形成された一導電型のソース層と、前記半導体基板の表面上において前記ドリフト層、ベース層、ソース層にわたる領域にゲート絶縁膜を介して形成された表面ゲート電極と、前記ソース層及び前記ベース層に接続されるソース電極と、前記半導体基板の裏面において前記ドリフト層に接続されるドレイン電極とを備え、前記埋め込みゲート電極、ドリフト層、ベース層、ソース層で半導体基板の深さ方向のチャネルを有する第１の縦型ＭＯＳＦＥＴが構成され、前記表面ゲート電極、ドリフト層、ベース層、ソース層で半導体基板の平面方向のチャネルを有する第２の縦型ＭＯＳＦＥＴが構成され、前記第１の縦型ＭＯＳＦＥＴと第２の縦型ＭＯＳＦＥＴのしきい値が異なることを特徴とする。
本発明の半導体装置の製造方法は、一導電型のドリフト層を備える半導体基板の所要領域にトレンチを形成する工程と、半導体基板の表面及びトレンチの内面にゲート絶縁膜を形成する工程と、半導体基板の表面上ないしトレンチの内部に導電材料を形成し、かつこの導電材料を選択エッチングして表面ゲート電極及び埋め込みゲート電極を形成する工程と、表面ゲート電極及び埋め込みゲート電極を用いた自己整合法により半導体基板に反対導電型の不純物を導入してベース層を形成する工程と、続いて半導体基板に一導電型の不純物を導入してソース層を形成する工程と、半導体基板の表面に層間絶縁膜を形成する工程と、層間絶縁膜を通してソース層にベース層に達する深さのコンタクトホールを形成する工程と、コンタクトホール内に導電材料を埋設してソース電極を形成する工程と、半導体基板の裏面に導電材料のドレイン電極を形成する工程とを含み、埋め込みゲート電極、ドリフト層、ベース層、ソース層で半導体基板の深さ方向のチャネルを有する第１の縦型ＭＯＳＦＥＴを形成し、表面ゲート電極、ドリフト層、ベース層、ソース層で半導体基板の平面方向のチャネルを有して第１の縦型ＭＯＳＦＥＴとはしきい値が異なる第２の縦型ＭＯＳＦＥＴを形成することを特徴とする。
基板の縦方向と横方向にそれぞれ独立したチャネル部を備えた縦型ＭＯＳＦＥＴを同時に製造することができるので、異なるしきい値電圧を持つ縦型ＭＯＳＦＥＴを、従来の同一しきい値電圧の縦型ＭＯＳＦＥＴを製造する工程に対して、新たにマスク工程を増やすことなく製造することが可能になる。
本発明の半導体装置の利用形態としては、ドレイン電極に過電流検出回路を接続するとともに、第１の縦型ＭＯＳＦＥＴと第２の縦型ＭＯＳＦＥＴの各ゲート電極にゲートバイアスコントロール回路を共通に接続し、過電流検出回路の検出出力によってゲートバイアスコントロール回路を制御するように構成すれば、過電流検出回路が過電流を検出したときにゲートバイアスコントロール回路でのゲートバイアスを制御すると、第１の縦型ＭＯＳＦＥＴと第２の縦型ＭＯＳＦＥＴのしきい値電圧が相違するため、ＶＧＳ−ＩＤ特性に平坦部ができ、この平坦部で電流制限を行なうことで、一定のＩＤ電流で制限をすることが可能になる。
さらに好ましい利用形態として、ドレイン電極に過電流検出回路を接続するとともに、第１の縦型ＭＯＳＦＥＴと第２の縦型ＭＯＳＦＥＴの各ゲート電極にそれぞれ第１、第２のゲートバイアスコントロール回路を独立に接続し、過電流検出回路の検出出力によって第１、第２のゲートバイアスコントロール回路を個別に制御するように構成すれば、過電流検出回路が過電流を検出したときに、しきい値電圧の小さい第２のゲートバイアスコントロール回路で第２の縦型ＭＯＳＦＥＴのゲートバイアスを制御することにより、ＶＧＳ−ＩＤ特性にできる平坦部での電流制限によって、一定のＩＤ電流の制限をすることが可能になる。
次に、本発明の実施例について図面を参照して説明する。図１は本発明が適用された縦型ＭＯＳＦＥＴの縦断面図である。一導電型、例えばｎ+型シリコン基板１０１上にｎ-型エピタキシャル層からなるｎ-ドリフト層１０２が形成されている。前記ドリフト層１０２には基板の表面から深さ方向にまでトレンチ１０３が形成され、このトレンチ１０３の内面にシリコン酸化膜でゲート絶縁膜１０４が形成される。また、トレンチ１０３内にはポリシリコンが埋め込まれて埋め込みゲート電極１０５が形成されている。さらに、前記ドリフト層１０２の前記埋め込みゲート電極１０５に沿う領域には、ｐ型ベース層１０６が形成され、さらに各ｐ型ベース層１０６の表面にはｎ+型ソース層１０７が形成されている。ここで、前記ドリフト層１０２の表面には前記ベース層１０６が形成されていない領域が存在しており、また前記ベース層１０６の表面には前記ソース層１０７が形成されていない領域が存在している。そして、基板の表面、すなわち前記ドリフト層１０２の表面には、当該ドリフト層１０２、前記ベース層１０６、及び前記ソース層１０７にわたる領域にシリコン酸化膜からなるゲート絶縁膜１０８及びポリシリコンからなる表面ゲート電極１０９が選択的に形成されている。また、前記基板の表面には前記表面ゲート電極１０９を覆うように層間絶縁膜１１０が形成され、この層間絶縁膜１１０から前記ソース層１０７ないし前記ベース層１０６にまで達する深さの溝が形成され、この溝内に導電材が埋め込まれてソース電極１１１が形成されている。この実施例では複数の縦型ＭＯＳＦＥＴの各ソース電極１１１は層間絶縁膜１１０上において一体化された構成が示されている。さらに、前記基板１０１の裏面にはドレイン電極１１２が形成されている。
この構成の縦型ＭＯＳＦＥＴでは、埋め込みゲート電極１０５をゲートとし、ドリフト層１０２、ベース層１０６、ソース層１０７とで第１の縦型ＭＯＳＦＥＴ Ｑ１が形成される。また、表面ゲート電極１０９をゲートとし、前記ドリフト層１０２、ベース層１０６、ソース層１０７とで第２の縦型ＭＯＳＦＥＴ Ｑ２が形成される。そして、第１及び第２の縦型ＭＯＳＦＥＴは、それぞれソース電極１１１とドレイン電極１１２が共通で並列接続されている。なお、埋め込みゲート電極１０５と表面ゲート電極１０９は、利用形態によっては両者を相互に電気接続し、あるいはそれぞれ電気的に独立した構成とする。
図４（ａ）は前記縦型ＭＯＳＦＥＴの製造方法の工程図であり、概略を説明すると、基板にマスク工程によりトレンチを形成し（Ｓ１１）、トレンチの内面にゲート絶縁膜を形成し（Ｓ１２）、トレンチ内に埋設するように導電材料を積層し、マスク工程により選択エッチングして埋め込みゲート電極を形成する（Ｓ１３）。その上で、第２の縦型ＭＯＳＦＥＴに対してのみ不純物をイオン注入してチャネル部のしきい値電圧の調整を行う（Ｓ１４）。このときマスク工程は不要である。しかる後、マスク工程によりソース層を選択的に形成し（Ｓ１５）、層間絶縁膜を形成した後にマスク工程によりコンタクトを形成し（Ｓ１６）、ソース電極を形成する（Ｓ１７）。その後、図には示されないがドレイン電極を形成する。
図３はその工程断面図である。先ず、図３−Ａのように、ｎ+型基板１０１にｎ-型エピタキシャル層を所要の厚さに成長してドリフト層１０２を形成する。次いで、前記基板の所要の平面領域にトレンチ１０３を形成する。このトレンチ１０３はフォトレジストをマスクにしたドライエッチング等により形成し、その深さは前記基板１０１に達しない深さとする。そして、図３−Ｂのように、前記ドリフト層１０２の表面及びトレンチ１０３の内面を熱酸化してシリコン酸化膜１２０を形成する。また、このとき前記ドリフト層１０２の表面、すなわち前記第２の縦型ＭＯＳＦＥＴのチャネル部となる領域に対して所要の不純物をイオン注入し、当該第２の縦型ＭＯＳＦＥＴのしきい値調整を行っておく。このとき、前記第１の縦型ＭＯＳＦＥＴのチャネル部となる領域はトレンチ１０３の内面で基板の表面に対して垂直であるため、当該不純物がイオン注入されることは殆どない。さらに、前記シリコン酸化膜１２０の表面上に前記トレンチ１０３を埋め込む厚さにＣＶＤ法によりポリシリコン１２１を成長する。
次いで、図３−Ｃのように、前記トレンチ１０３で挟まれる領域のほぼ中間位置に図には表れないフォトレジストパターンを形成し、これをマスクにして前記ポリシリコン１２１をパターニングし、表面ゲート電極１０９を形成する。また、これと同時にポリシリコン１２１を前記トレンチ内にのみ残し、埋め込みゲート電極１０５を形成する。また、このとき前記シリコン酸化膜１２０も同時に選択的にエッチングされ、前記表面ゲート電極１０９の下側のゲート絶縁膜１０８と、埋め込みゲート電極１０５の内面のゲート絶縁膜１０４が形成される。
しかる上で、図３−Ｄのように、前記表面ゲート電極１０９を利用したセルフアライン法により前記ドリフト層１０２にｐ型不純物をイオン注入してｐ型ベース層１０６を形成する。続いてｎ型不純物をイオン注入してｎ+型ソース層１０７を形成する。その後、図１に示したように、全面に層間絶縁膜１１０を形成し、この層間絶縁膜１１０を通して前記ソース層１０７に対してフォトレジストをマスクにしてコンタクト穴を開口する。このコンタクト穴は前記ベース層１０６に達する深さまで形成する。その上で全面に前記コンタクトホールを埋め込む厚さにアルミニウム等の導電材を形成し、ソース電極１１１を形成する。前記ソース電極１１１は複数の縦型ＭＯＳＦＥＴの各ソース電極を相互に電気接続する。また、前記基板１０１の裏面にはアルミニウム等の導電材を形成し、ドレイン電極１１２を形成する。なお、図には表れないが、前記埋め込みゲート電極１０５と表面ゲート電極１０９には、それぞれ所要の電気配線が接続されるようになっている。
このように構成された縦型ＭＯＳＦＥＴでは、図２に示すように、第１の縦型ＭＯＳＦＥＴ Ｑ１では、前記埋め込みゲート電極１０５、ソース電極１１１、ドレイン電極１１２を所要の電源に接続してバイアスを印加することで、前記ベース層１０６に前記埋め込みゲート電極に沿った半導体基板の縦方向（深さ方向）にチャネルＣＨＡが形成され、同図に実線Ａで示す電流が流れる。また、第２の縦型ＭＯＳＦＥＴ Ｑ２では、前記表面ゲート電極１０９、ソース電極１１１、ドレイン電極１１２を所要の電源に接続してバイアスを印加することで、前記ベース層１０６の前記ドリフト層１０２の表面に沿った方向に横方向（平面方向）のチャネルＣＨＢが形成され、同図に実線Ｂで示す電流が流れる。
したがって、第１の縦型ＭＯＳＦＥＴ Ｑ１と第２の縦型ＭＯＳＦＥＴ Ｑ２とでは、それぞれのチャネルが縦方向、横方向のそれぞれ異なる領域に独立して形成されるため、これらＭＯＳＦＥＴのしきい値電圧を容易に相違させることが可能になる。すなわち、第２の縦型ＭＯＳＦＥＴ Ｑ１のチャネルＣＨＢとなるドリフト層１０２の表面に対して不純物をイオン注入しているので、トレンチ１０３の内面に沿って垂直に形成される第１の縦型ＭＯＳＦＥＴ Ｑ１のチャネルＣＨＡに不純物が注入されることは殆どなく、これにより第２の縦型ＭＯＳＦＥＴ Ｑ２のしきい値電圧を第１の縦型ＭＯＳＦＥＴ Ｑ１のしきい値電圧と相違させることができる。また、このような第２の縦型ＭＯＳＦＥＴ Ｑ２のチャネルＣＨＢに対して不純物の注入を行わなくても、ドリフト層１０２を構成しているエピタキシャル層の結晶の方向性によって、ドリフト層１０２の縦方向と横方向に形成されるチャネルのしきい値電圧が相違される。したがって、従来のように異なる縦型ＭＯＳＦＥＴに対してしきい値電圧を相違させるためのチャネルを形成する際のマスク工程が不要になり、製造を容易に行うことができる。
因みに、図４（ｂ）に示した従来の手法によってしきい値電圧が異なる縦型ＭＯＳＦＥＴを形成する工程と、図４（ａ）に示した本発明の工程とを比較すると、工程Ｓ１４とＳ２４との比較から判るように、チャネル部を形成する際のマスク工程が省略でき、製造工程が削減されることが判る。すなわち、同一のしきい値電圧の縦型ＭＯＳＦＥＴのみからなる半導体装置を製造する従来工程と同じ工程で本発明の異なるしきい値電圧の縦型ＭＯＳＦＥＴを備える半導体装置が製造できることが判る。
このような縦型ＭＯＳＦＥＴを用いて図５（ａ）のように、ドレイン電極に過電流検出回路２０１を接続するとともに、第１の縦型ＭＯＳＦＥＴ Ｑ１と第２の縦型ＭＯＳＦＥＴ Ｑ２の各ゲート電極にゲートバイアスコントロール回路２０２を共通に接続し、過電流検出回路２０１の検出出力によってゲートバイアスコントロール回路２０２を制御するように構成する。過電流検出回路２０１が過電流を検出したときにゲートバイアスコントロール回路２０２でのゲートバイアスを制御すると、第１の縦型ＭＯＳＦＥＴ Ｑ１と第２の縦型ＭＯＳＦＥＴ Ｑ２は前述のようにしきい値電圧が相違するため、図６に示したようにＶＧＳ−ＩＤ特性に平坦部ができるため、この平坦部で電流制限を行なうことで、一定のＩＤ電流で制限をすることが可能になる。
また、図５（ｂ）のように、ドレイン電極に過電流検出回路２０１を接続するとともに、第１の縦型ＭＯＳＦＥＴ Ｑ１と第２の縦型ＭＯＳＦＥＴ Ｑ２の各ゲート電極にそれぞれ第１、第２のゲートバイアスコントロール回路２０３，２０４を独立に接続し、過電流検出回路２０１の検出出力によって第１、第２のゲートバイアスコントロール回路２０３，２０４を個別に制御するように構成してもよい。この回路構成では、過電流検出回路２０１が過電流を検出したときに、特にしきい値電圧の小さい第２のゲートバイアスコントロール回路２０４で第２の縦型ＭＯＳＦＥＴ Ｑ２のゲートバイアスを制御することにより、図６に示したと同様なＶＧＳ−ＩＤ特性に基づいて、一定のＩＤ電流の制限をすることが可能になる。
実施例１の断面図である。 実施例１の動作を説明する断面図である。 製造工程を説明するための断面図のその１である。 製造工程を説明するための断面図のその２である。 製造工程を説明するための断面図のその３である。 製造工程を説明するための断面図のその４である。 製造工程のフロー図である。 本発明のＭＯＳＦＥＴの応用例を示す回路図である。 好ましいＭＯＳＦＥＴのＶＧＳ−ＩＤ特性図である。
符号の説明
１０１ 基板
１０２ ドリフト層
１０３ トレンチ
１０４ ゲート絶縁膜
１０５ 埋め込みゲート電極
１０６ ベース層
１０７ ソース層
１０８ ゲート絶縁膜
１０９ ゲート電極
１１０ 層間絶縁膜
１１１ ソース電極
１１２ ドレイン電極
１２０ シリコン酸化膜
１２１ ポリシリコン
２０１ 過電流検出回路
２０２〜２０４ ゲートバイアスコントロール回路

Claims (2)

  1. 一導電型の半導体基板に設けられたドリフト層と、前記半導体基板の表面から前記ドリフト層に達する深さまで設けられたトレンチにゲート絶縁膜を介して埋め込まれた埋め込みゲート電極と、前記ドリフト層の前記埋め込みゲート電極に沿う領域に形成された反対導電型のベース層と、前記ベース層の表面に選択的に形成された一導電型のソース層と、前記半導体基板の表面上において前記ドリフト層、ベース層、ソース層にわたる領域にゲート絶縁膜を介して形成された表面ゲート電極と、前記ソース層及び前記ベース層に接続されるソース電極と、前記半導体基板の裏面において前記ドリフト層に接続されるドレイン電極とを備え、前記埋め込みゲート電極、ドリフト層、ベース層、ソース層で半導体基板の深さ方向のチャネルを有する第１の縦型ＭＯＳＦＥＴが構成され、前記表面ゲート電極、ドリフト層、ベース層、ソース層で半導体基板の平面方向のチャネルを有する第２の縦型ＭＯＳＦＥＴが構成され、前記第１の縦型ＭＯＳＦＥＴと第２の縦型ＭＯＳＦＥＴのしきい値が異なることを特徴とする半導体装置。
  2. 一導電型のドリフト層を備える半導体基板の所要領域にトレンチを形成する工程と、前記半導体基板の表面及び前記トレンチの内面にゲート絶縁膜を形成する工程と、前記半導体基板の表面上ないし前記トレンチの内部に導電材料を形成し、かつこの導電材料を選択エッチングして表面ゲート電極及び埋め込みゲート電極を形成する工程と、前記表面ゲート電極及び埋め込みゲート電極を用いた自己整合法により前記半導体基板に反対導電型の不純物を導入してベース層を形成する工程と、続いて前記半導体基板に一導電型の不純物を導入してソース層を形成する工程と、前記半導体基板の表面に層間絶縁膜を形成する工程と、前記層間絶縁膜を通して前記ソース層に前記ベース層に達する深さのコンタクトホールを形成する工程と、前記コンタクトホール内に導電材料を埋設してソース電極を形成する工程と、前記半導体基板の裏面に導電材料のドレイン電極を形成する工程とを含み、前記埋め込みゲート電極、ドリフト層、ベース層、ソース層で半導体基板の深さ方向のチャネルを有する第１の縦型ＭＯＳＦＥＴを形成し、前記表面ゲート電極、ドリフト層、ベース層、ソース層で半導体基板の平面方向のチャネルを有して前記第１の縦型ＭＯＳＦＥＴとはしきい値が異なる第２の縦型ＭＯＳＦＥＴを形成することを特徴とする半導体装置の製造方法。
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