CN112262478A - 半导体装置及其制造方法 - Google Patents

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Abstract

使JFET部(2a)为高浓度，并且由配置于其两侧的第二导电型区域(3、5、6、8、61)夹着JFET部而形成窄幅的结构。而且，以在成为了比正常动作时的漏极电压Vd稍高的电压时JFET部被夹断的方式，设定JFET部的宽度与JFET部及第二导电型区域的杂质浓度。

Description

半导体装置及其制造方法
相关申请的相互参照
本申请基于2018年3月20日提出申请的日本专利申请第2018－53155号、以及2019年3月7日提出申请的日本专利申请第2019－41851号，在此通过参照编入其记载内容。
技术领域
本公开涉及半导体装置及其制造方法，特别优选应用于使用了碳化硅(以下，称作SiC)等宽带隙半导体的半导体元件及其制造方法。
背景技术
在半导体装置中，为了实现开关损耗的降低等需要降低导通电阻值，但在负载短路时被施加了较高的漏极电压时流经半导体元件的电流值与半导体元件的导通电阻值成反比例地变大。即，导通电阻值越小的半导体元件，负载短路时的饱和电流的电流值越大。其结果，容易因自发热而产生半导体元件的破损，因此负载短路时的SiC半导体装置的耐量下降。因此，虽然导通电阻值的降低与负载短路时的SiC半导体装置的耐量提高具有权衡的关系，但期望改善该权衡的关系、即期望兼顾低导通电阻值与低饱和电流。
与此相对，在专利文献1中，为了兼顾低导通电阻值与低饱和电流，提出了使p型基极区域中的沟道附近的部分的杂质浓度与JFET部分的杂质浓度成为不同的浓度的结构。具体而言，在深度方向上对p型基极区域的杂质浓度赋予梯度，在沟道附近，杂质浓度较低，随着成为下方而杂质浓度变高。根据这种构成，使p型基极区域的杂质浓度在沟道附近变低，因此能够实现低导通电阻。另外，对于p型基极区域中的JFET部分，通过使其为所希望的杂质浓度，能够使相邻的p型基极区域间的n型漂移层被夹断(pinch off)，能够实现低饱和电流。因而，能够兼顾低导通电阻值与低饱和电流。
现有技术文献
专利文献
专利文献1：日本专利第5736683号公报
发明内容
然而，在专利文献1的SiC半导体装置中，若为了形成更低的饱和电流来获得高耐量而使p型基极区域中的JFET部分的杂质浓度变浓、或者使JFET部分中相邻的p型基极区域的间隔缩窄，则JFET电阻增大。因此，无法再兼顾低导通电阻值与低饱和电流。
另外，在JFET部分中p型层部分较大的一方由于相对于漏极面的栅极绝缘膜的区域有效变小，因此具有反馈电容变小的优点，但如上述那样，存在JFET电阻增大的课题。
本公开目的在于提供一种能够兼顾低导通电阻值与低饱和电流的半导体装置及其制造方法。
本公开的一个观点中的SiC半导体装置具有：第一或者第二导电型的基板，由半导体构成；第一导电型层，形成于基板之上，由杂质浓度比基板的杂质浓度低的第一导电型的半导体构成；第二导电型区域，由形成于第一导电型层之上的第二导电型的半导体构成；JFET部，形成于第一导电型层上，被第二导电型区域夹着而配置，并且在从基板的法线方向观察时，构成为至少具有线状部分；源极区域，形成于第二导电型区域之上，由浓度比第一导电型层的浓度高的第一导电型的半导体构成；栅极绝缘膜，以第二导电型区域的一部分为沟道区域，形成于该沟道区域上；栅极电极，形成于栅极绝缘膜上；层间绝缘膜，覆盖栅极电极及栅极绝缘膜，并且形成有接触孔；源极电极，通过接触孔与源极区域电连接；以及漏极电极，形成于基板的背面侧，具备反转型的半导体元件，该反转型的半导体元件通过对栅极电极施加栅极电压并且作为对漏极电极施加的漏极电压而施加正常动作时的电压来形成沟道区域，经由源极区域及JFET部使电流在源极电极及漏极电极之间流过。在这种构成中，JFET部在作为漏极电压而施加了正常动作时的电压时，一边抑制从第二导电型区域延伸的耗尽层的延伸量一边使电流流过，当作为漏极电压而施加比正常动作时的电压高的电压时，被耗尽层夹断，将JFET部中的线状部分的宽度设为W、第一导电型杂质浓度设为Nd，将第二导电型区域中的隔着JFET部的部分的第二导电型杂质浓度设为Na、元电荷(日文：素電荷)设为q、半导体的介电常数设为ε，
满足90[V]＞(q×Nd×(Na+Nd)×W2)/2εNa。
根据这种构成，在正常动作时，可抑制耗尽层向JFET部内的延伸，并能够抑制电流路径变窄，因此能够实现低导通电阻化。而且，在成为了比正常动作时的漏极电压稍高的电压时JFET部被夹断，因此能够维持低饱和电流，并能够提高由负载短路等引起的半导体装置的耐量。因而，可以形成能够兼顾低导通电阻值与低饱和电流的半导体装置。
另外，对各构成要素等标注的带括号的附图标记表示该构成要素等与后述的实施方式中记载的具体构成要素等的对应关系的一个例子。
附图说明
图1是第一实施方式的SiC半导体装置的剖面图。
图2是表示图1所示的SiC半导体装置的正常动作时的情形的剖面图。
图3是关于第一实施方式的结构与比较结构的Vd－Id特性图。
图4是表示针对第一实施方式的结构与以往结构比较了成为相对于漏极电压Vd的栅极－漏极间电容Cgd的特性的Vd－Cgd特性而得的结果的图。
图5A是表示图1所示的SiC半导体装置的制造工序的剖面图。
图5B是表示接着图5A的SiC半导体装置的制造工序的剖面图。
图5C是表示接着图5B的SiC半导体装置的制造工序的剖面图。
图5D是表示接着图5C的SiC半导体装置的制造工序的剖面图。
图5E是表示接着图5D的SiC半导体装置的制造工序的剖面图。
图5F是表示接着图5E的SiC半导体装置的制造工序的剖面图。
图5G是表示接着图5F的SiC半导体装置的制造工序的剖面图。
图5H是表示接着图5G的SiC半导体装置的制造工序的剖面图。
图5I是表示接着图5H的SiC半导体装置的制造工序的剖面图。
图5J是表示接着图5I的SiC半导体装置的制造工序的剖面图。
图6是第二实施方式的SiC半导体装置的剖面图。
图7A是第一、第二实施方式的变形例中说明的SiC半导体装置的剖面图。
图7B是第一、第二实施方式的变形例中说明的SiC半导体装置的剖面图。
图8是第三实施方式的SiC半导体装置的剖面图。
图9是第四实施方式的SiC半导体装置的剖面图。
图10是第五实施方式的SiC半导体装置的上表面布局图。
图11是第五实施方式的变形例中说明的SiC半导体装置的上表面布局图。
图12是第六实施方式的SiC半导体装置的剖面图。
图13A是表示第七实施方式的SiC半导体装置的制造方法的剖面图。
图13B是表示接着图13A的SiC半导体装置的制造方法的剖面图。
图13C是表示接着图13B的SiC半导体装置的制造方法的剖面图。
图14A是表示第八实施方式的SiC半导体装置的制造方法的剖面图。
图14B是表示接着图14A的SiC半导体装置的制造方法的剖面图。
图14C是表示接着图14B的SiC半导体装置的制造方法的剖面图。
图15是表示构成在第九实施方式中作为一个例子而进行说明的JFET部的n型杂质层的生长分布的时序图。
图16是表示JFET部的深度与n型杂质浓度的关系的图。
图17是表示构成在第九实施方式中作为优选例而说明的JFET部的n型杂质层的生长分布的时序图。
图18A是表示在第十实施方式中说明的形成宽度较窄的沟槽时的SiC半导体装置的制造工序的剖面图。
图18B是表示接着图18A的SiC半导体装置的制造工序的剖面图。
图18C是表示接着图18B的SiC半导体装置的制造工序的剖面图。
图18D是表示接着图18C的SiC半导体装置的制造工序的剖面图。
图18E是表示接着图18D的SiC半导体装置的制造工序的剖面图。
图18F是表示接着图18E的SiC半导体装置的制造工序的剖面图。
图18G是表示接着图18F的SiC半导体装置的制造工序的剖面图。
图19A是表示第十一实施方式中说明的SiC半导体装置的制造工序的剖面图。
图19B是表示接着图19A的SiC半导体装置的制造工序的剖面图。
图19C是表示接着图19B的SiC半导体装置的制造工序的剖面图。
图19D是表示接着图19C的SiC半导体装置的制造工序的剖面图。
图19E是表示接着图19D的SiC半导体装置的制造工序的剖面图。
图19F是表示接着图19E的SiC半导体装置的制造工序的剖面图。
图19G是表示接着图19F的SiC半导体装置的制造工序的剖面图。
图19H是表示接着图19G的SiC半导体装置的制造工序的剖面图。
图19I是表示接着图19H的SiC半导体装置的制造工序的剖面图。
具体实施方式
以下，基于图对本公开的实施方式进行说明。另外，在以下的各实施方式彼此中，对彼此相同或均等的部分标注相同的附图标记而进行说明。
(第一实施方式)
对第一实施方式进行说明。如图1所示，本实施方式的SiC半导体装置作为半导体元件而形成有纵型MOSFET。纵型MOSFET形成于SiC半导体装置中的单元区域，以包围该单元区域的方式形成外周耐压结构，由此构成了SiC半导体装置，但这里仅示出了纵型MOSFET。另外，在以下的说明中，将图1的左右方向设为宽度方向、上下方向设为厚度方向或深度方向而进行说明。
在SiC半导体装置中，使用由SiC构成的n+型基板1作为半导体基板。在n+型基板1的主表面上形成有由SiC构成的n－型低浓度层2。在n－型低浓度层2之上形成有由n型SiC构成的JFET部2a以及由p型SiC构成的p型深层3。n－型低浓度层2相当于第一导电型层，在远离n+型基板1的位置、即与n+型基板1相反的一侧连结有JFET部2a，在该JFET部2a的两侧形成有由SiC构成的p型深层3。JFET部2a形成为沿着后述的沟槽栅极结构的长度方向而延伸设置的长条状、即线状，由于使JFET部2a的周围为p型深层3，因此p型深层3也形成为长条状。
n+型基板1的表面设为(0001)Si面，例如n型杂质浓度为5.9×1018/cm3，厚度为100μm。n－型低浓度层2例如n型杂质浓度为6.0×1015～2.0×1016/cm3，这里为1.0×1016/cm3。另外，n－型低浓度层2例如厚度为6～13μm，这里为8.0μm。
另外，关于JFET部2a，例如n型杂质浓度为3.0×1017～3.0×1018/cm3，这里为1.3～1.4×1018/cm3。另外，JFET部2a例如宽度为0.3μm以下，这里为0.1μm。p型深层3例如p型杂质浓度为5.0×17～2.0×1018/cm3，这里例如为1.1～1.2×1018/cm3。另外，p型深层3例如厚度为1.0μm。
另外，在JFET部2a及p型深层3之上形成有n型电流分散层4，该n型电流分散层4由与JFET部2a连结并且宽度比JFET部2a的宽度宽的SiC构成。而且，在p型深层3之上形成有p型连结层5，该p型连结层5由宽度比p型深层3的宽度窄的SiC构成。
如后述那样，n型电流分散层4是能够使通过沟道区域而流动的电流向宽度方向扩散的层。n型电流分散层4的浓度比JFET部2a的浓度高，例如n型杂质浓度为3×1017/cm3，厚度为0.6μm。另外，p型连结层5的浓度也可以与p型深层3的浓度相同，但在本实施方式中，p型深层3的浓度更高。例如，p型连结层5的p型杂质浓度为3×1017/cm3，厚度为0.6μm。
另外，本说明书中，为了方便，作为n－型低浓度层2、JFET部2a以及n型电流分散层4的各自的构成进行了说明，但这些各n型层成为作为漂移层而发挥功能的部分。
在n型电流分散层4以及p型连结层5之上形成有由SiC构成的p型基极区域6，经由p型连结层5而与p型基极区域6和p型深层3连结。另外，在p型基极区域6之上形成有由SiC构成的n+型源极区域7以及p+型接触区域8。n+型源极区域7形成于p型基极区域6中的与n型电流分散层4对应的部分之上，p+型接触区域8形成于p型基极区域6中的与p型连结层5对应的部分之上。p型基极区域6通过该p+型接触区域8与后述的源极电极13电连接。
p型基极区域6与p型深层3相比，厚度薄且p型杂质浓度低，例如p型杂质浓度为3×1017/cm3，厚度为0.3μm。另外，n+型源极区域7的n型杂质浓度比n型电流分散层4的浓度高，p+型接触区域8的p型杂质浓度比p型基极区域6的浓度高。
另外，以贯通p型基极区域6以及n+型源极区域7而到达n型电流分散层4的方式形成有栅极沟槽9，该栅极沟槽9例如宽度为0.8μm，深度比p型基极区域6与n+型源极区域7的合计膜厚深0.2～0.4μm。以与该栅极沟槽9的侧面相接的方式配置有上述的p型基极区域6以及n+型源极区域7。
栅极沟槽9是以图1的纸面左右方向为宽度方向、纸面法线方向为长度方向、纸面上下方向为深度方向的线状的布局而形成的。栅极沟槽9的宽度是任意的，但优选使JFET部2a的宽度比栅极沟槽9的宽度小。另外，虽然在图1中仅示出了一条，但栅极沟槽9以在纸面左右方向上等间隔地配置有多条且分别被夹在p型深层3之间的方式配置而形成为条纹状。例如，栅极沟槽9的间距、即相邻的栅极沟槽9的配置间隔设为成为纵型MOSFET的一个单元量的间距的单元间距。而且，例如，成为单元间距的一半的半单元间距为1.55μm。另外，如上述那样，栅极沟槽9的宽度是任意的，但这里比半单元间距小。
另外，将p型基极区域6中的位于栅极沟槽9的侧面的部分作为在纵型MOSFET的动作时连接n+型源极区域7与n型电流分散层4之间的沟道区域，在包含沟道区域的栅极沟槽9的内壁面形成有栅极绝缘膜10。而且，在栅极绝缘膜10的表面形成有由掺杂ド的Poly－Si构成的栅极电极11，栅极沟槽9内被这些栅极绝缘膜10以及栅极电极11完全填埋。
另外，在n+型源极区域7以及p+型接触区域8的表面、栅极电极11的表面隔着层间绝缘膜12而形成有源极电极13等。源极电极13由多种金属、例如Ni/Al等构成。而且，在多种金属中，至少n型SiC、具体而言为与n+型源极区域7、n型掺杂的情况的栅极电极11接触的部分由能够与n型SiC欧姆接触的金属构成。另外，在多种金属中，至少p型SiC、具体而言为与p+型接触区域8接触的部分由能够与p型SiC欧姆接触的金属构成。另外，源极电极13通过形成于层间绝缘膜12上而被电绝缘。而且，源极电极13通过形成于层间绝缘膜12的接触孔与n+型源极区域7以及p+型接触区域8电接触。
而且，在n+型基板1的背面侧形成有与n+型基板1电连接的漏极电极14。通过这种结构，构成n沟道型的反转型的沟槽栅极结构的纵型MOSFET。通过配置多个单元的这种纵型MOSFET而构成了单元区域。而且，以包围形成有这种纵型MOSFET的单元区域的方式构成基于未图示的保护环等的外周耐压结构，由此构成了SiC半导体装置。
具有这样构成的纵型MOSFET的SiC半导体装置在使源极电压Vs为0V、漏极电压Vd例如为1～1.5V的状态下，通过对栅极电极11施加例如20V的栅极电压Vg而使其动作。即，通过被施加栅极电压，纵型MOSFET进行如下动作：在与栅极沟槽9相接的部分的p型基极区域6形成沟道区域，使电流在漏极－源极间流动。
此时，由于使JFET部2a为高浓度、并且被从两侧突出的p型深层3夹着而形成为窄幅的结构，因此该JFET部2a作为耗尽层调整层而发挥功能，从而进行接下来的动作。
具体而言，如图2的单点划线所示，在漏极电压Vd为例如1～1.5[V]那样正常动作时所施加的电压的情况下，从p型深层3侧向JFET部2a延伸的耗尽层仅延伸比JFET部2a的宽度小的宽度。即，JFET部2a作为使耗尽层的延伸停止的层而发挥功能。因此，可抑制耗尽层向JFET部2a内的延伸，并能够抑制电流路径变窄，因此能够实现低导通电阻。
另外，由于JFET部2a的n型杂质浓度成为高浓度、并成为低电阻，因此JFET部2a作为电流路径而发挥功能，从而能够进一步实现低导通电阻化。
另外，当由于负载短路等而漏极电压Vd变得比正常动作时的电压高时，从p型深层3侧向JFET部2a延伸的耗尽层比JFET部2a的宽度伸长。而且，JFET部2a先于n型电流分散层4被立即夹断。此时，基于JFET部2a的宽度与JFET部2a及p型深层3的杂质浓度决定漏极电压Vd与耗尽层的宽度的关系。因此，以使在成为了比正常动作时的漏极电压Vd稍高的电压时JFET部2a被夹断的方式，设定JFET部2a的宽度与JFET部2a及p型深层3的杂质浓度。由此，即使在较低的漏极电压Vd下也能够将JFET部2a夹断。这样，通过在漏极电压Vd变得比正常动作时的电压高时使JFET部2a立即被夹断，能够维持低饱和电流，并能够提高由负载短路等引起的SiC半导体装置的耐量。
因而，可以形成能够兼顾低导通电阻值与低饱和电流的SiC半导体装置。
特别是，使p型深层3比p型基极区域6向栅极电极11的中心线侧突出，并使JFET部2a的宽度变窄。因此，即使漏极电压Vd变成了高电压，从下方向n－型低浓度层2延伸的耗尽层的延伸也会被p型深层3抑制，能够防止向沟槽栅极结构延伸。因而，能够使施加于栅极绝缘膜10的电场降低，能够形成可靠性高的元件。而且，由于这样可防止耗尽层向沟槽栅极结构的延伸，因此能够使n－型低浓度层2、JFET部2a的n型杂质浓度相对较浓，能够实现更低的导通电阻化。
由此，能够形成具有低导通电阻且高可靠性的纵型MOSFET的SiC半导体装置。
另外，本实施方式的SiC半导体装置在未施加栅极电压Vg时未形成有沟道区域，因此成为在漏极－源极间不流动电流的常断型的半导体元件。然而，对于JFET部2a，即使在未施加栅极电压Vg时，若漏极电压Vd不高于正常动作时的电压则也不会夹断，因此成为常通型。
通过模拟，针对使JFET部2a的宽度缩窄并且使n型杂质浓度提高的本实施方式的结构与以往结构，比较了相对于漏极电压Vd的漏极电流Id的特性即Vd－Id特性。以往结构形成为如下结构：不具备p型深层3，使p型连结层5形成至与p型深层3相同的深度，并使JFET部2a的n型杂质浓度比本实施方式的JFET部2a的n型杂质浓度低。图3示出了基于该模拟的比较结果，示出了使栅极电压为20[V]、源极电压Vs为0[V]，并使漏极电压Vd变化的情况下的特性。
如该图所示，在以往结构中，漏极电压Vd较高时的漏极电流Id、即饱和电流值为较大的值。与此相对，在本实施方式的结构中，即使漏极电压Vd变高饱和电流值也不变成大的值，例如，在漏极电压Vd＝650[V]时，漏极电流Id＝1863[A/cm2]，相对于以往结构充分地降低。另外，关于导通电阻，能够为低至3.3[mΩcm2]的值。
这样，根据本实施方式的SiC半导体装置，即使漏极电压Vd成为高电压，也使漏极电流Id下降。因此，能够实现低饱和电流。
另一方面，图4示出了针对本实施方式的结构与以往结构比较成为相对于漏极电压Vd的栅极－漏极间电容Cgd的特性的Vd－Cgd特性而得的结果。如该图所示，栅极－漏极间电容Cgd在以往结构中为30[pF]左右，但通过采用本实施方式的结构，比30[fF]降低了4位。因此，通过采用本实施方式的结构，能够降低栅极－漏极间电容Cgd，也能够实现开关速度的提高。
因而，如上述那样，可以形成能够兼顾低导通电阻值与低饱和电流的SiC半导体装置。而且，能够形成也可以实现开关速度的提高的SiC半导体装置。
另外，虽然示出了JFET部2a、p型深层3等的n型杂质浓度、尺寸的一个例子，但只不过是针对它们示出了一个例子。例如，对于JFET部2a、p型深层3，以满足所希望的夹断条件的方式设定杂质浓度、尺寸。
具体而言，JFET部2a及p型深层3的杂质浓度、尺寸在与纵型MOSFET相比JFET部2a先夹断的条件下设定。即，将JFET部2a的宽度设为W、n型杂质浓度设为Nd、p型深层3的p型杂质浓度设为Na、元电荷设为q、SiC的介电常数设为ε，使下式成立。
(式1)
90[V]＞(q×Nd×(Na+Nd)×W2)/2εNa
该数式作为能够兼顾低导通电阻以及低饱和电流的条件而设定。上限值表示作为夹断条件而设定的电压值，规定了即使考虑工艺的活化率、电离率JFET部2a也可靠地夹断的漏极电压。
接下来，参照图5A～图5J所示的制造工序中的剖面图，对具备本实施方式的n沟道型的反转型的沟槽栅极结构的纵型MOSFET的SiC半导体装置的制造方法进行说明。
〔图5A所示的工序〕
首先，作为半导体基板，准备n+型基板1。然后，在通过外延生长在n+型基板1的主表面上形成由SiC构成的n－型低浓度层2之后，进一步形成由SiC构成的p型深层3。关于p型深层3，通过p型杂质向n－型低浓度层2的表层部的离子注入或者向n－型低浓度层2上的外延生长而形成。
〔图5B所示的工序〕
在p型深层3之上形成使与JFET部2a对应的位置开口的未图示的掩模，使用该掩模去除p型深层3而形成沟槽3a，在沟槽3a的底部使n－型低浓度层2露出。
〔图5C所示的工序〕
在用掩模覆盖p型深层3中的沟槽3a以外的表面的状态下选择性地进行埋入外延生长，由此形成JFET部2a。由此，以将沟槽3a内完全填埋的方式形成JFET部2a。这之后，去除未图示的掩模。另外，根据需要，进行p型深层3、高浓度n型层20以及JFET部2a的表面的平坦化。
〔图5D所示的工序〕
在p型深层3、JFET部2a的表面使n型电流分散层4外延生长。
〔图5E所示的工序〕
在n型电流分散层4中的远离JFET部2a的位置离子注入p型杂质并进行活化，从而形成p型连结层5。
〔图5F所示的工序〕
在n型电流分散层4以及p型连结层5之上使p型基极区域6以及n+型源极区域7外延生长。
〔图5G所示的工序〕
通过在n+型源极区域7的一部分离子注入p型杂质而形成p+型接触区域8。
〔图5H所示的工序〕
在n+型源极区域7等上形成未图示的掩模之后，使掩模中的栅极沟槽9的预定形成区域开口。然后，使用掩模进行RIE(Reactive Ion Etching，反应离子刻蚀)等各向异性蚀刻，从而形成栅极沟槽9。
之后，在去除掩模之后进行例如热氧化，由此形成栅极绝缘膜10，通过栅极绝缘膜10覆盖栅极沟槽9的内壁面上以及n+型源极区域7的表面上。然后，在使掺杂了p型杂质或n型杂质的Poly－Si沉积之后，对其进行蚀刻，至少在栅极沟槽9内残留Poly－Si，从而形成栅极电极11。
〔图5I所示的工序〕
以覆盖栅极电极11以及栅极绝缘膜10的表面的方式形成例如由氧化膜等构成的层间绝缘膜12。另外，在层间绝缘膜12的表面上形成未图示的掩模之后，使掩模中的位于各栅极电极11之间的部分、即与p+型接触区域8对应的部分及其附近开口。这之后，使用掩模对层间绝缘膜12进行图案化，从而形成使p+型接触区域8以及n+型源极区域7露出的接触孔。然后，在层间绝缘膜12的表面上形成例如由多种金属的层叠结构构成的电极材料之后，对电极材料进行图案化，从而形成源极电极13。
〔图5J所示的工序〕
在n+型基板1的背面侧形成漏极电极14。由此，完成本实施方式的SiC半导体装置。
如以上说明那样，在本实施方式的SiC半导体装置中，使JFET部2a为高浓度，并且由从两侧突出的p型深层3夹着JFET部2a而形成为窄幅的结构。因此，在正常动作时，可抑制耗尽层向JFET部2a内的延伸，并能够抑制电流路径变窄，因此能够实现低导通电阻化。
另外，由于JFET部2a的n型杂质浓度成为高浓度、并成为低电阻，因此JFET部2a作为电流路径而发挥功能，从而能够进一步实现低导通电阻化。
而且，以在成为了比正常动作时的漏极电压Vd稍高的电压时JFET部2a被夹断的方式，设定JFET部2a的宽度与JFET部2a及p型深层3的杂质浓度。由此，即使在较低的漏极电压Vd下也能够将JFET部2a夹断。这样，通过在漏极电压Vd变得比正常动作时的电压高时使JFET部2a立即被夹断，能够维持低饱和电流，并能够提高由负载短路等引起的SiC半导体装置的耐量。
因而，可以形成能够兼顾低导通电阻值与低饱和电流的SiC半导体装置。
(第二实施方式)
对第二实施方式进行说明。本实施方式相对于第一实施方式变更了JFET部2a及p型深层3与n－型低浓度层2之间的构成，由于其他与第一实施方式相同，因此仅对与第一实施方式不同的部分进行说明。
如图6所示，在本实施方式中，相对于第一实施方式的SiC半导体装置，采用了在JFET部2a及p型深层3与n－型低浓度层2的边界位置具备高浓度n型层20的结构。
高浓度n型层20的浓度比n－型低浓度层2的浓度高。这里，以与JFET部2a的杂质浓度相同的杂质浓度构成高浓度n型层20，但也可以为与JFET部2a不同的杂质浓度。关于高浓度n型层20的厚度，例如为0.07μm。
这样，在将高浓度n型层20配置于JFET部2a与p型深层3之间的情况下，可与具备高浓度n型层20相应地实现导通电阻的降低。另外，在不具备高浓度n型层20的情况下，从p型深层3向n－型低浓度层2侧延伸的耗尽层的扩展与具备高浓度n型层20的情况相比变大，JFET部2a的附近的n－型低浓度层2的电流路径有可能变窄。
因而，通过如本实施方式那样具备高浓度n型层20，能够抑制在JFET部2a的附近n－型低浓度层2的电流路径变窄，并能够实现更低的导通电阻化。
另外，本实施方式的SiC半导体装置的制造方法与第一实施方式大致相同。即，在形成第一实施方式中说明的n－型低浓度层2之后，接着通过增加成为n型杂质的气体的导入量等来形成高浓度n型层20，之后，若进行图5B以后的各工序，则能够制造本实施方式的SiC半导体装置。
(第一、第二实施方式的变形例)
在上述第一实施方式与第二实施方式中说明的结构中，如图7A、图7B所示，JFET部2a也可以构成为，比p型深层3靠下方、更详细地说是更向n－型低浓度层2突出。
作为这些结构，除了能够获得与第一、第二实施方式相同的效果以外，也可与浓度比n－型低浓度层2高的JFET部2a突出的量相应地实现导通电阻的降低。而且，在图7A的结构的情况下，从p型深层3向n－型低浓度层2侧延伸的耗尽层的扩展被JFET部2a的突出的部分抑制。因而，能够抑制在JFET部2a的附近n－型低浓度层2的电流路径变窄，能够实现更低的导通电阻。
(第三实施方式)
对第三实施方式进行说明。本实施方式相对于第一、第二实施方式应用了超结结构，由于其他与第一、第二实施方式相同，因此仅对与第一、第二实施方式不同的部分进行说明。另外，这里虽然对对第一实施方式的结构的纵型MOSFET应用了超结结构的情况进行说明，但也能够应用于第二实施方式那样的具有高浓度n型层20的纵型MOSFET。
如图8所示，在本实施方式中，在p型深层3靠下方的位置，具备向n－型低浓度层2侧延伸的p型柱层40。在图8中，采用了p型柱层40与n+型基板1相接的结构，但也可以是远离n+型基板1的结构。
这样，通过形成p型柱层40，构成了使n－型低浓度层2为n型柱层的PN结的超结结构。在具有这种超结结构的纵型MOSFET中，通过将JFET部2a及p型深层3形成为第一实施方式那样的构成，能够获得与第一实施方式相同的效果。
另外，本实施方式的结构的SiC半导体装置基本上也能够通过与第一实施方式相同的制造方法来制造。对于p型柱层40，能够通过在对n－型低浓度层2形成沟槽之后，进行埋入外延生长，进而进行蚀刻并进行p型柱层40的表面的平坦化来形成。除此以外，能够通过与第一实施方式相同的方法来制造本实施方式的SiC半导体装置。
(第四实施方式)
对第四实施方式进行说明。本实施方式相对于第一～第三实施方式变更了源极电极13的接触结构，由于其他与第一～第三实施方式相同，因此仅对与第一～第三实施方式不同的部分进行说明。另外，这里虽然对相对于第一实施方式的结构的纵型MOSFET变更了源极电极13的接触结构的情况进行说明，但也能够应用于第二、第三实施方式的结构的纵型MOSFET。
如图9所示，夹着n+型源极区域7在沟槽栅极结构的相反侧形成有接触沟槽50。而且，在该接触沟槽50的底面在p型基极区域6的表层部形成有p+型接触区域8。这种结构能够通过如下方式实现：在形成n+型源极区域7之后，通过蚀刻形成接触沟槽50，之后进行用于形成p+型接触区域8的离子注入。
这样，也可以通过去除n+型源极区域7的一部分而形成的接触沟槽50，来实现源极电极13与p型基极区域6的接触。
(第五实施方式)
对第五实施方式进行说明。本实施方式相对于第一～第四实施方式变更了JFET部2a的上表面布局，由于其他与第一～第四实施方式相同，因此仅对与第一～第四实施方式不同的部分进行说明。另外，这里虽然对相对于第一实施方式的结构的纵型MOSFET变更了布局构成的情况进行说明，但也能够应用于第二～第四实施方式的结构的纵型MOSFET。
在上述第一实施方式中，使JFET部2a沿沟槽栅极结构的长度方向形成为长条状。与此相对，在本实施方式中，如图10所示，以相对于沟槽栅极结构的长度方向交叉、这里为正交的方式布局JFET部2a，从而形成为沟槽栅极结构与JFET部2a呈格子状布局的结构。
这样，即使使沟槽栅极结构与JFET部2a成为格子状的布局，也能够获得与第一实施方式相同的效果。另外，在该情况下，JFET部2a的宽度也表示构成格子状的各线状部分的宽度。
(第五实施方式的变形例)
如第五实施方式那样，并不局限于沟槽栅极结构与JFET部2a成为格子状的布局的情况，也能够成为其他布局。例如，如图11所示，也可以形成为以四边形等框体形状构成JFET部2a并将各JFET部2a呈格子状排列而成的结构。另外，在该情况下，JFET部2a的宽度是指框体形状中的线状部分的宽度。
(第六实施方式)
对第六实施方式进行说明。本实施方式相对于第一～第五实施方式代替沟槽栅极结构的纵型MOSFET而采用平面结构的纵型MOSFET，由于其他与第一～第五实施方式相同，因此仅对与第一～第五实施方式不同的部分进行说明。另外，这里虽然对使第二实施方式的结构的纵型MOSFET为平面结构的情况进行说明，但也能够应用于具有第一、第三～第五实施方式的结构的纵型MOSFET。
具体而言，对于具有图12所示那样的平面结构的纵型MOSFET的SiC半导体装置，也能够适用具备高浓度的JFET部2a的结构。在平面结构的情况下，形成为如下结构：在n－型低浓度层2之上形成高浓度n型层20、p型基极区域6，在p型基极区域6的表层部形成n+型源极区域7。另外，以被p型基极区域6夹着的方式形成有JFET部2a。而且，形成为如下结构：将p型基极区域6中的位于n+型源极区域7与JFET部2a之间的部分的表面侧作为沟道区域，在沟道区域上隔着栅极绝缘膜10而形成有栅极电极11。
在这种结构中，通过至少使p型基极区域6之间的JFET部2a为高浓度，并且以满足规定的夹断条件的宽度构成，也能够获得与第二实施方式相同的效果。
另外，在本实施方式的情况下，将高浓度n型层20形成于n－型低浓度层2的上表面。因此，也可抑制从p型基极区域6向n－型低浓度层2侧延伸的耗尽层的延伸量，能够进一步实现导通电阻的降低。
(第七实施方式)
对第七实施方式进行说明。本实施方式相对于第一～第六实施方式变更了JFET部2a的形成方法，由于其他与第一～第六实施方式相同，因此仅对与第一～第六实施方式不同的部分进行说明。另外，这里虽然对对第一实施方式的结构的纵型MOSFET应用本实施方式的制造方法的情况进行说明，但也能够应用于具有第二～第六实施方式各自的结构的纵型MOSFET。
在本实施方式中，代替第一实施方式中说明的图5A～图5C所示的埋入外延生长，通过其他方法来形成JFET部2a。
具体而言，如图13A所示，在n+型基板1之上使n－型低浓度层2以及p型深层3外延生长。接着，如图13B所示，在p型深层3之上形成规定区域即JFET部2a的预定形成区域开口的掩模30。然后，如图13C所示，从掩模30之上离子注入n型杂质并且实施活化退火，从而形成JFET部2a。之后，在去除掩模30之后，进行与图5D～图5J相同的工序。由此，能够制造具备与图1相同的结构的纵型MOSFET的SiC半导体装置。
这样，也能够通过离子注入形成JFET部2a。通过这种制造方法制造SiC半导体装置，也能够起到与第一实施方式相同的效果。
(第八实施方式)
对第八实施方式进行说明。本实施方式相对于第一～第七实施方式变更了p型连结层5以及p+型接触区域8的形成方法，由于其他与第一～第七实施方式相同，因此仅对与第一～第七实施方式不同的部分进行说明。另外，这里虽然对对具有第一实施方式的结构的纵型MOSFET应用本实施方式的制造方法的情况进行说明，但也能够应用于具有第二～第七实施方式的结构的纵型MOSFET。
首先，进行至第一实施方式中说明的图5A～图5D所示的工序。接着，如图14A所示，对n型电流分散层4，不形成p型连结层5，而形成p型基极区域6、n+型源极区域7，进而形成沟槽栅极结构。这之后，如图14B所示，在远离沟槽栅极结构的位置，形成贯通n+型源极区域7、p型基极区域6以及n型电流分散层4而到达p型深层3的沟槽60。然后，如图14C所示，通过埋入外延生长，形成作为p型连结层5以及p+型接触区域8而发挥功能的p型层61。
这样，也可以通过外延生长形成作为p型连结层5以及p+型接触区域8而发挥功能的p型层61。
(第九实施方式)
对第九实施方式进行说明。本实施方式提供第一～六、八实施方式中的JFET部2a的更优选的制造工序，由于其他与第一实施方式中说明的方法相同，因此仅对与其方法不同的部分进行说明。
在上述第一实施方式中，对如图5B、图5C所示那样去除p型深层3而形成沟槽3a，并进行将该沟槽3a完全填埋的外延生长来形成JFET部2a的情况进行了说明。然而，例如在通过外延生长埋入0.1μm以下的窄幅的沟槽3a的情况下，确认到，在沟槽3a的底部，与比其浅的位置相比JFET部2a的n型杂质浓度变高。
例如，在形成JFET部2a时，能够应用图15所示的生长分布。首先，将进行至图5B所示的工序的试样设置于外延生长装置内，经过升温期间而将试样加热成规定温度。例如，在升温期间，在向外延生长装置内导入成为载气的H2(氢)的同时进行40分左右的加热，使试样的温度上升至1650℃。然后，一边将温度保持为一定，一边同时供给成为n型掺杂剂的N2(氮)、成为SiC原料气体的SiH4(硅烷)、C3H8(丙烷)。
虽然在采用这种工序的情况下，也能够形成JFET部2a，但当确认JFET部2a的深度方向上的n型浓度分布时，如图16所示，在沟槽3a的底部，与比其浅的部分相比n型杂质浓度变高。因此，例如，JFET部2a的n型杂质浓度相对于目标值在沟槽3a的底部变浓，在比其浅的部分变薄。而且，浓的部分的n型杂质浓度约为4×1018cm－3、薄的部分的n型杂质浓度约为1.0×1017cm－3，成为1位以上的差。
因而，在本实施方式中，按照图17所示的生长分布形成JFET部2a，以使JFET部2a的n型杂质浓度更接近目标值。
具体而言，根据与上述的图15的分布大致相同的分布形成JFET部2a，但在经过升温期间而使JFET部2a外延生长时，在生长初期的阶段不供给成为n型掺杂剂的N2。即，在生长初期，设置仅导入成为SiC原料气体的SiH4与C3H8而不导入成为n型掺杂剂的N2的未掺杂期间。例如，在宽度0.1μm的沟槽3a内埋入JFET部2a的情况下，能够通过进行2分左右的外延生长来埋入，但将生长初期的5～60秒钟、例如10秒钟作为未掺杂期间。然后，在生长初期的阶段后，若经过未掺杂期间，则作为延迟掺杂也开始成为n型掺杂剂的N2的供给。
若这样形成JFET部2a，则在沟槽3a的底部抑制了n型杂质浓度变浓，能够在JFET部2a的整个区域中以大致目标值使n型杂质浓度均匀。
这样，通过在使JFET部2a外延生长时设置未掺杂期间，能够抑制JFET部2a的n型杂质浓度变得不均匀。由此，使JFET部2a的n型杂质浓度更接近目标值，可以形成更加良好的特性的SiC半导体装置。
另外，在上述图5C所示的工序中，通过在用掩模覆盖p型深层3中的沟槽3a以外的表面的状态下选择性地进行埋入外延生长而形成了JFET部2a，但也可以去除掩模而形成JFET部2a。在该情况下，在沟槽3a外也形成用于形成JFET部2a的n型SiC，但在完成JFET部2a的形成之后，只要将n型SiC中的形成于沟槽3a的外部的部分蚀刻并去除即可。在如本实施方式那样作为载气而使用了H2的情况下，能够将其也用作蚀刻气体。因此，一旦完成了JFET部2a的形成，在停止成为n型掺杂剂的N2、成为SiC原料气体的SiH4与C3H8的供给之后也继续H2的供给，从而能够对形成JFET部2a时所形成的n型SiC的不需要部分进行蚀刻。而且，由于能够这样对n型SiC的不需要部分进行蚀刻，因此也能够原样地使用相同的外延生长装置，在保持温度而不使其降温的情况下使n型电流分散层4连续地外延生长。当然，之后也能够继续原样地使用相同的外延生长装置，在不使其降温的情况下使p型基极区域6以及n+型源极区域7外延生长，如图14B所示那样形成沟槽60。由此，实现了制造工序的简化，并实现了制造成本的降低。
(第十实施方式)
对第十实施方式进行说明。在本实施方式中，提供埋入第一实施方式中说明的JFET部2a的沟槽3a的更优选的形成工序，由于其他与第一实施方式相同，因此仅对与第一实施方式不同的部分进行说明。该方法并不局限于第一实施方式，也能够应用于第二～六、八、九实施方式。
在如作为图5B所示的工序所说明的那样形成沟槽3a时，进行了如下工序：在p型深层3之上配置使与JFET部2a对应的位置开口的掩模，进行使用了该掩模的蚀刻。由此，能够形成沟槽3a，但若沟槽3a的宽度变窄，则有时会比使用i线曝光机的情况下的最小形成线宽、例如0.3μm窄，不再能够良好地形成较窄宽度的沟槽3a。因此，作为沟槽3a的形成工序，优选进行图18A～图18G所示的工序。另外，由于除了沟槽3a的形成工序以外与第一实施方式相同，因此仅对沟槽3a的形成工序进行说明。
〔图18A所示的工序〕
首先，进行上述的图5A所示的工序，在n+型基板1之上形成n－型低浓度层2以及p型深层3。然后，在p型深层3之上，对例如由TEOS(Tetra Ethyl Ortho Silicate的简称，硅酸乙酯)膜构成的第一掩模膜70进行成膜。
〔图18B所示的工序〕
在第一掩模膜70之上对抗蚀剂71进行成膜之后，使用未图示的曝光用掩模对抗蚀剂71进行曝光，进一步显影而形成抗蚀剂掩模。此时，在与沟槽3a的预定形成位置对应的位置形成比沟槽3a的宽度宽的开口部71a。开口部71a的宽度是任意的，但例如在使沟槽3a的宽度为0.1μm的情况下，使开口部71a的宽度为0.3μm左右。
〔图18C所示的工序〕
以抗蚀剂71为掩模对第一掩模膜70进行蚀刻。由此，在第一掩模膜70形成与抗蚀剂71的开口部71a同等宽度的开口部70a。
〔图18D所示的工序〕
将抗蚀剂71剥离，使第一掩模膜70露出。
〔图18E所示的工序〕
除了在开口部71a内的第一掩模膜70的侧面以及p型深层3的表面上以外，还在第一掩模膜70的表面上对第二掩模膜72进行成膜。此时，关于第二掩模膜72的膜厚，成为从开口部70a的宽度减去沟槽3a的目标宽度而得的值的一半的厚度。例如，若为使开口部70a的宽度为0.3μm、沟槽3a的目标宽度为0.1μm的情况，则使第二掩模膜72的膜厚为0.1μm。
〔图18F所示的工序〕
通过各向异性蚀刻，去除第二掩模膜72。由此，在第一掩模膜70的表面上以及开口部70a内的p型深层3的表面上去除第二掩模膜72，仅在开口部70a内的第一掩模膜70的侧面残留第二掩模膜72。因此，形成基于第二掩模膜72的开口部72a，该开口部72a的宽度与沟槽3a的目标宽度相等，能够形成与开口部70a相比线宽被缩窄的开口部72a。
〔图18G所示的工序〕
以第一掩模膜70以及第二掩模膜72为掩模，对p型深层3中的使开口部72a露出的部分进行蚀刻。由此，能够以目标宽度、例如0.1μm的宽度良好地形成沟槽3a。
如以上说明那样，在以较窄的宽度形成沟槽3a时，通过在形成于第一掩模膜70的开口部70a内配置第二掩模膜72，得到线宽更窄的开口部72a。由此，能够良好地形成超过i线曝光机的分辨率的尺寸、即与最小形成线宽相比使宽度缩窄的沟槽3a。
另外，这种沟槽形成工序并不局限于形成JFET部2a的情况，也可以在其他用途的沟槽形成时应用。
(第十一实施方式)
在本实施方式中，示出了在上述各实施方式中在包围单元区域的外周区域同时形成外周耐压结构的情况的一个例子。这里，以将第一实施方式的结构的纵型MOSFET形成于单元区域的情况为例进行说明，但对于第一实施方式以外的各实施方式也相同。
以下，参照图19A～图19I，对包含单元区域以及外周区域的SiC半导体装置的制造方法进行说明，参照第一实施方式对与单元区域相关的部分进行简单说明。
首先，作为图19A所示的工序，与图5A所示的工序相同，在作为半导体基板而准了备n+型基板1之后，在n+型基板1的主表面上形成－型低浓度层2。然后，在形成p型深层3的同时，形成p型降低表面电场(RESURF)层81的下层部81a以及p型保护环层82。
接下来，作为图19B、图19C所示的工序，如图5B、图5C所示的工序那样在单元区域中进行沟槽3a的形成、JFET部2a的形成。另外，作为图19D所示的工序，在如图5D所示的工序那样使n型电流分散层4外延生长时，在外周区域也同时外延生长。然后，作为图19E所示的工序，在如图5E所示的工序那样进行形成p型连结层5时的离子注入时，也同时形成p型降低表面电场层81的上层部81b。
接着，作为图19F所示的工序，在如图5F所示的工序那样使p型基极区域6以及n+型源极区域7外延生长时，也在外周区域同时形成。然后，作为图19G所示的工序，如图5G所示的工序那样，在单元区域中形成p+型接触区域8。
然后，作为图19H所示的工序，在如图5H所示的工序那样形成栅极沟槽9时，同时在外周区域中形成贯通p型基极区域6以及n+型源极区域7而到达n型电流分散层4的外周沟槽83。然后，在形成栅极绝缘膜10时，同时也在外周沟槽83内形成绝缘膜84。另外，在形成栅极电极11时也在外周区域沉积Poly－Si，进行蚀刻而去除。
之后，作为图19I所示的工序，在如图5I所示的工序那样形成层间绝缘膜12时，也在外周沟槽83内形成。另外，之后在单元区域中形成源极电极13等，但在外周区域中，除了必要部位以外在图案化时去除电极材料。最后，在n+型基板1的背面侧形成漏极电极14，从而完成本实施方式的SiC半导体装置。
这样，在形成第一实施方式等的构成的纵型MOSFET时，也能够同时形成外周区域中的外周耐压结构。由此，能够实现SiC半导体装置的制造工序的简化。
(其他实施方式)
本公开遵照上述的实施方式进行了记述，但并不限定于该实施方式，还包括各种变形例、等效范围内的变形。除此以外，各种组合、方式、进而在它们中仅包含一个要素、其以上、或其以下的其他组合、方式也落入本公开的范畴、思想范围内。
例如，上述各实施方式并非互不相关，除了明确不能组合的情况以外，能够进行适当组合。
另外，JFET部2a的宽度在深度方向的整个区域中不需要为一定，例如也可以成为朝向漏极电极14侧一方而宽度逐渐变窄那样的截面锥形状。另外，关于JFET部2a的布局，如第一、第五实施方式等中说明的那样，只要在从n+型基板1的法线方向观察时至少具备线状部分即可，只要使该线状部分的宽度满足上述的夹断条件即可。
另外，各部的杂质浓度也可以不一定。例如，也可以是具有p型深层3越接近漏极电极14而p型杂质浓度越低、越接近源极电极13而p型杂质浓度越高那样的杂质浓度梯度的结构。
同样，关于上述各实施方式中说明的构成SiC半导体装置的各部的尺寸、杂质浓度，只不过示出了一个例子。关于各部的尺寸、杂质浓度，只要基于JFET部2a的夹断条件等而适当设定即可。
若给出一个例子，能够使半单元间距加宽等改变半单元间距，例如能够为3μm。另外，能够形成为使n型电流分散层4、p型连结层5的厚度减薄并使杂质浓度变浓的构成，例如也能够使厚度为0.4μm，使各个n型杂质浓度、p型杂质浓度为6.0×1017/cm3。另外，能够形成为使p型深层3的厚度减薄并使杂质浓度变浓的构成，例如也能够使厚度为0.6μm，使p型杂质浓度为2.0×1018/cm3。但是，这里所列举的也是一个例子，也能够为其他尺寸、杂质浓度。
另外，在上述第八实施方式中，通过埋入沟槽60而形成了p型层61，但也能够通过离子注入形成与其相同的结构。即，在使n型电流分散层4、p型基极区域6以及n+型源极区域7连续地外延生长之后，在n+型源极区域7之上配置p型层61的预定形成区域开口的掩模，并使用该掩模来离子注入p型杂质。由此，能够用同一掩模同时形成作为p型连结层5以及p+型接触区域8而发挥功能的p型层61，因此实现了制造工序的简化，并实现了制造成本的降低。
另外，在上述第一实施方式等中，以设第一导电型为n型、第二导电型为p型的n沟道型的纵型MOSFET为例进行了说明，但也可以采用使各构成要素的导电型反转的p沟道型的纵型MOSFET。另外，在上述说明中，作为半导体元件以纵型MOSFET为例进行了说明，但也能够将本公开应用于相同的结构的IGBT。IGBT只是相对于上述各实施方式将n+型基板1的导电型从n型变更为p型，其他结构、制造方法与上述各实施方式相同。
另外，在上述实施方式中，作为半导体装置以SiC半导体装置为例进行了说明，但也能够将本公开应用于使用了Si的半导体装置。具体而言，也能够将上述各实施方式应用于宽带隙半导体装置、例如使用了GaN、金刚石、AlN等的半导体装置。

Claims (16)

1.一种半导体装置，具有：
第一或者第二导电型的基板(1)，由半导体构成；
第一导电型层(2)，形成于所述基板之上，由杂质浓度比所述基板的杂质浓度低的第一导电型的半导体构成；
第二导电型区域(3、5、6、8、61)，由形成于所述第一导电型层之上的第二导电型的半导体构成；
JFET部(2a)，形成于所述第一导电型层上，被所述第二导电型区域夹着而配置，并且构成为在从所述基板的法线方向观察时至少具有线状部分；
源极区域(7)，形成于所述第二导电型区域之上，由浓度比所述第一导电型层的浓度高的第一导电型的半导体构成；
栅极绝缘膜(10)，以所述第二导电型区域的一部分为沟道区域，形成于该沟道区域上；
栅极电极(11)，形成于所述栅极绝缘膜上；
层间绝缘膜(12)，覆盖所述栅极电极以及所述栅极绝缘膜，并且形成有接触孔；
源极电极(13)，通过所述接触孔而与所述源极区域电连接；以及
漏极电极(14)，形成于所述基板的背面侧，
所述半导体装置具备反转型的半导体元件，该反转型的半导体元件通过对所述栅极电极施加栅极电压并且作为对所述漏极电极施加的漏极电压而施加正常动作时的电压来形成所述沟道区域，经由所述源极区域以及所述JFET部使电流在所述源极电极以及所述漏极电极之间流过，
所述JFET部在作为所述漏极电压而被施加了所述正常动作时的电压时，一边抑制从所述第二导电型区域延伸的耗尽层的延伸量一边使电流流过，当作为所述漏极电压而被施加比所述正常动作时的电压高的电压时，被所述耗尽层夹断，
将所述JFET部中的所述线状部分的宽度设为W、第一导电型杂质浓度设为Nd，将所述第二导电型区域中的隔着所述JFET部的部分(3)的第二导电型杂质浓度设为Na、元电荷设为q、所述半导体的介电常数设为ε，满足90[V]＞(q×Nd×(Na+Nd)×W2)/2εNa，
2.如权利要求1所述的半导体装置，其中，
所述第二导电型区域具有：
深层(3)，形成于所述第一导电型层之上；
基极区域(6)，与所述源极电极连接，并形成所述沟道区域；以及
第二导电型的连结层(5)，形成于所述深层之上，并将所述深层与所述基极区域连结，
在所述深层以及所述JFET部之上具备宽度比所述JFET部的宽度宽的第一导电型的电流分散层(4)，在该电流分散层之上形成有所述基极区域，
在作为所述漏极电压而施加了所述正常动作时的电压时，通过所述JFET部以及所述电流分散层而使电流流过，当所述漏极电压成为比所述正常动作时的电压高的电压时，使所述JFET部比所述电流分散层先夹断。
3.如权利要求2所述的半导体装置，其中，
在所述JFET部及所述第二导电型区域与所述第一导电型层之间形成有第一导电型的高浓度层(20)，该第一导电型的高浓度层(20)的杂质浓度比所述第一导电型层的杂质浓度高。
4.如权利要求2或3所述的半导体装置，其中，
所述半导体装置形成有栅极沟槽(9)，该栅极沟槽(9)贯通所述源极区域以及所述基极区域而到达所述电流分散层，
所述栅极绝缘膜以及所述栅极电极形成于所述栅极沟槽内，从而构成了沟槽栅极结构，
所述JFET部中的所述线状部分的宽度比所述栅极沟槽的宽度小。
5.如权利要求4所述的半导体装置，其中，
所述沟槽栅极结构通过以一个方向为长度方向延伸设置多条而形成为条纹状，
所述JFET部形成为所述线状部分沿所述沟槽栅极结构的长度方向延伸的长条状。
6.如权利要求4所述的半导体装置，其中，
所述沟槽栅极结构通过以一个方向为长度方向延伸设置多条而形成为条纹状，
所述JFET部以所述线状部分相对于所述沟槽栅极结构的长度方向交叉的方向为长度方向，延伸设置有多条。
7.如权利要求1至6中任一项所述的半导体装置，其中，
所述JFET部中的所述线状部分的宽度为0.3μm以下。
8.如权利要求1至7中任一项所述的半导体装置，其中，
所述半导体为宽带隙半导体。
9.一种半导体装置的制造方法，包括：
准备由半导体构成的第一或者第二导电型的基板(1)；
在所述基板之上，形成第一导电型层(2)，该第一导电型层(2)由杂质浓度比所述基板的杂质浓度低的第一导电型的半导体构成；
在所述第一导电型层之上，形成由第二导电型的半导体构成的深层(3)；
在所述第一导电型层上形成JFET部(2a)，该JFET部(2a)被所述深层夹着而配置，并且在从所述基板的法线方向观察时至少具有线状部分；
在所述深层与所述JFET部之上形成电流分散层(4)，并且在所述深层之上形成连结层(5)，该电流分散层(4)由宽度比所述JFET部的宽度宽且与所述JFET部连结的第一导电型的半导体构成，该连结层(5)由与该深层连结的第二导电型的半导体构成；
在所述电流分散层以及所述连结层之上形成基极区域(6)，该基极区域(6)由与所述连结层连结的第二导电型的半导体构成；
在所述基极区域之上形成源极区域(7)，该源极区域(7)由浓度比所述第一导电型层的浓度高的第一导电型的半导体构成；
以所述基极区域的一部分为沟道区域，在该沟道区域上形成栅极绝缘膜(10)；
在所述栅极绝缘膜上形成栅极电极(11)；
形成层间绝缘膜(12)，该层间绝缘膜(12)覆盖所述栅极电极以及所述栅极绝缘膜并且形成有接触孔；
形成源极电极(13)，该源极电极(13)通过所述接触孔而与所述源极区域电连接；以及
在所述基板的背面侧形成漏极电极(14)，
在形成所述JFET部时，
在对所述栅极电极施加栅极电压并且作为对所述漏极电极施加的漏极电压而施加正常动作时的电压时，通过抑制从所述深层延伸的耗尽层的延伸量，使电流在所述源极电极以及所述漏极电极之间流过，当作为所述漏极电压施加比所述正常动作时的电压高的电压时，被所述耗尽层夹断，
将所述JFET部中的所述线状部分的宽度设为W、第一导电型杂质浓度设为Nd，将所述深层的第二导电型杂质浓度设为Na、元电荷设为q、所述半导体的介电常数设为ε，具备以满足下式的方式形成所述JFET部的反转型的半导体元件，
90[V]＞(q×Nd×(Na+Nd)×W2)/2εNa。
10.一种半导体装置的制造方法，包括：
准备由半导体构成的第一或者第二导电型的基板(1)；
在所述基板之上形成第一导电型层(2)，该第一导电型层(2)由杂质浓度比所述基板的杂质浓度低的第一导电型的半导体构成；
在所述第一导电型层之上，形成由第二导电型的半导体构成的深层(3)；
在所述第一导电型层上形成JFET部(2a)，该JFET部(2a)由所述深层夹着而配置，并且在从所述基板的法线方向观察时至少具有线状部分；
在所述深层与所述JFET部之上形成电流分散层(4)，该电流分散层(4)由宽度比所述JFET部的宽度宽且与所述JFET部连结的第一导电型的半导体构成；
在所述电流分散层之上，形成由第二导电型的半导体构成的基极区域(6)；
在所述基极区域之上形成源极区域(7)，该源极区域(7)由浓度比所述第一导电型层的浓度高的第一导电型的半导体构成；
以所述基极区域的一部分为沟道区域，在该沟道区域上形成栅极绝缘膜(10)；
在所述栅极绝缘膜上形成栅极电极(11)；
在形成所述源极区域后，形成第二导电型区域(61)，该第二导电型区域(61)从所述源极区域的表面到达所述深层，作为连结所述基极区域与所述深层的连结层而发挥功能，并且作为第二导电型的接触区域而发挥功能；
形成层间绝缘膜(12)，该层间绝缘膜(12)覆盖所述栅极电极以及所述栅极绝缘膜并且形成有接触孔；
形成源极电极(13)，该源极电极(13)通过所述接触孔而与所述源极区域电连接；以及
在所述基板的背面侧形成漏极电极(14)，
在形成所述JFET部时，
在对所述栅极电极施加栅极电压并且作为对所述漏极电极施加的漏极电压而施加正常动作时的电压时，通过抑制从所述深层延伸的耗尽层的延伸量，使电流在所述源极电极以及所述漏极电极之间流过，当作为所述漏极电压施加比所述正常动作时的电压高的电压时，被所述耗尽层夹断，
将所述JFET部中的所述线状部分的宽度设为W、第一导电型杂质浓度设为Nd，将所述深层的第二导电型杂质浓度设为Na、元电荷设为q、所述半导体的介电常数设为ε，具备以满足下式的方式形成所述JFET部的反转型的半导体元件，
90[V]＞(q×Nd×(Na+Nd)×W2)/2εNa。
11.如权利要求10所述的半导体装置的制造方法，其中，
形成所述第二导电型区域是指，在形成从所述源极区域的表面到所述深层的沟槽(60)之后，在该沟槽内埋入第二导电型半导体，从而形成所述第二导电型区域。
12.如权利要求10所述的半导体装置的制造方法，其中，
形成所述第二导电型区域是指，通过离子注入第二导电型杂质，来形成从所述源极区域的表面到所述深层的所述第二导电型区域。
13.如权利要求10至12中任一项所述的半导体装置的制造方法，其中，
形成所述JFET部是指，在去除所述深层的一部分而形成沟槽(3a)之后，通过外延生长，用杂质浓度比所述第一导电型层的杂质浓度高的第一导电型半导体埋入该沟槽内，从而形成所述JFET部，
使用相同的外延生长装置来保持温度，
在形成了所述JFET部之后，将所述第一导电型半导体中的成为所述JFET部的部分以外的部分通过氢蚀刻进行回蚀而去除，之后连续地进行形成所述电流分散层、形成所述基极区域、并且形成所述源极区域。
14.如权利要求9至12中任一项所述的半导体装置的制造方法，其中，
形成所述JFET部是指，在去除所述深层的一部分而形成沟槽(3a)之后，通过外延生长，用杂质浓度比所述第一导电型层的杂质浓度高的第一导电型半导体埋入该沟槽内，从而形成所述JFET部。
15.如权利要求13或14所述的半导体装置的制造方法，其中，
在形成所述JFET部时，在所述外延生长的生长初期，不供给第一导电型杂质掺杂剂而供给所述半导体的原料气体，在生长初期的阶段之后，开始所述第一导电型杂质掺杂剂的供给。
16.如权利要求15所述的半导体装置的制造方法，其中，
所述半导体为碳化硅，
在形成所述JFET部时，在不供给所述生长初期的所述第一导电型杂质掺杂剂的情况下进行5～60秒所述半导体的原料气体的供给，之后开始供给所述第一导电型杂质掺杂剂。
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