JP2022021181A - 半導体装置 - Google Patents

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Abstract

Figure 2022021181000001
【課題】簡素な構成で、サージ電圧を低減しつつ、ターンオフ損失を低減できる半導体装置を提供すること。
【解決手段】電力変換部の上下アーム回路を構成する半導体素子は、制御電極であるゲート電極と、主電極であるドレイン電極およびソース電極を有している。ゲート電極とドレイン電極との間の寄生容量Ｃｇｄは、ドレイン電極とソース電極との間の電圧Ｖｄｓに応じて変化する特性を有している。電圧Ｖｄｓがブレークダウン電圧ＢＶの８０％であるときの寄生容量Ｃｇｄの値である容量値Ｃ１は、電圧Ｖｄｓがブレークダウン電圧ＢＶの２０％～４０％の範囲における寄生容量Ｃｇｄの任意の値である容量値Ｃ２よりも大きい。
【選択図】図２

Description

この明細書における開示は、半導体装置に関する。
特許文献１は、電力変換部の上下アーム回路を構成する半導体装置を開示している。先行技術文献の記載内容は、この明細書における技術的要素の説明として、参照により援用される。
特開２０１７－５９９２０号公報
特許文献１では、ターンオフ時に生じるサージ電圧を低減するために、半導体素子とは別に、外付けのコンデンサおよび容量調整スイッチング素子を必要とする。コンデンサは、半導体素子の制御電極と高電位側の主電極との間の寄生容量に対して並列に接続される。容量調整スイッチング素子は、コンデンサと制御電極との間に接続される。この構成では、たとえば、半導体装置の大型化、制御の複雑化が問題となる。上述の観点において、または言及されていない他の観点において、半導体装置にはさらなる改良が求められている。
本開示はこのような課題に鑑みてなされたものであり、簡素な構成で、サージ電圧を低減しつつ、ターンオフ損失を低減できる半導体装置を提供することを目的とする。
ここに開示された半導体装置は、
電力変換部（６、１５）の上下アーム回路（９）を構成する半導体素子（１０）を備えた半導体装置であって、
半導体素子は、制御電極（１３ｇ）と、主電極である高電位側電極（１３ｄ）および低電位側電極（１３ｓ）と、を有し、
制御電極と高電位側電極との間の寄生容量が、高電位側電極と低電位側電極との電位差に応じて変化する特性を有し、
電位差が半導体素子のブレークダウン電圧の８０％であるときの寄生容量の値である第１容量値は、電位差がブレークダウン電圧の２０％以上、４０％以下の範囲における寄生容量の任意の値である第２容量値よりも大きい。
開示の半導体装置によると、制御電極と高電位電極との間の寄生容量は、電位差がブレークダウン電圧の８０％であるときに、電位差がブレークダウン電圧の２０％以上、４０％以下の範囲にあるときよりも、大きい値を示す。つまり、寄生容量の値は、電位差が大きい領域において大きくなり、電位差が小さい領域において小さくなる。これにより、簡素な構成で、サージ電圧を低減しつつ、ターンオフ損失を低減することができる。
ここに開示された半導体装置は、
電力変換部（６、１５）の上下アーム回路（９）を構成する半導体素子（１０）を備えた半導体装置であって、
半導体素子は、
第１導電型のドレイン領域（２１）と、
ドレイン領域上に形成され、ドレイン領域よりも不純物濃度が低い第１導電型の低濃度層（２２）と、
低濃度層上に形成され、半導体素子の板厚方向に直交する第１方向に延設されるとともに、板厚方向および第１方向に直交する第２方向の幅が低濃度層よりも狭くされた第１導電型のＪＦＥＴ部（２３）と、
ＪＦＥＴ部上に形成され、第２方向においてＪＦＥＴ部よりも幅が広くされた第１導電型の電流分散層（２５）と、
低濃度層上に形成された第２導電型の半導体領域であり、第２方向においてＪＦＥＴ部を挟むとともに、電流分散層を取り囲んで電流分散層上にも配置された第２導電型領域（２４、２６、２７、２９）と、
第２導電型領域上に形成され、低濃度層よりも不純物濃度が高い第１導電型のソース領域（２８）と、
ソース領域および第２導電型領域を貫通して電流分散層に達するトレンチ構造のゲート電極（３２）と、
ソース領域に電気的に接続されたソース電極（３３）と、
ドレイン領域に電気的に接続されたドレイン電極（３５）と、
を有し、
半導体素子のブレークダウン電圧をＢＶとすると、ＪＦＥＴ部の幅が、５９１．５３×ＢＶ－０．９９７以上、２７８．５２×ＢＶ－０．７６７以下とされている。
開示の半導体装置によると、ＪＦＥＴ部が、第２導電型領域によって挟まれた幅狭な構造となっている。ＪＦＥＴ部の幅を上記した範囲内で設定すると、ドレイン電極とソース電極との電位差がブレークダウン電圧の４０％以上、８０％以下の範囲内において、第２導電型領域におけるＪＦＥＴ部を挟む両側の部分が完全に空乏化する。この空乏化により、ゲート電極とドレイン電極との間の寄生容量が急激に増加する。つまり、ゲート電極とドレイン電極との間の寄生容量は、電位差がブレークダウン電圧の８０％であるときに、電位差がブレークダウン電圧の２０％以上、４０％以下の範囲にあるときよりも、大きい値を示す。よって、簡素な構成で、サージ電圧を低減しつつ、ターンオフ損失を低減することができる。
この明細書における開示された複数の態様は、それぞれの目的を達成するために、互いに異なる技術的手段を採用する。請求の範囲およびこの項に記載した括弧内の符号は、後述する実施形態の部分との対応関係を例示的に示すものであって、技術的範囲を限定することを意図するものではない。この明細書に開示される目的、特徴、および効果は、後続の詳細な説明、および添付の図面を参照することによってより明確になる。
第１実施形態に係る半導体装置が適用された電力変換装置を示す図である。 第１実施形態に係る半導体装置において、半導体素子のＶｄｓ－Ｃｇｄ特性を示す図である。 ターンオフ時のスイッチング波形を示す図である。 比Ｃ１／Ｃ２を互いに異ならせた２つのスイッチング波形を示す図である。 比Ｃ１／Ｃ２とターンオフ損失Ｅｏｆｆとの関係を示す図である。 半導体装置が備える半導体素子の構造を示す断面図である。 ターンオフ動作と容量Ｃｇｄの変化を説明するための図である。 ブレークダウン電圧ＢＶとＪＦＥＴ部の幅との関係を示す図である。 半導体素子の変形例を示す部分断面図である。 第２実施形態に係る電力変換装置を示す図である。 入力電圧が高いときのスイッチング波形を示す図である。 入力電圧が低いときのスイッチング波形を示す図である。
以下、図面に基づいて複数の実施形態を説明する。複数の実施形態において、機能的におよび／または構造的に対応する部分および／または関連付けられる部分には同一の参照符号が付される場合がある。対応する部分および／または関連付けられる部分については、他の実施形態の説明を参照することができる。
本実施形態の半導体装置は、たとえば、回転電機を駆動源とする移動体の電力変換装置に適用される。移動体は、たとえば、電気自動車（ＥＶ）、ハイブリッド自動車（ＨＶ）、燃料電池車（ＦＣＶ）などの電動車両、ドローンなどの飛行体、船舶、建設機械、農業機械である。以下では、車両に適用される例について説明する。
（第１実施形態）
先ず、図１に基づき、電力変換装置が適用される車両の駆動システムの概略構成について説明する。
＜車両の駆動システム＞
図１に示すように、車両の駆動システム１は、直流電源２と、モータジェネレータ３と、電力変換装置４を備えている。
直流電源２は、充放電可能な二次電池で構成された直流電圧源である。二次電池は、たとえばリチウムイオン電池、ニッケル水素電池である。モータジェネレータ３は、三相交流方式の回転電機である。モータジェネレータ３は、車両の走行駆動源、すなわち電動機として機能する。モータジェネレータ３は、回生時に発電機として機能する。電力変換装置４は、直流電源２とモータジェネレータ３との間で電力変換を行う。
＜電力変換装置の回路構成＞
次に、図１に基づき、電力変換装置４の回路構成について説明する。図１に示すように、電力変換装置４は、平滑コンデンサ５と、電力変換部（電力変換回路）であるインバータ６を備えている。
平滑コンデンサ５は、主として、直流電源２から供給される直流電圧を平滑化する。平滑コンデンサ５は、高電位側の電力ラインであるＰライン７と低電位側の電力ラインであるＮライン８とに接続されている。Ｐライン７は直流電源２の正極に接続され、Ｎライン８は直流電源２の負極に接続されている。平滑コンデンサ５の正極は、直流電源２とインバータ６との間において、Ｐライン７に接続されている。同じく負極は、直流電源２とインバータ６との間において、Ｎライン８に接続されている。平滑コンデンサ５は、直流電源２に並列に接続されている。
インバータ６は、ＤＣ－ＡＣ変換部である。インバータ６は、図示しない制御回路によるスイッチング制御にしたがって、直流電圧を三相交流電圧に変換し、モータジェネレータ３へ出力する。これにより、モータジェネレータ３は、所定のトルクを発生するように駆動する。インバータ６は、車両の回生制動時、車輪からの回転力を受けてモータジェネレータ３が発電した三相交流電圧を、制御回路によるスイッチング制御にしたがって直流電圧に変換し、Ｐライン７へ出力する。このように、インバータ６は、直流電源２とモータジェネレータ３との間で双方向の電力変換を行う。
インバータ６は、三相分の上下アーム回路９を備えて構成されている。上下アーム回路９は、レグと称されることがある。上下アーム回路９は、少なくともひとつの半導体素子１０を備えた半導体装置１１により構成されている。上下アーム回路９は、半導体素子１０である上アーム側の半導体素子１０Ｈおよび下アーム側の半導体素子１０Ｌが、半導体素子１０ＨをＰライン７側として、Ｐライン７とＮライン８との間で直列接続されてなる。半導体素子１０Ｈ、１０Ｌの接続点は、出力ライン１２を介して、モータジェネレータ３における対応する相の巻線３ａに接続されている。Ｐライン７、Ｎライン８、および出力ライン１２それぞれの少なくとも一部は、たとえばバスバーなどの導電部材により構成されている。
本実施形態において、インバータ６は、６つの半導体素子１０により構成されている。インバータ６は、３つの半導体素子１０Ｈと、３つの半導体素子１０Ｌとにより構成されている。ひとつの半導体素子１０は、インバータ６の６つのアームのうちのひとつを構成している。
半導体素子１０は、シリコン（Ｓｉ）、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体などを材料とする半導体基板に、スイッチング素子としてＭＯＳＦＥＴ１３が形成されてなる。ＭＯＳＦＥＴ１３は、半導体基板の板厚方向に主電流が流れるよう構成されている。半導体基板の板面のそれぞれには、主電極が形成されている。ワイドバンドギャップ半導体としては、たとえばシリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンドがある。
本実施形態において、半導体素子１０は、ＳｉＣ基板に、ｎチャネル型のＭＯＳＦＥＴ１３が形成されてなる。半導体素子１０は、制御電極であるゲート電極１３ｇと、主電極であるドレイン電極１３ｄおよびソース電極１３ｓを有している。ドレイン電極１３ｄが高電位側電極に相当し、ソース電極１３ｓが低電位側電極に相当する。ＭＯＳＦＥＴ１３のそれぞれには、還流用のダイオード１４が逆並列に接続されている。ダイオード１４は、ＭＯＳＦＥＴ１３の寄生ダイオード（ボディダイオード）でもよいし、寄生ダイオードとは別に設けてもよい。ダイオード１４のアノードは対応するＭＯＳＦＥＴ１３のソース電極１３ｓに接続され、カソードはドレイン電極１３ｄに接続されている。
上アーム側の半導体素子１０Ｈにおいて、ドレイン電極１３ｄが、Ｐライン７に接続されている。下アーム側の半導体素子１０Ｌにおいて、ソース電極１３ｓが、Ｎライン８に接続されている。そして、半導体素子１０Ｈのソース電極１３ｓと、半導体素子１０Ｌのドレイン電極１３ｄが、相互に接続されている。
本実施形態において、ひとつの半導体装置１１は、ひとつの半導体素子１０を備えている。すなわち、電力変換装置４は、インバータ６を構成する６つの半導体装置１１を備えている。これに代えて、半導体装置１１は、互いに直列接続されて上下アーム回路９を構成する２つの半導体素子１０Ｈ、１０Ｌを備えてもよい。半導体装置１１は、インバータ６を構成するすべての半導体素子１０を備えてもよい。半導体装置１１は、互いに並列接続されてひとつのアームを構成する複数の半導体素子１０を備えてもよい。
電力変換装置４は、インバータ６を構成するＭＯＳＦＥＴ１３の駆動回路を備えてもよい。駆動回路は、制御回路の駆動指令に基づいて、対応するＭＯＳＦＥＴ１３のゲートに駆動電圧を供給する。駆動回路は、駆動電圧の印加により、対応するＭＯＳＦＥＴ１３を駆動、すなわちオン駆動、オフ駆動させる。駆動回路は、ドライバと称されることがある。
電力変換装置４は、ＭＯＳＦＥＴ１３の制御回路を備えてもよい。制御回路は、ＭＯＳＦＥＴ１３を動作させるための駆動指令を生成し、駆動回路に出力する。制御回路は、図示しない上位ＥＣＵから入力されるトルク要求、各種センサにて検出された信号に基づいて、駆動指令を生成する。
各種センサとして、たとえば電流センサ、回転角センサ、電圧センサがある。電流センサは、各相の巻線３ａに流れる相電流を検出する。回転角センサは、モータジェネレータ３の回転子の回転角を検出する。電圧センサは、平滑コンデンサ５の両端電圧を検出する。制御回路は、駆動指令として、たとえばＰＷＭ信号を出力する。制御回路は、たとえばマイコン（マイクロコンピュータ）を備えて構成されている。ＥＣＵは、Electronic Control Unitの略称である。ＰＷＭは、Pulse Width Modulationの略称である。
＜素子特性＞
次に、図２～図５に基づき、本実施形態の半導体装置１１が備える半導体素子１０（ＭＯＳＦＥＴ１３）の特性について説明する。図２は、Ｖｄｓ－Ｃｇｄ特性を示している。図３は、ターンオフ時のスイッチング波形を示している。図４は、比Ｃ１／Ｃ２とスイッチング波形との関係を示している。図５は、比Ｃ１／Ｃ２とターンオフ損失Ｅｏｆｆとの関係を示している。
図に示すＶｄｓは、ドレイン－ソース間の電圧である。電圧Ｖｄｓが、高電位電極と低電位電極との間の電位差に相当する。Ｃｇｄは、ゲート－ドレイン間の容量（寄生容量）である。容量Ｃｇｄは、帰還容量と称されることがある。Ｉｄは、ドレイン電流である。ΔＶは、サージ電圧である。図２、図３、および図５は、シミュレーション結果を示している。図３は、シミュレーション結果を、簡略化して示している。図３において、たとえばＢＶ８０％は、ブレークダウン電圧ＢＶの８０％の値を示す。図４は、比Ｃ１／Ｃ２を２水準設け、各水準のターンオフ時のスイッチング波形を示している。図４では、サージ電圧ΔＶが互いに等しくなるように、ゲート抵抗の値を調整している。
本実施形態において、半導体素子１０のＭＯＳＦＥＴ１３（ＳｉＣ－ＭＯＳＦＥＴ）は、図２に示すように、電圧Ｖｄｓに応じて容量Ｃｇｄが変化する特性を有している。容量値Ｃ１は、容量値Ｃ２よりも大きい。容量Ｃｇｄは、電圧Ｖｄｓが所定の電圧Ｖｉｐにおいて、急激に変化する特性を有している。たとえば、電圧Ｖｄｓが上昇して電圧Ｖｉｐに達すると、容量Ｃｇｄは急激に増加する。電圧Ｖｉｐは、変曲点電圧と称されることがある。上記特性により、ターンオフ時に生じるサージ電圧を低減することができる。
図３において、実線は、本実施形態のスイッチング波形を示している。破線は、参考例のスイッチング波形を示している。参考例において、半導体素子のＭＯＳＦＥＴは、電圧Ｖｄｓに応じて容量Ｃｇｄが変化せずにほぼ一定の特性、すなわち容量値Ｃ１、Ｃ２が等しい特性を有している。
ターンオフ時には、サージ電圧ΔＶが電圧Ｖｄｓに重畳する。サージ電圧ΔＶの分、増加した電圧Ｖｄｓが、半導体素子（ＭＯＳＦＥＴ）に印加される。サージ電圧ΔＶは、スイッチング速度ｄｉ／ｄｔと、主回路の寄生インダクタンスＬｓとの乗算値である。スイッチング速度ｄｉ／ｄｔは、単位時間当たりの電流Ｉｄの変化量であり、電流傾きと称されることがある。破線で示す参考例の構成では、スイッチング損失（ターンオフ損失）を低減するためにスイッチング速度ｄｉ／ｄｔを大きくすると、サージ電圧ΔＶも増加してしまう。
実線で示すように、本実施形態の半導体素子１０（ＭＯＳＦＥＴ１３）では、時刻ｔ１において電圧Ｖｄｓが電圧Ｖｉｐに達すると、上記した特性により容量Ｃｇｄが急激に増加する。これにより、スイッチング速度ｄｉ／ｄｔが、比較例よりも小さくなる。電流Ｉｄが緩やかに変化するため、比較例よりもサージ電圧ΔＶを小さくすることができる。したがって、サージ電圧ΔＶの重畳した電圧Ｖｄｓが、素子耐圧を超過するのを抑制することができる。
ターンオフ損失に対しては、電圧Ｖｄｓの立ち上がり波形の寄与率が大きい。電圧Ｖｄｓの立ち上がりが緩やかになると、ターンオフ損失が増加する。図３に示すように、本実施形態における電圧Ｖｄｓの立ち上がり波形は、容量Ｃｇｄが変化しない参考例と同等である。電圧Ｖｄｓの立ち上がりも緩やかな構成に較べて、ターンオフ損失を低減することができる。したがって、スイッチング速度ｄｉ／ｄｔを小さくしてサージ電圧ΔＶを低減しつつ、ターンオフ損失を低減することができる。
次に、電圧Ｖｉｐ、および、容量値Ｃ１、Ｃ２となる電圧Ｖｄｓについて説明する。
電圧Ｖｉｐは、電圧ＢＶの８０％以下にすることが好ましい。素子特性、たとえばスイッチング速度ｄｉ／ｄｔに影響するゲート閾値電圧、ゲート入力容量が、工程ばらつき（製造ばらつき）に起因してばらつくと、サージ電圧ΔＶもばらつく。電圧Ｖｉｐが電圧ＢＶの８０％を超えると、上記したサージ電圧ΔＶのばらつきにより、サージ電圧ΔＶの重畳した電圧Ｖｄｓが電圧ＢＶを超える虞がある。
電圧Ｖｉｐを電圧ＢＶの８０％以下にすると、サージ電圧ΔＶがばらついた場合でも、サージ電圧ΔＶの重畳した電圧Ｖｄｓが電圧ＢＶを超えるのを抑制することができる。この効果については、シミュレーションによって確認されている。
このように本実施形態では、電圧Ｖｄｓの値が電圧ＢＶの８０％以下において、容量Ｃｇｄが急激に変化する。容量値Ｃ１は、電圧Ｖｄｓが電圧ＢＶの８０％の値に等しいときの容量Ｃｇｄの値であり、容量値Ｃ２よりも大きい値を示す。容量値Ｃ１が、第１容量値に相当する。
容量Ｃｇｄの小さい電圧Ｖｄｓの領域が、電圧ＢＶの２０％以上、４０％以下の範囲であることが好ましい。ＢＶの２０％～４０％の範囲で容量Ｃｇｄが小さい値をとると、電圧Ｖｄｓの立ち上がりが急峻となり、ターンオフ損失を低減することができる。この効果については、シミュレーションによって確認されている。容量値Ｃ２は、電圧Ｖｄｓが電圧ＢＶの２０％～４０％の範囲において、容量Ｃｇｄがとりうる任意の値である。この電圧領域において、容量Ｃｇｄは大きく変化せず、ほぼ一定の値を示す。電圧ＢＶの２０％～４０％の範囲における容量Ｃｇｄの最大値は、容量値Ｃ１に較べると十分に小さい値である。容量値Ｃ２が、第２容量値に相当する。
次に、容量値Ｃ２に対する容量値Ｃ１の比Ｃ１／Ｃ２について説明する。
図４において、比Ｃ１／Ｃ２は、実線のほうが破線よりも大きい。サージ電圧ΔＶが互いに等しい構成においては、比Ｃ１／Ｃ２が大きいほど、ターンオフ時の電圧Ｖｄｓの立ち上がりが急峻となる。すなわち、比Ｃ１／Ｃ２が大きいほど、ターンオフ損失を低減することができる。この効果は、図５に示すシミュレーション結果からも明らかである。特に比Ｃ１／Ｃ２を２以上にすると、ターンオフ損失Ｅｏｆｆを効果的に低減することができる。比Ｃ１／Ｃ２の変化に対するターンオフ損失の変化は、比Ｃ１／Ｃ２の値が２以上において、比Ｃ１／Ｃ２が２未満よりも小さい。よって、比Ｃ１／Ｃ２を２以上にすることが好ましい。
＜半導体装置の構造＞
次に、図６～図８に基づき、上記特性を有する半導体装置１１（半導体素子１０）の構造について説明する。図６は、本実施形態に係る半導体装置１１の断面図である。図６では、セル領域の一部を示している。図７は、ターンオフ動作と容量Ｃｇｄの変化を説明するための図である。図８は、電圧ＢＶとＪＦＥＴ部の幅との関係を示す図である。図８は、ＴＥＧの結果、すなわち実測結果を示している。
以下において、半導体素子１０（半導体基板）の板厚方向をＺ方向とする。Ｚ方向に直交し、トレンチの延設方向をＹ方向とする。Ｚ方向およびＹ方向の両方向に直交する方向をＸ方向とする。特に断わりのない限り、Ｚ方向からの平面視を単に平面視と示す。Ｚ方向およびＪＦＥＴ部の延設方向に直交する方向の長さを、幅と称することがある。また、ｎ導電型が第１導電型に相当し、ｐ導電型が第２導電型に相当する。
図６に示すように、半導体装置１１は、半導体素子１０を備えている。半導体素子１０は、ＳｉＣを材料とする半導体基板２０に、縦型構造のＭＯＳＦＥＴ１３が形成されてなる。縦型構造とは、半導体基板２０の板厚方向であるＺ方向に主電流が流れる構造である。ＭＯＳＦＥＴ１３は、半導体基板２０のセル領域に形成されている。セル領域は、メイン領域、アクティブ領域と称されることがある。半導体基板２０は、半導体チップと称されることがある。
半導体基板２０は、ＳｉＣ基板２１と、低濃度層２２と、ＪＦＥＴ部２３と、ディープ層２４と、電流分散層２５と、連結層２６と、ベース領域２７と、ソース領域２８と、ベースコンタクト領域２９を有している。半導体基板２０は、ＳｉＣ基板２１上に、エピタキシャル成長、不純物のイオン注入などによって、ＳｉＣを材料とする各半導体層、半導体領域が形成されてなる。半導体層、半導体領域を、拡散層と称することがある。半導体基板２０は、主面（板面）として、一面２０ａと、一面２０ａとはＺ方向において反対の面である裏面２０ｂを有している。
ＳｉＣ基板２１は、半導体基板２０の一面２０ａをなしている。ＳｉＣ基板２１は、ＳｉＣを材料とし、低濃度層２２、ＪＦＥＴ部２３、および電流分散層２５よりも不純物濃度が高いｎ導電型（ｎ＋）の基板である。ＳｉＣ基板２１は、ＭＯＳＦＥＴ１３のドレイン領域として機能する。
低濃度層２２は、ＳｉＣ基板２１において一面２０ａをなす面とは反対の面上に形成されている。低濃度層２２は、ＳｉＣを材料とし、ＳｉＣ基板２１、ＪＦＥＴ部２３、および電流分散層２５よりも不純物濃度が低いｎ導電型（ｎ－）の半導体層である。
ＪＦＥＴ部２３は、低濃度層２２においてＳｉＣ基板２１側の面とは反対の面上に形成されている。ＪＦＥＴ部２３は、ＳｉＣを材料とし、ＳｉＣ基板２１よりも不純物濃度が低く、低濃度層２２よりも不純物濃度が高いｎ導電型（ｎ）の半導体層である。ＪＦＥＴ部２３は、Ｚ方向に直交する一方向に沿って延設され、平面視において短冊状（換言すれば線状）をなしている。
本実施形態において、ＪＦＥＴ部２３は、トレンチ３０の延設方向と同一方向、すなわちＹ方向に延設されている。ＪＦＥＴ部２３は、延設方向に直交する方向（Ｘ方向）において、低濃度層２２や電流分散層２５よりも幅が狭い。よって、Ｙ方向が第１方向に相当し、Ｘ方向が第２方向に相当する。
ディープ層２４は、ＪＦＥＴ部２３同様、低濃度層２２においてＳｉＣ基板２１側の面とは反対の面上に形成されている。ディープ層２４は、ＳｉＣを材料とするｐ導電型（ｐ）の半導体層である。ディープ層２４は、ＪＦＥＴ部２３と同一方向に延設されている。ディープ層２４は、ＪＦＥＴ部２３の延設方向およびＺ方向に直交する方向において、ＪＦＥＴ部２３の両側に形成されている。ディープ層２４は、ＪＦＥＴ部２３の周囲に形成されることで、短冊状をなしている。
本実施形態において、ディープ層２４も、Ｙ方向に延設されている。ディープ層２４は、Ｘ方向においてＪＦＥＴ部２３を挟んでいる。ＪＦＥＴ部２３の両側に位置するディープ層２４のそれぞれの幅は、ＪＦＥＴ部２３よりも広い。
電流分散層２５は、チャネル領域を通じて流れる電流がＸ方向（幅方向）に拡散できるようにする層である。電流分散層２５は、ＪＦＥＴ部２３およびディープ層２４において低濃度層２２側の面とは反対の面上に形成されている。電流分散層２５は、ＳｉＣを材料とし、ＳｉＣ基板２１よりも不純物濃度が低く、低濃度層２２よりも不純物濃度が高いｎ導電型（ｎ）の半導体層である。
電流分散層２５は、ＪＦＥＴ部２３の両側に位置するディープ層２４のひとつの直上から、ＪＦＥＴ部２３を跨ぎ、ディープ層２４の他のひとつの直上まで形成されている。電流分散層２５の幅は、ＪＦＥＴ部２３よりも広い。電流分散層２５は、ＪＦＥＴ部２３および低濃度層２２を介して、ＳｉＣ基板２１に連なっている。電流分散層２５は、低濃度層２２およびＪＦＥＴ部２３とともに、ドリフト層として機能する。
連結層２６は、ディープ層２４において低濃度層２２側の面とは反対の面上に形成されている。連結層２６は、ＳｉＣを材料とするｐ導電型（ｐ）の半導体層である。連結層２６は、Ｘ方向において、電流分散層２５の両側に形成されている。連結層２６の幅は、ディープ層２４よりも狭い。
ベース領域２７は、電流分散層２５および連結層２６においてディープ層２４側の面とは反対の面上に形成されている。ベース領域２７は、ＳｉＣを材料とするｐ導電型の半導体領域である。ベース領域２７は、連結層２６を介して、ディープ層２４に連なっている。
ソース領域２８は、ベース領域２７において電流分散層２５側の面とは反対の面上に形成されている。ソース領域２８は、ＳｉＣを材料とし、低濃度層２２、ＪＦＥＴ部２３、および電流分散層２５よりも不純物濃度が高いｎ導電型（ｎ＋）の半導体領域である。ソース領域２８は、平面視において電流分散層２５と重なる位置に形成されている。
ベースコンタクト領域２９は、ベース領域２７において電流分散層２５側の面とは反対の面上に形成されている。ベースコンタクト領域２９は、ＳｉＣを材料とし、ベース領域２７よりも不純物濃度が高いｐ導電型（ｐ＋）の半導体領域である。ベースコンタクト領域２９は、平面視において、連結層２６と重なる位置に形成されている。ベースコンタクト領域２９、ベース領域２７、連結層２６、およびディープ層２４が、第２導電型領域に相当する。
上記した構成の半導体基板２０には、トレンチ３０が形成されている。トレンチ３０は、裏面２０ｂ側から、所定の深さを有して形成されている。トレンチ３０は、ソース領域２８およびベース領域２７を貫通し、電流分散層２５に達している。ベース領域２７およびソース領域２８は、トレンチ３０の側面に接するように形成されている。トレンチ３０は、Ｙ方向に延設されている。図示を省略するが、半導体基板２０には複数本のトレンチ３０が形成されている。複数本のトレンチ３０は、Ｘ方向において等間隔で配置され、平面視においてストライプ状をなしている。
トレンチ３０の壁面には、ゲート絶縁膜３１が形成されている。そして、トレンチ３０を埋めるように、ゲート絶縁膜３１の表面にゲート電極３２が形成されている。ゲート電極３２は、ソース領域２８およびベース領域２７を貫通し、電流分散層２５に達している。
半導体基板２０の裏面２０ｂ上には、ソース電極３３が形成されている。ソース電極３３は、セル領域に形成されている。ソース電極３３は、ソース領域２８およびベースコンタクト領域２９に、電気的に接続されている。ソース電極３３は、層間絶縁膜３４により、ゲート電極３２に対して電気的に分離されている。半導体基板２０の裏面２０ｂ上には、信号電極である図示しないパッドも形成されている。パッドは、たとえば、ゲート電極３２用のパッドを含む。
半導体基板２０の一面２０ａ上には、ドレイン電極３５が形成されている。ドレイン電極３５は、一面２０ａのほぼ全域に形成されている。ドレイン電極３５は、ＳｉＣ基板２１に、電気的に接続されている。
このように、半導体基板２０には、縦型構造のｎチャネル型ＭＯＳＦＥＴが形成されている。ＭＯＳＦＥＴが複数セル配置されることで、半導体基板２０にセル領域が形成されている。半導体基板２０には、平面視においてセル領域を囲むように、ガードリングなどの図示しない外周耐圧部が形成されている。
本実施形態の半導体素子１０（半導体装置１１）は、ソース電圧を０Ｖ、ドレイン電圧をたとえば１～１．５Ｖとした状態で、たとえば２０Ｖのゲート電圧を印加することでオン動作する。ゲート電圧の印加により、ＭＯＳＦＥＴにおいて、ゲート絶縁膜３１に接する部分のベース領域２７にチャネル領域が形成され、ドレイン電極３５とソース電極３３との間に電流が流れる。
半導体素子１０は、ゲート電極３２に閾値電圧以下のゲート電圧を印加することでオフ動作する。本実施形態では、ＪＦＥＴ部２３がディープ層２４によって挟まれた幅狭な構造となっており、ターンオフ時において、ＪＦＥＴ部２３が空乏層調整層として機能し、ディープ層２４が電位調整層として機能する。
以下に、ターンオフ動作と容量Ｃｇｄの変化について説明する。図７では、電圧Ｖｄｓを３つの区間に分けている。第２電圧区間ＶＳ２は第１電圧区間ＶＳ１よりも電圧が大きく、第３電圧区間ＶＳ３は第２電圧区間ＶＳ２よりも電圧が大きい。
第１電圧区間ＶＳ１において、Ｖｄｓ＝０Ｖ、すなわちフルオンの状態では、拡散層への空乏層の広がりがない。このため、容量Ｃｇｄは、ゲート絶縁膜３１と同等の容量値となり、大きい容量値を示す。
オフし始めて電圧Ｖｄｓが上昇すると、電流分散層２５とベース領域２７との間に空乏層が広がる。ゲート絶縁膜３１の容量に対して空乏層の容量が直列に付加されることになるため、容量Ｃｇｄの値が急激に減少する。
第２電圧区間ＶＳ２では、第１電圧区間ＶＳ１に対してさらに電圧Ｖｄｓが上昇する。電圧Ｖｄｓが電圧ＢＶの２０％以下の所定値、たとえば電圧ＢＶの２０％弱まで上昇すると、ディープ層２４側からＪＦＥＴ部２３へ伸びる空乏層がＪＦＥＴ部２３の幅よりも伸び、ＪＦＥＴ部２３がピンチオフする。ＪＦＥＴ部２３に伸びた空乏層により、ゲート絶縁膜３１にかかる電圧Ｖｄｓがシールドされる。ディープ層２４に挟まれた幅の狭いＪＦＥＴ部２３を形成しているため、シールド効果を高めることができる。シールド効果により、第２電圧区間ＶＳ２において電圧Ｖｄｓが上昇しても、容量Ｃｇｄの値は低い状態を維持する。
第３電圧区間ＶＳ３では、第２電圧区間ＶＳ２に対してさらに電圧Ｖｄｓが上昇する。電圧Ｖｄｓが変曲点電圧Ｖｉｐまで上昇すると、ディープ層２４が完全空乏化し、シールド効果がなくなる。これにより、ゲート絶縁膜３１の電位が上昇し、容量Ｃｇｄが急峻に増加する。変曲点電圧Ｖｉｐを電圧ＢＶの８０％以下にすることで、上記したようにターンオフ時のサージ電圧ΔＶを効果的に抑制することができる。
次に、ＪＦＥＴ部２３の幅について説明する。数式において、変数ｘは電圧ＢＶ（Ｖ）、ｙはＪＦＥＴ部２３の幅（μｍ）を示す。
実測の結果、変曲点電圧Ｖｉｐが電圧ＢＶの８０％のとき、電圧ＢＶとＪＦＥＴ部２３の幅との関係は、下記式で近似できることが明らかとなった。
ｙ＝５９１．５３ｘ－０．９９７
ＪＦＥＴ部２３の幅を、５９１．５３×ＢＶ－０．９９７以上にすることで、変曲点電圧Ｖｉｐを電圧ＢＶの８０％以下にすることができる。つまり、電圧Ｖｄｓが電圧ＢＶの８０％のときの容量Ｃｇｄを、大きな値（容量値Ｃ１）にすることができる。
また、変曲点電圧Ｖｉｐが電圧ＢＶの４０％のとき、電圧ＢＶとＪＦＥＴ部２３の幅との関係は、下記式で近似できることが明らかとなった。
ｙ＝２７８．５２ｘ－０．７６７
ＪＦＥＴ部２３の幅を、２７８．５２×ＢＶ－０．７６７以下にすることで、変曲点電圧Ｖｉｐを電圧ＢＶの４０％以上にすることができる。つまり、電圧Ｖｄｓが電圧ＢＶの２０％～４０％のときの容量Ｃｇｄを、小さな値（容量値Ｃ２）にすることができる。
本実施形態の半導体装置１１（半導体素子１０）は、上記した素子構造により、簡素な構成で、サージ電圧ΔＶを低減しつつ、ターンオフ損失（スイッチング損失）を低減することができる。
＜第１実施形態のまとめ＞
本実施形態の半導体装置１１によれば、半導体素子１０（ＭＯＳＦＥＴ１３）が、電圧Ｖｄｓに応じて容量Ｃｇｄの値が変化する特性を有している。具体的には、電圧Ｖｄｓが電圧ＢＶの８０％であるときの容量Ｃｇｄの値Ｃ１が、電圧Ｖｄｓが電圧ＢＶの２０％～４０％の範囲にあるときの容量Ｃｇｄの任意の値Ｃ２よりも大きい。換言すれば、容量Ｃｇｄが急峻に変化する変曲点電圧Ｖｉｐが、電圧ＢＶの４０％以上、８０％以下の範囲内にある。
電圧Ｖｄｓが大きい領域では、容量Ｃｇｄの値が大きくなり、これによりスイッチング速度ｄｉ／ｄｔが小さくなる。したがって、サージ電圧ΔＶを低減することができる。電圧Ｖｄｓが小さい領域では、容量Ｃｇｄの値が小さくなり、これにより電圧Ｖｄｓの立ち上がり波形が急峻となる。したがって、ターンオフ損失を低減することができる。コンデンサ素子や容量調整用スイッチング素子を半導体素子１０に外付けしなくても、素子特性によりターンオフ時に容量Ｃｇｄの値が変化する。以上により、簡素な構成で、サージ電圧を低減しつつ、ターンオフ損失を低減することができる。
容量値Ｃ１は容量値Ｃ２よりも大きい値であればよい。すなわち、比Ｃ１／Ｃ２は、少なくとも１より大きければよい。本実施形態では、比Ｃ１／Ｃ２が、２以上である。比Ｃ１／Ｃ２を２以上にすると、上記したようにターンオフ損失を効果的に低減することができる。
本実施形態では、半導体素子１０が、ディープ層２４（第２導電型領域）により挟まれた幅の狭いＪＦＥＴ部２３を有している。そして、ＪＦＥＴ部２３の幅が、５９１．５３×ＢＶ－０．９９７以上とされている。これにより、電圧Ｖｄｓの値が電圧ＢＶの８０％以下において、ディープ層２４の完全空乏化が生じ、容量Ｃｇｄが急激に増加する。したがって、電圧Ｖｄｓが電圧ＢＶの８０％のときの容量Ｃｇｄの値Ｃ１を大きな値にすることができる。つまり、ターンオフ時のサージ電圧ΔＶを低減することができる。
ＪＦＥＴ部２３の幅が広くなるほど、変曲点電圧Ｖｉｐが低くなる。本実施形態では、ＪＦＥＴ部２３の幅が、２７８．５２×ＢＶ－０．７６７以下とされている。これにより、電圧Ｖｄｓの値が電圧ＢＶの４０％以上において、ディープ層２４の完全空乏化が生じ、容量Ｃｇｄが急激に増加する。したがって、電圧Ｖｄｓが電圧ＢＶの２０％～４０％において、上記したシールド効果により、容量Ｃｇｄの任意の値Ｃ２を容量値Ｃ１よりも小さな値にすることができる。つまり、ターンオフ損失を低減することができる。
半導体基板２０の構成材料としては、特に限定されない。たとえば、Ｓｉでもよい。上記したように、本実施形態ではＳｉＣを用いている。ＳｉＣなどのワイドバンドギャップ半導体は、シリコン半導体に較べて絶縁破壊電界強度が約１桁高い。これにより、シリコン半導体に対して、ブレークダウン電圧とキャリア量をそれぞれ約１桁上げることができる。キャリア量の増加は導通時の抵抗値（オン抵抗）を下げるので、高耐圧、かつ、導通損失が小さい半導体装置を実現することができる。
また、シリコン半導体が活用できない高電圧領域において、ワイドバンドギャップ半導体は、高速スイッチング特性を有するユニポーラデバイス構造を実現することができる。しかしながら、高速スイッチングは、スイッチング損失を低減する反面、サージ電圧が生じやすくなる。このため、本実施形態に示した構成を適用することで、より効果を高めることができる。
＜変形例＞
ＪＦＥＴ部２３の延設方向が、トレンチ３０（ゲート電極３２）と同方向である例を示したが、これに限定されない。図９に示す変形例のように、ＪＦＥＴ部２３の延設方向を、トレンチ３０の延設方向に直交する方向としてもよい。図９では、トレンチ３０がＹ方向に延設され、ＪＦＥＴ部２３がＸ方向に延設されている。このような構成としても、上記した構成と同様の効果、すなわち簡素な構成で、サージ電圧を低減しつつ、ターンオフ損失を低減することができる。
（第２実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では、電力変換装置４が、電力変換部としてインバータ６を備えていた。これに代えて、昇圧機能を有するコンバータをさらに追加した構成保としてもよい。
図１０は、本実施形態に係る電力変換装置４の回路構成を示している。図１０では、便宜上、モータジェネレータ３を簡素化して図示している。電力変換装置４は、平滑コンデンサ５およびインバータ６に加え、電力変換部であるコンバータ１５と、フィルタコンデンサ１７をさらに備えている。
コンバータ１５は、直流電圧を異なる値の直流電圧に変換するＤＣ－ＤＣ変換部である。コンバータ１５は、直流電源２と平滑コンデンサ５との間に設けられている。コンバータ１５は、少なくとも直流電源２から供給される直流電圧を昇圧する機能を少なくとも有する昇圧回路である。コンバータ１５は、平滑コンデンサ５の電荷を用いて直流電源２を充電する降圧機能を有してもよい。
本実施形態において、インバータ６は先行実施形態と同様の構成である。インバータ６を構成する各相の上下アーム回路９は、２つの半導体装置１１（半導体素子１０）により構成されている。Ｐライン７は、ＶＨライン７Ｈと、ＶＬライン７Ｌを有している。インバータ６を構成する上下アーム回路９は、ＶＨライン７ＨとＮライン８との間に接続されている。コンバータ１５は、リアクトル１６と、インバータ６と同様、２つの半導体装置１１（半導体素子１０）が直列接続されてなる上下アーム回路９を有している。
このように構成されるコンバータ１５は、昇降圧が可能である。コンバータ１５の上下アーム回路９は、ＶＨライン７ＨとＮライン８との間に接続されている。リアクトル１６の一端はＶＬライン７Ｌに接続され、他端は上下アーム回路９における２つの半導体素子１０の接続点に接続されている。
フィルタコンデンサ１７は、ＶＬライン７ＬとＮライン８との間に接続されている。フィルタコンデンサ１７は、直流電源２に並列に接続されている。フィルタコンデンサ１７は、たとえば直流電源２からの電源ノイズを除去する。フィルタコンデンサ１７は、平滑コンデンサ５よりも低電圧側に配置されるため低圧側コンデンサとも称される。
＜第２実施形態のまとめ＞
本実施形態の電力変換装置４は、モータジェネレータ３に大出力が要求されるときに、コンバータ１５の昇圧動作によってインバータ６の入力電圧を高めることができる。電力変換装置４は、モータジェネレータ３に小出力が要求されるときに、コンバータ１５の昇圧動作を停止させる。このように、発生頻度の高い小出力時にはコンバータ１５の動作を停止させることで、システム全体として、大出力に対応しながら、燃費を向上することができる。
また、本実施形態では、インバータ６の上下アーム回路９に、先行実施形態に記載した構成の半導体装置１１（半導体素子１０）を用いている。たとえば、インバータ６の入力電圧が６００Ｖの場合、図１１に示すように、ターンオフ時において電圧Ｖｄｓ電圧が上昇し、変曲点電圧Ｖｉｐに到達すると、容量Ｃｇｄが容量値Ｃ２から容量値Ｃ１に増加する。この容量変化により、スイッチング速度ｄｉ／ｄｔが低下する。したがって、先行実施形態同様、サージ電圧ΔＶを低減することができる。
たとえば、インバータ６の入力電圧が３００Ｖの場合、図１２に示すように、ターンオフ時において電圧Ｖｄｓが上昇しても、変曲点電圧Ｖｉｐに達しないため、容量Ｃｇｄが急激に増加することはない。これにより、スイッチング速度ｄｉ／ｄｔを高い状態に維持することができる。したがって、運転時に発生頻度が高い入力電圧が低い状態でのターンオフ損失を低減することができる。
以上のように、先行実施形態に示した特性を有する半導体素子１０（半導体装置１１）を、昇圧機能を備えた電力変換装置４のインバータ６に適用することで、大出力に対応しながら、燃費をさらに向上することができる。なお、図１１では、入力電圧が高い例として６００Ｖの例を示したが、これに限定されない。図１２では、入力電圧の低い例として３００Ｖの例を示したが、これに限定されない。コンバータ１５の出力電圧は、３００Ｖと６００Ｖに限定されない。多段階に切り替え可能である。
コンバータ１５の構成は、上記した例に限定されない。たとえば昇圧機能のみを備える場合、上下アーム回路９の上アーム側にダイオード素子を用いてもよい。単相コンバータの例を示したが、多相コンバータを採用してもよい。
コンバータ１５の上下アーム回路９を、先行実施形態に示した半導体素子１０（ＭＯＳＦＥＴ１３）とは別の半導体素子（スイッチング素子）により構成してもよい。本実施形態では、コンバータ１５の上下アーム回路９も、先行実施形態に示した半導体素子１０（半導体装置１１）により構成されている。コンバータ１５の半導体素子１０も、電圧Ｖｄｓに応じて容量Ｃｇｄが変化する。したがって、上記効果に加えて、コンバータ１５についても、簡素な構成で、サージ電圧を低減しつつ、ターンオフ損失を低減することができる。
（他の実施形態）
この明細書および図面等における開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された部品および／または要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示は、実施形態に追加可能な追加的な部分をもつことができる。開示は、実施形態の部品および／または要素が省略されたものを包含する。開示は、ひとつの実施形態と他の実施形態との間における部品および／または要素の置き換え、または組み合わせを包含する。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、請求の範囲の記載によって示され、さらに請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものと解されるべきである。
明細書および図面等における開示は、請求の範囲の記載によって限定されない。明細書および図面等における開示は、請求の範囲に記載された技術的思想を包含し、さらに請求の範囲に記載された技術的思想より多様で広範な技術的思想に及んでいる。よって、請求の範囲の記載に拘束されることなく、明細書および図面等の開示から、多様な技術的思想を抽出することができる。
空間的に相対的な用語「内」、「外」、「裏」、「下」、「低」、「上」、「高」などは、図示されているような、ひとつの要素または特徴の他の要素または特徴に対する関係を説明する記載を容易にするためにここでは利用されている。空間的に相対的な用語は、図面に描かれている向きに加えて、使用または操作中の装置の異なる向きを包含することを意図することができる。例えば、図中の装置をひっくり返すと、他の要素または特徴の「下」または「真下」として説明されている要素は、他の要素または特徴の「上」に向けられる。したがって、用語「下」は、上と下の両方の向きを包含することができる。この装置は、他の方向に向いていてもよく（９０度または他の向きに回転されてもよい）、この明細書で使用される空間的に相対的な記述子はそれに応じて解釈される。
車両の駆動システム１は、上記した構成に限定されない。たとえば、モータジェネレータ３をひとつ備える例を示したが、これに限定されない。複数のモータジェネレータを備えてもよい。電力変換装置４が、電力変換部としてインバータ６を備える例を示したが、これに限定されない。たとえば、複数のインバータを備える構成としてもよい。コンバータ１５のみを備えてもよい。
半導体装置１１（半導体素子１０）を、インバータ６やコンバータ１５に用いる例を示したが、これに限定されない。電力変換部（電力変換回路）を構成する上下アーム回路の少なくともひとつのアームに適用することができる。
半導体装置１１が、半導体素子１０をひとつのみ備える例を示したが、これに限定されない。一相分の上下アーム回路９を構成する複数の半導体素子１０を備えてもよい。複数相の上下アーム回路９を構成する複数の半導体素子１０を備えてもよい。
１…駆動システム、２…直流電源、３…モータジェネレータ、４…電力変換装置、５…平滑コンデンサ、６…インバータ、７…Ｐライン、７Ｈ…ＶＨライン、７Ｌ…ＶＬライン、８…Ｎライン、９…上下アーム回路、９Ｈ、９Ｌ…半導体素子、１０、１０Ｈ、１０Ｌ…半導体素子、１１…半導体装置、１２…出力ライン、１３…ＭＯＳＦＥＴ、１３ｄ…ドレイン電極、１３ｇ…ゲート電極、１３ｓ…ソース電極、１４…ダイオード、１５…コンバータ、１６…リアクトル、１７…フィルタコンデンサ、２０…半導体基板、２０ａ…一面、２１ｂ…裏面、２１…ＳｉＣ基板、２２…低濃度層、２３…ＪＦＥＴ部、２４…ディープ層、２５…電流分散層、２６…連結層、２７…ベース領域、２８…ソース領域、２９…ベースコンタクト領域、３０…トレンチ、３１…ゲート絶縁膜、３２…ゲート電極、３３…ソース電極、３４…層間絶縁膜、３５…ドレイン電極

Claims (9)

  1. 電力変換部（６、１５）の上下アーム回路（９）を構成する半導体素子（１０）を備えた半導体装置であって、
    前記半導体素子は、制御電極（１３ｇ）と、主電極である高電位側電極（１３ｄ）および低電位側電極（１３ｓ）と、を有し、
    前記制御電極と前記高電位側電極との間の寄生容量が、前記高電位側電極と前記低電位側電極との電位差に応じて変化する特性を有し、
    前記電位差が前記半導体素子のブレークダウン電圧の８０％であるときの前記寄生容量の値である第１容量値は、前記電位差が前記ブレークダウン電圧の２０％以上、４０％以下の範囲における前記寄生容量の任意の値である第２容量値よりも大きい半導体装置。
  2. 前記第２容量値に対する前記第１容量値の比が２以上である請求項１に記載の半導体装置。
  3. 前記半導体素子は、
    第１導電型のドレイン領域（２１）と、
    前記ドレイン領域上に形成され、前記ドレイン領域よりも不純物濃度が低い第１導電型の低濃度層（２２）と、
    前記低濃度層上に形成され、前記半導体素子の板厚方向に直交する第１方向に延設されるとともに、前記板厚方向および前記第１方向に直交する第２方向の幅が前記低濃度層よりも狭くされた第１導電型のＪＦＥＴ部（２３）と、
    前記ＪＦＥＴ部上に形成され、前記第２方向において前記ＪＦＥＴ部よりも幅が広くされた第１導電型の電流分散層（２５）と、
    前記低濃度層上に形成された第２導電型の半導体領域であり、前記第２方向において前記ＪＦＥＴ部を挟むとともに、前記電流分散層を取り囲んで前記電流分散層上にも配置された第２導電型領域（２４、２６、２７、２９）と、
    前記第２導電型領域上に形成され、前記低濃度層よりも不純物濃度が高い第１導電型のソース領域（２８）と、
    前記制御電極であり、前記ソース領域および前記第２導電型領域を貫通して前記電流分散層に達するトレンチ構造のゲート電極（３２）と、
    前記主電極であり、前記ソース領域に電気的に接続されたソース電極（３３）と、
    前記主電極であり、前記ドレイン領域に電気的に接続されたドレイン電極（３５）と、
    を有し、
    ブレークダウン電圧をＢＶとすると、前記ＪＦＥＴ部の幅が５９１．５３×ＢＶ－０．９９７以上とされている請求項１または請求項２に記載の半導体装置。
  4. 前記ＪＦＥＴ部の幅が２７８．５２×ＢＶ－０．７６７以下とされている請求項３に記載の半導体装置。
  5. 電力変換部（６、１５）の上下アーム回路（９）を構成する半導体素子（１０）を備えた半導体装置であって、
    前記半導体素子は、
    第１導電型のドレイン領域（２１）と、
    前記ドレイン領域上に形成され、前記ドレイン領域よりも不純物濃度が低い第１導電型の低濃度層（２２）と、
    前記低濃度層上に形成され、前記半導体素子の板厚方向に直交する第１方向に延設されるとともに、前記板厚方向および前記第１方向に直交する第２方向の幅が前記低濃度層よりも狭くされた第１導電型のＪＦＥＴ部（２３）と、
    前記ＪＦＥＴ部上に形成され、前記第２方向において前記ＪＦＥＴ部よりも幅が広くされた第１導電型の電流分散層（２５）と、
    前記低濃度層上に形成された第２導電型の半導体領域であり、前記第２方向において前記ＪＦＥＴ部を挟むとともに、前記電流分散層を取り囲んで前記電流分散層上にも配置された第２導電型領域（２４、２６、２７、２９）と、
    前記第２導電型領域上に形成され、前記低濃度層よりも不純物濃度が高い第１導電型のソース領域（２８）と、
    前記ソース領域および前記第２導電型領域を貫通して前記電流分散層に達するトレンチ構造のゲート電極（３２）と、
    前記ソース領域に電気的に接続されたソース電極（３３）と、
    前記ドレイン領域に電気的に接続されたドレイン電極（３５）と、
    を有し、
    前記半導体素子のブレークダウン電圧をＢＶとすると、前記ＪＦＥＴ部の幅が、５９１．５３×ＢＶ－０．９９７以上、２７８．５２×ＢＶ－０．７６７以下とされている半導体装置。
  6. 前記電力変換部は、インバータを含む請求項１～５いずれか１項に記載の半導体装置。
  7. 前記電力変換部は、直流電源（２）から供給される直流電圧を昇圧可能に構成されたコンバータを含む請求項１～６いずれか１項に記載の半導体装置。
  8. 前記インバータは、昇圧回路（１５）が出力した直流電圧を交流電圧に変換する請求項６に記載の半導体装置。
  9. 前記半導体素子は、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体を用いた基板（２０）に構成されている請求項１～８いずれか１項に記載の半導体装置。
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