CN113039651A - 半导体装置和使用其的电力转换装置 - Google Patents

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Abstract

提供高性能且高可靠性的功率半导体装置。半导体装置具有：形成于SiC基板(107)的第一主面且具有比SiC基板的杂质浓度低的杂质浓度的第一导电型的外延层(101)，形成于外延层的第二导电型的第一主体层和第二主体层(102)，形成于第一主体层的第一导电型的源极区域(103)，与作为被第一主体层和第二主体层夹着的外延层的JFET区域(104)和第一主体层相接且具有比外延层的杂质浓度高的杂质浓度的第一导电型的第一区域(105)，形成于JFET区域的第二导电型的第二区域(130)，在源极区域、第一主体层和第一区域中延伸而形成的沟槽(106)，形成于沟槽的内壁的绝缘膜(110)和形成于沟槽的绝缘膜上的栅极电极(111)。

Description

半导体装置和使用其的电力转换装置
技术领域
本发明涉及功率半导体装置和使用其的电力转换装置、电机系统、汽车、铁道车辆。
背景技术
以往，在作为功率半导体设备之一的功率金属绝缘膜半导体场效应晶体管(MISFET：Metal Insulator Semiconductor Field Effect Transistor)中，主流是采用硅(Si)基板的功率MISFET(以下，记为Si功率MISFET)。
与此相对，采用碳化硅(SiC)基板(以下，记为SiC基板)的功率MISFET(以下，记为SiC功率MISFET)与Si功率MISFET相比，能够高耐压化和低损耗化。因此，在节电和考虑环境型逆变器技术领域中，尤其受到关注。
SiC功率MISFET与Si功率MISFET相比，在相同耐压下能够使导通电阻低电阻化。这是由于碳化硅(SiC)的绝缘破坏电场强度比硅(Si)的绝缘破坏电场强度大大约7倍，能够使作为漂移层(drift layer)的外延层变薄。但是，如果考虑要由碳化硅(SiC)得到的本来特性，还不能说得到了充分的特性，从能量利用率高的观点，期待导通电阻的进一步降低。
专利文献1中公开了：对于现有的DMOS(Double diffused Metal OxideSemiconductor，双扩散金属氧化物半导体)结构的高沟道寄生电阻，在(0001)面的基板中形成沟槽以在主体层内部挖出槽，从而利用沟道移动度高的(11-20)面、(1-100)面扩大有效的沟道宽度(以下，将该结构称为沟槽型DMOS)。由此，能够不损害关闭时的沟槽底部的可靠性而降低沟道寄生电阻，降低导通电阻。
此外，专利文献2中公开了一种结构，通过在基板表面较浅地形成与主体层相同极性的杂质区域(以后，称为电场缓和层)，从而提高沟槽型DMOS的耐压。
现有技术文献
专利文献
专利文献1：国际公开第2015/177914号
专利文献2：国际公开第2016/116998号
发明内容
发明要解决的课题
专利文献1的沟槽型DMOS中，由于要在主体层内形成沟槽底部，因而需要形成比主体层更高浓度的电流扩散层。该电流扩散层与外延层相比是非常高的浓度，因而难以形成设备高耐压化所需的空乏层，会有降低耐压的危险。此外，由于电流扩散层-主体层之间相对形成位置的相互抵消(以后，称为错位(合わせ偏移))，会在主体层间存在的JFET区域内形成高浓度区域，阻碍空乏化，其结果是，由芯片内的最弱单位(セル)决定的耐压有可能大幅下降。
需说明的是，专利文献2的电场缓和层由于形成在基板表面，因此对于电流扩散层的错位没有效果。
本发明的目的在于，提供一种半导体装置，其能够改善因沟槽型DMOS的电流扩散层导致的耐压下降，能够期待高性能和高可靠性。
解决课题的方法
作为本发明的一个实施方式的半导体装置具有第一导电型的SiC基板，形成于SiC基板的第一主面且具有比SiC基板的杂质浓度低的杂质浓度的第一导电型的外延层，形成于SiC基板的与第一主面相对的第二主面的漏极区域，形成于外延层的第二导电型的第一主体层和第二主体层，形成于第一主体层的第一导电型的第一源极区域，与作为被夹在第一主体层和第二主体层中的外延层的JFET区域和第一主体层相接且具有比外延层的杂质浓度高的杂质浓度的第一导电型的第一第一区域，形成于JFET区域的第二导电型的第二区域，在第一源极区域、第一主体层和第一第一区域中延伸而形成的第一沟槽，形成于第一沟槽的内壁的绝缘膜和形成于第一沟槽的绝缘膜上的栅极电极。
发明效果
提供高性能和高可靠性的半导体装置。
其他课题和新特征可基于本说明书的记述和附图而更加明晰。
附图说明
图1是搭载了多个SiC功率MISFET的半导体芯片的要部俯视图。
图2A是SiC功率MISFET的要部立体图。
图2B是SiC功率MISFET的终端部中的要部立体图。
图3A是图2A的线段AA’处的SiC功率MISFET的要部截面图。
图3B是图2A的线段BB’处的SiC功率MISFET的要部截面图。
图4是图2A的线段CC’处的SiC功率MISFET的要部截面图。
图5是说明沟槽型DMOS(无错位)的SiC功率MISFET中沟道关闭时的空乏层结构的图。
图6是说明沟槽型DMOS(有错位)的SiC功率MISFET中沟道关闭时的空乏层结构的图。
图7是说明实施例1的SiC功率MISFET(有错位)中沟道关闭时的空乏层结构的图。
图8是说明实施例1中的碳化硅半导体装置的制造工序的图。
图9是工序P1中的碳化硅半导体装置的要部截面图。
图10A是工序P2中的碳化硅半导体装置的要部截面图。
图10B是工序P2中的碳化硅半导体装置的要部截面图。
图10C是工序P2中的碳化硅半导体装置的要部截面图。
图10D是工序P2中的碳化硅半导体装置的要部截面图。
图11是工序P2中的碳化硅半导体装置的要部截面图。
图12是接着图11的、碳化硅半导体装置的制造工序中与图6相同部位的碳化硅半导体装置的要部截面图。
图13是工序P2中的碳化硅半导体装置的要部截面图。
图14是工序P4中的碳化硅半导体装置的要部俯视图。
图15A是工序P4中的碳化硅半导体装置的图14的线段AA’处的要部截面图。
图15B是工序P4中的碳化硅半导体装置的图14的线段BB’处的要部截面图。
图16是工序P4中的碳化硅半导体装置的图14的线段AA’处的要部截面图。
图17是工序P5中的碳化硅半导体装置的要部截面图。
图18是工序P5中的碳化硅半导体装置的要部截面图。
图19是工序P5中的碳化硅半导体装置的要部截面图。
图20是工序P6中的碳化硅半导体装置的要部截面图。
图21是工序P6中的碳化硅半导体装置的要部截面图。
图22是工序P6中的碳化硅半导体装置的要部截面图。
图23是工序P6中的碳化硅半导体装置的要部截面图。
图24是工序P6中的碳化硅半导体装置的要部截面图。
图25是实施例2中的SiC功率MISFET的要部截面图。
图26是说明沟槽型DMOS(无错位)的SiC功率MISFET中沟道导通时的空乏层结构的图。
图27是说明实施例2的SiC功率MISFET(无错位)中沟道导通时的空乏层结构的图。
图28是实施例2的碳化硅半导体装置的制造工序中的碳化硅半导体装置的要部截面图。
图29是说明实施例1的SiC功率MISFET(有较大错位)中沟道关闭时的空乏层结构的图。
图30是说明实施例3的SiC功率MISFET(有较大错位)中沟道关闭时的空乏层结构的图。
图31是说明实施例4的SiC功率MISFET中沟道导通时的空乏层结构的图。
图32是说明实施例1的SiC功率MISFET中沟道导通时的空乏层结构的图。
图33是说明组合实施例1、实施例2、实施例3和实施例4的SiC功率MISFET的沟道导通时的空乏层结构的图。
图34是说明组合实施例1、实施例2、实施例3和实施例4的SiC功率MISFET(有错位)中沟道关闭时的空乏层结构的图。
图35是实施例5的SiC功率MISFET的要部截面图。
图36是实施例5的SiC功率MISFET的要部截面图。
图37是实施例6的碳化硅半导体装置的要部俯视图。
图38是电力转换装置(逆变器)的电路图。
图39是电力转换装置(逆变器)的电路图。
图40是电动汽车的构成图。
图41是升压转换器的电路图。
图42是铁道车辆的构成图。
具体实施方式
以下实施方式中，为了方便而需要时，分割为多个章节或实施方式来进行说明，但除非特别说明，这些并不是相互间没有关系，一方与其他各方的一部或全部的变形例、详细说明、补充说明等都存在关系。
此外，以下实施方式中所使用的附图中，即使是平面图有时也会为了容易理解附图而施加阴影。此外，用于说明以下实施方式在全部附图中，对于具有相同功能的部件原则上赋予相同符号，省略其重复说明。以下，基于附图对本发明的实施方式进行详细说明。
实施例1
《碳化硅半导体装置》
使用图1对实施例1涉及的碳化硅半导体装置的结构进行说明。图1是搭载了多个SiC功率MISFET的半导体芯片的要部俯视图。
如图1所示，搭载了碳化硅半导体装置的半导体芯片1由位于多个n沟道型SiC功率MISFET并联连接后的源极配线用电极2的下方的活性区域(SiC功率MISFET形成区域、元件形成区域)和俯视时包围活性区域的周边形成区域构成。在周边形成区域中形成：以俯视时包围活性区域的方式形成的多个p型浮置场限环(FLR：Floating Field Limited Ring)3和以俯视时进一步包围多个p型FLR3的方式形成的n型保护环4。
在n型碳化硅(SiC)外延基板(以下，记为SiC外延基板)的活性区域的表面侧，形成SiC功率MISFET的栅极电极、n++型源极区域和沟道区域等，在SiC外延基板的背面侧，形成SiC功率MISFET的n+型漏极区域。
通过在活性区域的周边形成多个p型FLR3，在关闭时最大电场部分依次移向外侧的p型FLR3而在最外周的p型FLR3屈服(降伏)，从而能够使碳化硅半导体装置高耐压化。图1中图示了形成3个p型FLR3的例子，但不限于此。此外，n++型保护环4具有保护在活性区域中形成的SiC功率MISFET的功能。
活性区域内形成的多个SiC功率MISFET6在俯视时具有条纹图案，通过与这些条纹图案连接的引出配线(栅极总线)，全部SiC功率MISFET的栅极电极与栅极配线用电极8电连接。
此外，多个SiC功率MISFET覆盖源极配线用电极2，各个SiC功率MISFET的源极和主体层的电位固定层与源极配线用电极2连接。源极配线用电极2通过设置在保护半导体芯片1的钝化膜的源极开口部7而与外部配线连接。栅极配线用电极8形成为与源极配线用电极2分开，与各个SiC功率MISFET的栅极电极连接。栅极配线用电极8也同样地通过设置在保护半导体芯片1的钝化膜的栅极开口部5而与外部配线连接。此外，在n型SiC外延基板的背面侧形成的n+型漏极区域与在n型SiC外延基板的整个背面形成的漏极配线用电极(未图示)电连接。
接下来，对本实施方式中的SiC功率MISFET的结构进行说明。图2A是SiC功率MISFET的要部立体图。
在由碳化硅(SiC)构成的n+型SiC基板107的表面(第一主面)上，形成由比n+型SiC基板的杂质浓度低的碳化硅(SiC)构成的n-型外延层101。n-型外延层101作为漂移层来发挥功能。外延层101的厚度例如为5～50μm的程度。
在外延层101内形成距外延层101的表面具有预定深度的p型主体层(阱区)102。此外，在p型主体层102内形成距外延层101的表面具有预定深度的以氮为杂质的n+型源极区域103。
将被相邻的主体层102a和主体层102b夹着的外延层101的一部分称为JFET区域104。以在p型主体层102和JFET区域104中延伸的方式，形成距外延层101的表面具有预定深度的n+型电流扩散层105。在被n+型电流扩散层105a和n+型电流扩散层105b夹着的区域的一部分形成p型电位固定层130。该p型电位固定层130也可以与电流扩散层105相接。此外，也可以不必位于相邻的2个电流扩散层105a和电流扩散层105b的中央。
以从n++型源极区域103开始，经过p型主体层102并跨过n+型电流扩散层105的方式形成多个沟槽106。沟槽106的底面与p型主体层102相接。图2A中虽未图示，但如后所述，在沟槽106上形成栅极绝缘膜110和绝缘膜117。在栅极绝缘膜110上形成栅极电极111。
图2B显示元件形成部的终端区域的立体图。JFET区域104以p型主体层102形成终端，p型电位固定层130可以与形成终端部的主体层102连接，也可以不连接。在电位固定层130不与主体层102连接的情形时，p型电位固定层130的电位在栅极关闭时固定于与栅极电位几乎相等的值。这是因为电位固定层130的电位由pn二极管与栅极绝缘膜相对于栅极电位的容量分压来确定，但一般来说pn二极管的容量是非常低的容量。另一方面，在与主体层102连接的情形时，通过p型主体层102而与源极电极连接，固定于源极电位。在电位固定层130与主体层102不连接的情形时，优选其隙间宽度d1小于周期结构中的p型电位固定层130与p型主体层102的隙间宽度d2。这是因为：由于隙间宽度越大则耐压越下降，因此避免因耐压下降而引起从终端部开始破坏。
参照图3A～图5对实施例1的结构进行详细说明。图3A是包括图2A中通过与沟槽的长度方向平行地形成沟槽的区域的基板主面上的线段AA’且与SiC基板主面垂直的面的截面结构。如图3A所示，除了源极接触区域(金属硅化物层)113，在包括被主体层102夹着的JFET区域104表面的平坦部139的基板主面134上形成有绝缘膜117，栅极电极111在栅极绝缘膜110和绝缘膜117上形成以便在源极区域103和主体层102和电流扩散层105中延伸，并与相邻的沟槽连接。
另一方面，图3B是包括图2A中通过未与沟槽的长度方向平行地形成沟槽的区域的基板主面上的线段BB’且与SiC基板主面垂直的面的截面结构。在基板主面上，除了源极接触区域113之外整面存在绝缘膜117，栅极电极111形成在绝缘膜117上以便在源极区域103、主体层102和电流扩散层105、JFET区域104和p型电位固定层130中延伸。
图4是包括图2A中通过与沟槽的长度方向垂直地形成p型电位固定层130的区域的基板主面上的线段CC’且与SiC基板表面垂直的面的截面结构。在SiC基板表面上存在绝缘膜117，栅极电极111在绝缘膜117上与相邻单位连接。p型电位固定层130以距SiC基板表面预定深度形成，与相邻单位连接。在活性区域的终端部分中，如上所述，p+型电位固定层130可以与主体层120连接，也可以不连接。
p型主体层102的距外延层101表面的深度(第一深度L1)例如为0.5～2.0μm的程度。此外，n++型源极区域103的距外延层101表面的深度(第三深度L3)例如为0.1～1.0μm的程度。n+型电流扩散层105的距外延层101表面的深度(第四深度L4)例如为0.1～1.0μm的程度。p型主体层102与n+型电流扩散层105不重叠的宽度W1例如为0.1～2.0μm的程度。沟槽106的距外延层101表面的深度(第六深度L6)比p型主体层102的距外延层101表面的深度(第一深度L1)浅，例如为0.1～1.5μm的程度。沟槽106的与沟道长度平行方向的长度例如为0.5～3.0μm的程度。沟槽106的与沟道宽度平行方向的长度例如为0.1～2.0μm的程度。与沟道宽度平行方向的沟槽间隔例如为0.1～2.0μm的程度。p++型主体层接触区域109的距外延层101表面的深度(第二深度L2)例如为0.1～0.5μm的程度。p型电位固定层130的深度例如为0.1～2.0μm的程度，宽度比JFET区域104窄，例如为0.1～5.0μm的程度。n+型电流扩散层105与p型电位固定层130的间隔可以任意指定，例如为0～2.0μm的程度。栅极绝缘膜110的膜厚例如为0.005μm至0.015μm。厚的绝缘膜117的膜厚一定比栅极绝缘膜110厚，例如为0.1～3.0μm的程度。
需说明的是，“-”和“+”是表示导电型为n型或p型的相对的杂质浓度的符号，例如，n型杂质的杂质浓度按“n-”、“n”、“n+”、“n++”的顺序依次提高。
n+型SiC基板107的杂质浓度优选范围例如为1×1018～1×1021cm-3。n-型外延层101的杂质浓度优选范围例如为1×1014～1×1017cm-3。p型主体层102的杂质浓度优选范围例如为1×1016～1×1019cm-3。p型主体层102的最大杂质浓度优选范围例如为1×1017～1×1019cm-3。此外，n++型源极区域103的杂质浓度优选范围例如为1×1019～1×1021cm-3。n+型电流扩散层105的杂质浓度优选范围例如为5×1016～5×1018cm-3。p++型主体层接触区域109的杂质浓度优选范围例如为1×1019～1×1021cm-3的范围。p型电位固定层130的最大杂质浓度优选范围比n+型电流扩散层105的杂质浓度高，为1×1016～1×1019cm-3。
接下来，参照图5～图7对实施例1涉及的SiC功率MISFET的构成的特征进行说明。
参照图5对现有的沟槽型DMOS的沟道关闭时空乏层的结构进行说明。从JFET区域104上部的SiC外延基板表面141开始延伸的空乏层的端部140a、从主体层102开始延伸的空乏层的端部140b和140c都随着漏极-源极施加电压的增加而发展。通过从SiC外延基板表面141开始延伸的空乏层的端部140a与从主体层102开始延伸的空乏层的端部140b和140c接触，使JFET区域空乏化，从而绝缘。由此，JFET区域104的电位下降，能够提高由对栅极绝缘膜110施加的电场所决定的栅极-漏极耐压和主要由对主体层102和JFET区域104或外延层101的接合部施加的电场所决定的主耐压。这时，由于电流扩散层105比JFET区域104的浓度高，因而在电流扩散层105中空乏层难以发展。因此，如果在电流扩散层105中产生错位，则其空乏化会大大受到影响，耐压会大幅下降。
参照图6对现有的沟槽型DMOS中在电流扩散层105产生错位时的空乏层结构进行说明。在电流扩散层105向基板水平右侧移动时，空乏层的端部140a的起点距左侧主体层102变远，从而空乏层的端部140a与空乏层的端部140b的结合变得困难，其结果是，栅极绝缘膜110的表面附近的电位和JFET区域104的电位就维持为漏极电位，通过对栅极绝缘膜110或主体层102与JFET区域104的接合部分施加高电场就能够发生绝缘破坏。功率设备的耐压由多个并联单位的耐压中最小的那个决定(称为最短板模式)。作为错位，需要假定为将相对于平板印刷的基准标记的主体层102的偏移、电流扩散层105的偏移和掩模旋转等全部加在一起后的错位，尤其是JFET区域104的宽度大的设备中，伴随着错位的耐压下降变得显著。
参照图7对由实施例1的设备结构改善空乏层的结构的情况进行说明。图7的设备中也与图6同样，电流扩散层105向基板水平右侧移动。这时，与图6所示的沟槽型DMOS不同，代替从SiC基板表面开始的空乏层的端部140a，从p型电位固定层130开始的空乏层的端部140d进行发展。该空乏层的端部140d的起点位于距SiC外延基板表面141较深的位置，因而在其发展中难以受到电流扩散层105的影响。因此，即使在产生电流扩散层105的错位时，也能发生空乏化，改善由最短板模式所决定的元件整体的耐压。
进一步，在存在p型电位固定层130的区域，由于漏极-栅极电极之间串联地插入JFET区域104-电位固定层130的pn二极管，能够大幅降低反馈电容(帰還容量)。此外，通过适当地设定p型电位固定层130相对于p型主体层102的长宽比，能够调整空乏化，因而能够将反馈电容-漏极电压特性控制为优选的特性。基于该效果能够降低开关损耗并提高相对于击穿(誤点弧)等动态特性的可靠性。如上所述，基于实施例1的结构，能够提供同时实现比现有的MOS结构、沟槽MOS结构更低损耗和更高可靠性的设备。
此外，由于能够维持具有高沟道移动度和宽沟道宽度的沟槽型DMOS的优点，同时改善耐压并且提高开关特性，因而能够提供高可靠和高性能的SiC功率MISFET。
《碳化硅半导体装置的制造方法》
对于实施例1的碳化硅半导体装置的制造方法，使用以下附图以工序顺序进行说明。图8是说明实施例1中的半导体装置的制造方法的工序图。
＜工序P1＞
在工序P1中形成外延层(漂移层)。首先，如图9所示，准备n+型4H-SiC基板107。n+型SiC基板107中导入有n型杂质。该n型杂质例如为氮(N)，该n型杂质的杂质浓度例如为1×1018～1×1021cm-3的范围。此外，n+型SiC基板107具有硅面和碳面的有各向异性的极性面，本实施方式中，n+型SiC基板107的表面为(0001)硅面，但不限制碳面的利用。
接下来，在n+型SiC基板107的表面(第一主面)通过外延生长法形成碳化硅(SiC)的n-型外延层101。n-型外延层101中导入有比n+型SiC基板107的杂质浓度低的n型杂质。n-型外延层101的杂质浓度依赖于SiC功率MISFET的元件规格，但例如为1×1014～1×1017cm-3的范围。此外，n-型外延层101的厚度例如为5～50μm。通过上述工序，形成具有n+型SiC基板107和n-型外延层101的SiC外延基板。
＜工序P2＞
在工序P2中注入各种杂质。如图9所示，在n+型SiC基板107的背面形成距n+型SiC基板107的背面(第二主面)具有预定深度(第七深度L7)的n+型漏极区域108。n+型漏极区域108的杂质浓度例如为1×1019～1×1021cm-3的范围。
接下来，如图10A所示，在n-型外延层101的表面上形成掩模M11。掩模M11的厚度例如为1.0～3.0μm的程度。元件形成区域中的掩模M11的宽度例如为1.0～10.0μm的程度。作为掩模材料，能够使用无机材料的SiO2膜、Si膜、SiN膜、有机材料的抗蚀膜、聚酰亚胺膜等。
接下来，透过掩模M11向n-型外延层101离子注入p型杂质，例如铝原子(Al)。由此，在n-型外延层101的元件形成区域形成p型主体层102。需说明的是，虽省略图示，但同时在元件形成区域周边形成p型FLR3。作为终端部的结构，不限于此，也可以是例如结终端扩展(JTE：Junction Termination Extension)结构。另外，该p型FLR3也可以使用与该工序不同的掩模来形成。
距p型主体层102的外延层101表面的深度(第一深度L1)例如为0.5～2.0μm的程度。此外，p型主体层102的杂质浓度例如为1×1016～1×1019cm-3的范围。此外，p型主体层102的最大杂质浓度例如为1×1017～1×1019cm-3的范围。
接下来，如图10B所示，在除去掩模M11后，形成掩模M12。掩模M12的厚度例如为0.5～3.0μm的程度。元件形成区域中的掩模M12的宽度例如为2.0～10.0μm的程度。掩模M12例如由抗蚀膜形成。
接下来，透过掩模M12向n-型外延层101离子注入p型杂质，例如铝原子(Al)。由此，在p型主体层102之间的JFET区域104内形成p型电位固定层130。p型电位固定层130距外延层101表面的深度例如为0.1～2.0μm的程度。此外，p型电位固定层130的杂质浓度例如为1×1016～1×1019cm-3的范围。
以上的p型主体层102和p型电位固定层130的形成方法能够自校准化。如图10C所示，形成掩模MSA1，以与其部分重复的方式形成掩模MSA2。透过该掩模MSA1和掩模MSA2，通过离子注入而形成p型主体层102。接着，如图10D所示，选择性除去掩模MSA2后，以与掩模MSA1部分重复的方式形成掩模MSA3。透过掩模MSA1和掩模MSA3，通过离子注入而形成p型电位固定层130。掩模MSA1使用在除去掩模MSA2和掩模MSA3时不会被蚀刻的材料。例如，掩模MSA1能够使用SiO2膜、Si膜、SiN膜，掩模MSA2和掩模MSA3能够使用抗蚀膜。掩模MSA1、掩模MSA2、掩模MSA3的厚度例如为0.5～3.0μm的程度。掩模MSA1的宽度例如为1.0～5.0μm的程度。掩模MSA2、掩模MSA3的宽度各为分别从掩模M11、掩模M12的值减去与掩模MSA1重复宽度后的值。掩模MSA1与掩模MSA2或掩模MSA3的重复宽度为0.3μm～4.7μm。优选使该重复宽度比所使用的平板印刷装置的假定的错位宽度大。通过以上的努力，能够提高p型主体层102与p型电位固定层130的相对位置的精度，改善元件的耐压和损耗，提高成品率。
接下来，如图11所示，在将基板上的掩模全部除去后，由例如抗蚀膜形成掩模M13。掩模M13的厚度例如为0.5～3.0μm的程度。掩模M13的宽度例如为0.5～4.0μm的程度。掩模M13在n++型源极区域103形成部形成开口。此外，虽省略图示，但在掩模M13中，在FLR3的外周形成保护环4的区域也设置开口部。透过掩模M13在p型主体层102离子注入n型杂质，例如氮原子(N)、磷原子(P)，形成n++型源极区域103，虽省略图示，但在周边形成区域也形成n++型保护环4。
接下来，如图12所示，除去掩模M13，形成掩模M14。掩模M14例如由抗蚀膜形成。掩模M14的厚度例如为0.5～3.0μm的程度。掩模M14在p++型主体层接触区域109形成部形成开口。透过掩模M14，在p型主体层102离子注入p型杂质，形成p++型主体层接触区域109。p++型主体层接触区域109距p型主体层102表面的深度(第二深度L2)例如为0.1～0.5μm的程度。p++型主体层接触区域109的杂质浓度例如为1×1019～1×1021cm-3的范围。
接下来，如图13所示，除去掩模M14，由例如抗蚀膜形成掩模M15。掩模M15的厚度例如为1～4μm的程度。掩模M15在n+型电流扩散层105形成部形成开口。透过掩模M15在n-型外延层101和p型主体层102中离子注入n型杂质，形成n+型电流扩散层105。
＜工序P3＞
在工序P3中，进行活性化退火。在除去掩模M15后，虽省略图示，但在SiC外延基板的表面上和背面上，例如通过等离子体CVD法堆叠碳(C)膜。碳(C)膜的厚度例如为0.03μm左右。在由该碳(C)膜被覆SiC外延基板的表面和背面后，对SiC外延基板在1500℃以上的温度进行2～3分钟程度的热处理。由此，对离子注入SiC外延基板后的各杂质进行活性化。热处理后，例如通过氧等离子体处理将碳(C)膜除去。
＜工序P4＞
在工序P4中形成沟槽。图14是并联连接的SiC功率MISFET的要部俯视图，图15A是通过图14的形成有沟槽的区域的线段AA’处的要部截面图，图15B是通过图14的未形成沟槽的区域的线段BB’的要部截面图。如图15A、图15B所示，掩模M16由绝缘膜、例如氧化硅膜形成。掩模M16的厚度优选比随后工序中形成的栅极绝缘膜110厚，例如为0.01～4μm的程度。掩模M16中，在随后工序中要形成沟槽106的区域设置有开口部分(图15A)。以后的工序参照作为图14的线段AA’处的要部截面图的图16～图24进行说明。
如图16所示，采用各向异性干式蚀刻工艺，形成在n++型源极区域103、p型主体层102和n+型电流扩散层105中延伸的沟槽106。所形成的沟槽的深度比p型主体层102的深度浅。所形成的沟槽的深度例如为0.1～1.5μm的程度。沟槽的与沟道长度平行方向的长度例如为0.5～3.0μm的程度。沟槽的与沟道宽度平行方向的长度例如为0.1～1.0μm的程度。与沟道宽度平行方向的沟槽间隔例如为0.1～1.0μm的程度。在该干式蚀刻工序时，掩模M16的开口部的肩部被倒圆而形成绝缘膜117，不仅提高在被主体层102夹着的JFET区域104与栅极电极之间、源极区域103与栅极电极之间的绝缘膜可靠性，还能作为场绝缘膜来发挥功能。
＜工序P5＞
在工序P5中，形成栅极堆垛。如图17所示，在外延层101的表面、沟槽106表面和厚绝缘膜117表面上，通过各向同性的堆叠法形成栅极绝缘膜110。栅极绝缘膜110的底面135和侧面133a是均匀的膜厚。栅极绝缘膜110例如由通过热CVD法形成的SiO2膜构成。栅极绝缘膜110的厚度例如为0.005～0.15μm的程度。需说明的是，栅极绝缘膜110也可以仅在沟槽的底部选择性增厚，这种情况下，可以例如采用碳面作为基板主面，通过热氧化来形成栅极绝缘膜110。绝缘膜117的膜厚可以小于等于栅极绝缘膜110的膜厚，但优选越厚越好。具体而言，绝缘膜117的膜厚如果为栅极绝缘膜110的膜厚的3倍以上，则可以有效地降低绝缘膜电场。
接下来，如图18所示，在栅极绝缘膜110上形成多晶硅(Si)膜111A。多晶硅(Si)膜111A沿着先前工序中堆叠的绝缘膜110的表面堆叠。在绝缘膜117较厚时，由于多晶硅(Si)膜111A不沿着SiC基板的表面形状而是分离，因而能缓和沟槽上部角部的电场集中，提高耐压。多晶硅(Si)膜111A的厚度例如为0.01～4μm的程度。多晶硅(Si)膜111A的极性可以为n型也可以为p型，可以对应于阈值电压来调整。
接下来，如图19所示，采用掩模M17(感光抗蚀膜)通过干式蚀刻法对多晶硅(Si)膜111A进行加工，形成栅极电极111。除此之外，还可以通过干式蚀刻对在被p型主体层102夹着的p型电位固定层130上的多晶硅(Si)膜111B进行开口。
＜工序P6＞
在工序P6中，形成各种电极。如图20所示，在主体层102的表面上，通过例如等离子体CVD法，以覆盖栅极电极111和栅极绝缘膜110的方式形成层间绝缘膜112。
接下来，如图21所示，采用掩模M18(感光抗蚀膜)通过干式蚀刻法对层间绝缘膜112和栅极绝缘膜110和绝缘膜117进行加工，形成直达n++型源极区域103的一部分和p++型主体层接触区域109的开口部CNT_S。
接下来，如图22所示，在除去掩模M18后，在开口部CNT_S的底面中露出的n++型源极区域103的一部分和p++型主体层接触区域109的各自表面上，形成金属硅化物层113。首先，虽省略图示，但在外延层101的表面上以覆盖层间绝缘膜112和开口部CNT_S的内部(侧面和底面)的方式，通过例如溅射法堆叠例如镍(Ni)来作为第一金属膜。该第一金属膜的厚度例如为0.05μm的程度。接着通过在600～1000℃实施硅化物化热处理，在开口部CNT_S的底面上使第一金属膜与外延层发生反应，在开口部CNT的底面中露出的n++型源极区域103的一部分和p++型主体层接触区域109的各自表面上，形成作为金属硅化物层113的例如硅化镍(NiSi)层。接着，通过湿式蚀刻法将未反应的第一金属膜除去。湿式蚀刻法中例如使用硫酸过氧化氢。
接下来，虽省略图示，但采用掩模(感光抗蚀膜)对层间绝缘膜112进行加工，形成直达栅极电极111的开口部CNT_G。开口部CNT_G被设计用来与栅极配线用电极8和栅极电极111连接。
接下来，如图23所示，在层间绝缘膜112上堆叠第三金属膜，例如由钛(Ti)膜和氮化钛(TiN)膜和铝(Al)膜构成的层叠膜，该层间绝缘膜112包括直达在n++型源极区域103的一部分和p++型主体层接触区域109的各自表面形成的金属硅化物层113的开口部CNT_S以及直达栅极电极111的开口部CNT_G(省略图示)的内部。铝(Al)膜的厚度例如优选为2.0μm以上。接着，通过对第三金属膜进行加工，形成隔着开口部CNT_S内的金属硅化物层113与n++型源极区域103的一部分和p++型主体层接触区域109电连接的源极配线用电极2和通过开口部CNT_G与栅极电极111电连接的栅极配线用电极8。
接下来，省略图示，但使SiO2膜或聚酰亚胺膜作为钝化膜以覆盖栅极配线用电极8和源极配线用电极2的方式来堆叠。
接下来，省略图示，对钝化膜进行加工来形成钝化。这时，形成源极电极开口部7和栅极电极开口部5。
接下来，省略图示，通过例如溅射法，在n+型漏极区域108堆叠第二金属膜。该第二金属膜的厚度例如为0.1μm的程度。
接下来，如图24所示，通过实施激光硅化物化热处理，使第二金属膜与n+型漏极区域108发生反应，形成金属硅化物层115来覆盖n+型漏极区域108。接着，以覆盖金属硅化物层115的方式形成漏极配线用电极116。在漏极配线用电极116上，堆叠Ti膜和Ni膜和金(Au)膜的层叠膜0.5～1.0μm而形成。
然后，将源极配线用电极2、栅极配线用电极8和漏极配线用电极116分别与外部配线电连接。
这样，根据实施例1，如上所述，通过形成p型电位固定层130，将电流扩散层105的错位的影响降低，实现由最短板模式形成的耐压的提高，大幅提高MISFET的可靠性。
进而，在通常的DMOS结构和沟槽型DMOS中，电流扩散层105和外延层101中的夹着绝缘膜117和栅极绝缘膜110且与栅极电极111相对的面会形成电容，成为反馈电容的主要部分，但如图24所示，实施例1的结构中，对于存在p型电位固定层130的部分，由于与串联插入的pn结等价，因而可以不考虑这部分的容量，大幅降低反馈电容。这样的效果与降低开关损耗和防止击穿有关。进而，如本实施例中说明的那样，能够相对于p型主体层102自校准地形成p型电位固定层130。因而JFET电阻值不显著增加。
如上所述，通过形成p型电位固定层130，能够不损害与通常的沟槽型MOS结构同等低的沟道电阻，而改善作为课题的耐压，进而实现良好的开关特性，因而能够提供比现有的沟槽型DMOS更高可靠和低损耗的SiC功率MISFET。由此，能够提供具有高可靠性的碳化硅半导体装置和其制造方法。
实施例2
图25是实施例2的SiC功率MISFET的要部截面图，尤其是JFET区域204附近的放大图。与实施例1的不同点在于，p型电场缓和层231从n+型电流扩散层205经过JFET区域204、p型电位固定层230而在SiC基板表面的正下方形成。这样的话，通过同时使用p型电位固定层230和p型电场缓和层231，能够使各方法的缺点最小化并同时大幅提高耐压。如专利文献2那样，电场缓和层231在提高沟槽型DMOS的耐压和保护栅极绝缘膜110方面有效果。但是，对于如上所述的电流扩散层205的错位而言，高耐压化不充分。此外，如图26的现有的沟槽型DMOS中沟道导通时的空乏层分布图所示(符号240表示空乏层的端部)，会有由于电场缓和层231-外延层之间的内置电位，空乏层也从JFET区域204上部的基板表面开始进展，由于电流通路变窄，JFET电阻增大的所谓此消彼长(トレードオフ)的关系。虽省略图示，但p型电位固定层230以单体存在时也会有空乏层从p型电位固定层230开始进展的同样的此消彼长的关系。由于这两种结构中的任一种情形时所形成的空乏层的位置都相同，因此通过同时使用p型电场缓和层231和p型电位固定层230，与仅使用任一种结构的情形相比，能够抑制新的电阻的增加且同时能实现大幅的耐压提升。
使用图27对因实施例2的结构导致的沟道导通时的空乏层分布进行说明。p型电位固定层230由于配置于从n型电场缓和层231开始的空乏层存在的区域，因而因p型电位固定层230的追加而导致的空乏层宽度，即JFET电阻的增加就会非常小。另一方面，由p型电位固定层230导致的大幅的耐压提升的好处如果被利用于扩大由p型主体层202的隙间宽度所定义的JFET宽度，则能够得到更低的JFET电阻。由上述可知，通过同时使用p型电场缓和层231和p型电位固定层230，能够实现更低损耗且更高耐压的SiC功率MISFET。
需说明的是，图25～图27中虽省略了详细说明，但符号202表示p型主体层，符号206表示沟槽，符号210表示栅极绝缘膜，符号217表示绝缘膜。
《碳化硅半导体装置的制造方法》
对于实施例2的碳化硅半导体装置的制造方法，仅就要点使用图28进行说明。
p型电场缓和层231的形成工序只要在实施例1中的主体层形成工序以后且活性化工序以前就可以插入到任意工序中。例如，图28表示实施例1的工序中，在形成n型电流扩散层205后形成p型电场缓和层231的情形的例子。
直至形成n型电流扩散层205和除去全部的掩模为止，与实施例1相同。接着，例如使用抗蚀膜来形成掩模M21。透过掩模M21离子注入p型杂质，例如铝原子(Al)，形成p型电场缓和层231。掩模M21的厚度例如为1～4μm的程度。掩模M21的开口部宽度优选为能埋住n型电流扩散层205的全部表面的宽度。p型电场缓和层231的杂质浓度比基板中同一点的n型电流扩散层205的浓度高，例如为1×1016～1×1019cm-3的范围。
对于p型电场缓和层231，可以使用与p型电流扩散层205相同的掩模和在JFET区域204开口的掩模，分为两次以上来进行注入。这种情形下，由于能相对于电流扩散层205进行自校准，因此对沟道的影响非常小。
通过如此并用p型电场缓和层231和p型电位固定层230，能有效地利用空乏层的结构，同时进行高耐压化和低损耗化。进而，由于减小了绝缘膜在n型区域露出的面积，因而还能够降低反馈电容，降低开关损耗，防止击穿。
实施例3
图30是实施例3的SiC功率MISFET的要部截面图的、尤其是JFET区域304附近的放大图。与上述实施例1的不同点在于，p型电位固定层330形成直至比n型电流扩散层305更深的位置。
为了比较，在图29中显示了实施例1的结构中，例如伴随与图7所示的例子相比产生更大错位时的空乏层的结构。在n型电流扩散层105也存在于p型电位固定层130的下部的情形下，从p型电位固定层130开始的空乏层的端部140d不能发展。这种情形下，p型电位固定层130不能使空乏层闭塞，有耐压大幅下降的危险。
对此，在实施例3中，如图30所示，将p型电位固定层330形成至比n型电流扩散层305更深。这种情形下，即使产生错位到n型电流扩散层305与p型电位固定层330重叠的程度时，也能确实地闭塞空乏层340。需说明的是，图30中虽省略了详细说明，但符号302表示p型主体层，符号306表示沟槽，符号310表示栅极绝缘膜，符号317表示绝缘膜。
由上述可知，使用实施例3的结构的沟槽型DMOS能够确实地防止因n型电流扩散层305的错位而引起的显著的耐压下降，能够以低损耗和高耐压来实现具有高耐压成品率的SiC功率MISFET和其制造方法。
实施例4
图31显示实施例4的SiC功率MISFET的沟道导通时的空乏层的结构。与上述实施例1的不同点在于，在p型电位固定层430的正下方形成比JFET区域404高浓度的n型区域432(以下，称为逆区域(カウンター))。
为了比较，图32中显示了实施例1的结构中沟道导通时空乏层的结构。在存在p型电位固定层130时，沟道导通时空乏层的端部140e也发展。由于JFET区域104是低浓度的n型区域，因此空乏层的端部140e深深地延伸至JFET区域404中，JFET区域的电阻增大。
与此相对，如图31所示，本实施例的结构中，由于存在高浓度的n型逆区域432，因此从p型电位固定层430开始的空乏层端440e止于n型逆区域432内，电流通路不再狭窄。进而，电流能够通过载流子密度高的n型逆区域432而扩散至JFET区域中央，能够降低损耗。实施例4的结构中，连接p型主体层402和p型电位固定层430的直线上成为低浓度区域，因而能够与实施例1的结构同样地进行空乏化，不会损失高耐压化的效果。
进而，通过并用实施例2的电场缓和层和实施例3的深电位固定层，能够实现更高性能的功率设备。使用显示形成了p型电场缓和层431、深p型电位固定层430a和n型逆区域432的沟槽型DMOS在沟道导通/关闭时各自的空乏层的结构的图33和34来进行说明。在图33所示的沟道导通时，通过合适地设计n型逆区域432的浓度，能够与仅使用p型电场缓和层431的情形相比而低损耗化。在图34所示的沟道关闭时，即使伴随n型电流扩散层405产生大错位的情形，由于从深p型电位固定层430a的侧面开始延伸的空乏层而高耐压化。需说明的是，图31～图34中虽省略了详细说明，但符号406表示沟槽，符号410表示栅极绝缘膜，符号417表示绝缘膜。
由上述可知，通过在p型电位固定层430的正下方形成比JFET区域404浓度高的n型逆区域432，能够降低JFET区域的电阻，能够实现更低损耗和更高耐压的SiC功率MISFET。
《碳化硅半导体装置的制造方法》
对实施例4的碳化硅半导体装置的制造方法进行说明。虽省略图示，但在实施例1或2或3中，在形成p型电位固定层430时，使用与p型电位固定层430相同的掩模，通过以比p型电位固定层更高能量离子注入n型杂质来实现。
实施例5
图35是实施例5的SiC功率MISFET的要部截面图。与上述实施例1的不同点在于，在栅极电极511、绝缘膜517、层间绝缘膜512的中央部开口，源极电极2与p型电位固定层530连接。p型电位固定层530在终端结构中能够通过p型主体层502和p++型主体层接触区域509与源极电极2连接，但通常p型区域为高电阻，因而在高速开关时存在成为浮置(フローティング)的可能性。实施例5的结构中，p型电位固定层530的电位在整个区域直接固定于源极电位，因此能够提高高速开关时的可靠性。
进而，如图36所示，还可以以从p型电位固定层530突出的方式与源极电极2连接，而不是源极电极2与p型电位固定层530隔着硅化物层连接。这种情形下，能够作为肖特基势垒二极管来动作，通过降低内置主体二极管的电流来防止逆方向通电时结晶缺陷的扩张，能够提高长期可靠性。
需说明的是，图35～图36中虽省略了详细说明，但符号501表示n-型外延层，符号502表示p型主体层，符号503表示n++型源极区域，符号505表示n+型电流扩散层，符号506表示沟槽，符号507表示n+型SiC基板，符号508表示n+型漏极区域，符号509表示p++型主体层接触区域，符号510表示栅极绝缘膜，符号513表示金属硅化物层，符号515表示金属硅化物层，符号516表示漏极配线用电极。
《碳化硅半导体装置的制造方法》
对于实施例5的碳化硅半导体装置的制造方法，说明与实施例1的不同点。
加工栅极电极511时，使用在p型电位固定层530上也开口的掩模来进行蚀刻。进而，在蚀刻层间绝缘膜512、栅极绝缘膜510和绝缘膜517来形成金属硅化物层513的工序中，使用在p型电位固定层530的正上方开口的掩模来进行蚀刻。或者，也可以在形成金属硅化物层513后通过其他掩模来对p型电位固定层530的接触部进行开口。这种情形下，能够不形成硅化物而与p型电位固定层530接触。p型电位固定层530上的开口宽度例如为0.5～5.0μm。
如此，根据实施例5，与实施例1同样地能够实现比沟槽型DMOS结构更高可靠性的碳化硅半导体装置和其制造方法，而且，在本方式中，使p型电位固定层530的电位固定于源极电位，能够提高高速开关时的可靠性。进而，如果与p型电位固定层530接触时不使用硅化物而使用合适的开口宽度，能够使肖特基势垒二极管内置，从而抑制逆方向通电时的劣化，能够实现高耐压、低损耗、高速开关且具有长期可靠性的SiC功率MISFET。
实施例6
图37是实施例6的SiC功率MISFET的要部俯视图。与上述实施例1的不同点在于，p型电位固定层630不是条纹状，而是设置一定的间隔来并列，配置在沟槽的长度方向的延长上。
p型电位固定层630虽提高了耐压，但也增加了JFET区域的电阻。实施例6中，仅在电场最集中的沟槽606形成区域附近促进了空乏化，由此能将损耗的增加抑制到最小限度，并实现耐压的大幅提高。需说明的是，图37中虽省略了详细说明，但符号603表示n++型源极区域，符号605表示n+型电流扩散层，符号609表示p++型主体层接触区域。
《碳化硅半导体装置的制造方法》
对于实施例6的碳化硅半导体装置的制造方法，通过在实施例1中将p型电位固定层630形成时掩模的开口部从条纹型改变为岛型就能实现。p型电位固定层630的与沟槽长度方向垂直方向的间距优选与沟槽606的间距相等，也可以是例如两倍周期。此外，p型电位固定层630的与沟槽长度方向垂直的方向的宽度例如为0.3μm～1.0μm的范围。
如此，根据实施例5，能够与实施例1同样地实现比沟槽型DMOS结构更高可靠性的碳化硅半导体装置和其制造方法，而且还能使损耗的增加最小化。
如上所述，能够在各种装置中使用具有实施例1～6中说明的SiC MISFET的半导体装置。图38是显示电力转换装置(逆变器)的一例的电路图。
如图38所示，逆变器802具有作为开关元件的SiCMISFET804和二极管805。各单相中，在电源电位(Vcc)与向负荷(本例中，3相电机)801的输入电位之间，SiCMISFET804与二极管805逆并联连接(上臂)，在负荷801的输入电位与基准电位(GND)之间，SiCMISFET804与二极管805逆并联连接(下臂)。即，对于负荷801，在各单相中设置2个SiCMISFET804和2个二极管805，在3相中设置6个开关元件804和6个二极管805。并且，各个SiCMISFET804的栅极电极与控制电路803连接，通过该控制电路803控制SiCMISFET804。因此，通过由控制电路803控制流过构成逆变器802的SiCMISFET804的电流，能够驱动负荷801。
以下对于构成逆变器802的SiC MISFET 804的功能进行说明。为了控制驱动负荷801(例如电机)，需要向负荷801输入所希望电压的正弦波。控制电路803控制SiCMISFET804，进行使矩形波的脉冲宽度动态变化的脉冲宽度调制动作。输出的矩形波经电感器而平滑化，成为所希望的伪正弦波。SiCMISFET804具有发出用于进行该脉冲宽度调制动作的矩形波的功能。
作为SiCMISFET804，通过使用实施例1至实施例6中说明的半导体装置，能够使逆变器等电力转换装置高性能化。此外，通过使用具有长期可靠性的半导体装置来作为SiCMISFET804，能够使逆变器等电力转换装置的使用年数长期化。作为结果，能够实现使用采用了实施例1至实施例6中说明的半导体装置的电力转换装置的电机系统(图38)的高性能化、使用年数的长期化。
图39是显示电力转换装置(逆变器)另一例的电路图。逆变器902具有作为开关元件的SiCMISFET904。本例中的负荷901也是3相电机。各单相中，在电源电位(Vcc)与向负荷(例如电机)901的输入电位之间连接SiCMISFET904(上臂)，在负荷901的输入电位与基准电位(GND)之间连接SiCMISFET904(下臂)。即，负荷901中，各单相中设置2个SiCMISFET904，在3相中设置6个开关元件904。而且，各个SiCMISFET904的栅极电极与控制电路903连接，通过该控制电路903控制SiCMISFET904。因而，通过由控制电路903控制流过构成逆变器902的SiCMISFET904的电流，能够驱动负荷901。
以下对于构成逆变器902的SiCMISFET904的功能进行说明。在此，作为SiCMISFET的功能，在发出用于进行脉冲宽度调制动作的矩形波的同时，还承担图38的逆变器中的二极管805的作用。逆变器902中，例如在电机这样的负荷901中包括电感时，在关闭SiCMISFET904时，在电感中储存的能量必需要一定放出(还流电流)。图38的电力转换装置中，二极管805承担这样的任务，而在图39的电力转换装置中，这样的任务由SiCMISFET904承担。即，采用同步整流驱动。这里，同步整流驱动是指还流时导通SiCMISFET904的栅极且使SiCMISFET904逆导通的方法。
因此，还流时导通损耗不是由二极管的特性而是由SiCMISFET904的特性来决定。此外，在进行同步整流驱动时，为了防止上下臂短路，需要使上下的SiCMISFET共同关闭的不动作时间。在该不动作时间期间，由SiCMISFET904的漂移层和p型主体层形成的内置pn二极管进行驱动。其中，SiC中的载流子的移动距离比Si中短，不动作时间期间的损耗小。例如，二极管805与作为SiC肖特基势垒二极管的情形相同。
如此，通过使用作为SiCMISFET904的实施例1至实施例6中说明的半导体装置，能够减小还流时的损耗，由于不使用二极管，能使逆变器等电力转换装置小型化。此外，通过使用具有长期可靠性的半导体装置来作为SiCMISFET904，能够使逆变器等电力转换装置的使用年数长期化。此外，采用实施例1至实施例6中说明的半导体装置的电力转换装置还可以是电机系统。作为其结果，能够实现使用采用了实施例1至实施例6中说明的半导体装置的电力转换装置的电机系统的高性能化、使用年数的长期化。
如上所述的电机系统可以用于混动汽车、电动汽车、燃料电池汽车等汽车中。使用图40和图41对使用电机系统的汽车进行说明。图40是显示电动汽车的构成的一例的概略图，图41是显示用于电动汽车的升压转换器的一例的电路图。
如图40所示，电动汽车具有能够将动力输入输出至与驱动轮1001a和驱动轮1001b连接的驱动轴1002的3相电机1003、用于驱动3相电机1003的逆变器1004、电池1005、升压转换器1008、中继器1009和电子控制单元1010，升压转换器1008连接至与逆变器1004连接的电力线1006和与电池1005连接的电力线1007。
3相电机1003是具有埋入永磁体的转子和卷绕有3相线圈的定子的同步发电电动机。逆变器1004可以使用如图38或图39所示的逆变器。
如图41所示，升压转换器1008具有逆变器1013与电抗器(リアクトル)1011和平滑用电容1012连接的构成。逆变器1013由SiCMISFET1014构成，采用实施例1至实施例6中说明的半导体装置。
图40的电子控制单元1010具有微处理器、存储装置和输入输出接口，接受来自检测3相电机1003的转子位置的传感器的信号或电池1005的充放电值等的信号。然后，输出用于控制逆变器1004、升压转换器1008和中继器1009的信号。
在作为电力转换装置的逆变器1004中可以使用图38或图39所示的电力转换装置。此外，3相电机1003和由逆变器1004等构成的3相电机系统中可以使用采用了图38或图39所示的电力转换装置的3相电机系统。由此，能够实现电动汽车的节能化、小型化、轻量化、省空间化。
需说明的是，虽对电动汽车进行了说明，但对于并用引擎的混动汽车、以电池1005为燃料电池堆的燃料电池汽车也同样地能够适用上述3相电机系统。此外，也能够用于铁道车辆中。采用了3相电机系统的铁道车辆示于图42。图42是显示铁道车辆中所具有的转换器和逆变器的一例的电路图。
图42所示，经由受电弓PG从架线OW(例如25kV)对铁道车辆供给电力。经由变压器1109将电压降压至1.5kV，由转换器1107从交流转换为直流。进而，经由电容1108由逆变器1102将直流转换为交流，驱动作为负荷1101的3相电机。转换器1107内的元件构成可以如图38那样并用SiCMISFET和二极管，也可以如图39那样单独使用SiCMISFET。图42的例子中，显示了由SiCMISFET1104单独构成的例子。需说明的是，该图中省略了控制电路。此外，图中，符号RT表示线路，符号WH表示车轮，3相电机1101能够向与车轮WH连接的驱动轴输入输出动力。
通过将在逆变器、转换器中采用了实施例1至实施例6中说明的半导体装置的相电机系统用在铁道车辆中，能够实现铁道车辆的节能化、地板下部件的小型化和轻量化。
以上基于实施方式对本发明人的发明进行了具体说明，但本发明不限于所述实施方式，无需多言，在不脱离其要旨的范围内可以进行各种变更。
例如，各部的材质、导电型和制造条件等不限于上述实施方式的记载，无需多言，可以进行多种变形。这里，为了说明方便，固定了半导体基板和半导体膜的导电型来进行了说明，但不限于上述实施方式中记载的导电型。
符号说明
1：半导体芯片，2：源极配线用电极，3：浮置场限环，4：保护环，5：栅极开口部，6：SiC功率MISFET，7：源极开口部，8：栅极配线用电极，101、201、501：外延层，102、202、302、402、502：主体层，103、203、503、603：源极区域，104、204、304、404、504：JFET区域，105、205、305、405、505、605：电流扩散层，106、206、306、406、506、606：沟槽，107、207、507：SiC基板，108、208、508：漏极区域，109、509、609：主体层接触区域，110、210、310、410、510：栅极绝缘膜，111、511：栅极电极，112、512：层间绝缘膜，113、513：源极接触区域(金属硅化物层)，115、515：金属硅化物层，116、516：漏极配线用电极，117、217、317、417、517：绝缘膜，130、230、330、430、530、630：电位固定层，140、240、340：空乏层的端部，141：SiC外延基板表面，231、431：电场缓和层，432：逆区域，801、901：负荷，802、902：逆变器，803、903：控制电路，804、904：SiCMISFET，805：二极管，1001：驱动轮，1002：驱动轴，1003：3相电机，1004：逆变器，1005：电池，1006：电力线，1007：电力线，1008：升压转换器，1009：中继器，1010：电子控制单元，1011：电抗器，1012：平滑用电容，1013：逆变器，1014：SiCMISFET，1101：负荷，1102：逆变器，1104：SiCMISFET，1107：转换器，1108：电容，1109：变压器。

Claims (15)

1.一种半导体装置，具有：
第一导电型的SiC基板，
在所述SiC基板的第一主面形成且具有比所述SiC基板的杂质浓度低的杂质浓度的第一导电型的外延层，
在所述SiC基板的与所述第一主面相对的第二主面形成的漏极区域，
在所述外延层形成的第二导电型的第一主体层和第二主体层，
在所述第一主体层中形成的第一导电型的第一源极区域，
与作为被所述第一主体层和所述第二主体层夹着的所述外延层的JFET区域和所述第一主体层相接，且具有比所述外延层的杂质浓度高的杂质浓度的第一导电型的第一第一区域，
在所述JFET区域形成的第二导电型的第二区域，
在所述第一源极区域、所述第一主体层和所述第一第一区域中延伸而形成的第一沟槽，
在所述第一沟槽的内壁形成的绝缘膜，和
在所述第一沟槽的所述绝缘膜上形成的栅极电极。
2.如权利要求1所述的半导体装置，具有：
在所述第二主体层形成的第一导电型的第二源极区域，
与所述JFET区域和所述第二主体层相接且比所述外延层的杂质浓度高的第一导电型的第二第一区域，和
在所述第二源极区域、所述第二主体层和所述第二第一区域中延伸而形成的第二沟槽；
所述绝缘膜形成于所述第二沟槽的内壁，所述栅极电极形成在所述第二沟槽的所述绝缘膜上。
3.如权利要求2所述的半导体装置，其中，
所述第一主体层和所述第二主体层、所述第一源极区域和所述第二源极区域、所述第一第一区域和所述第二第一区域在俯视时具有条纹图案，
通过所述第一沟槽和所述第二沟槽的直线与所述条纹图案的长度方向交差。
4.如权利要求2所述的半导体装置，其中，
以覆盖所述第一第一区域和所述第二第一区域、所述JFET区域和所述第二区域的方式，具有第二导电型的第三区域。
5.如权利要求2所述的半导体装置，其中，
所述第二区域形成得比所述第一第一区域和所述第二第一区域更深。
6.如权利要求2所述的半导体装置，其中，
在所述第二区域的正下方具有第一导电型的第四区域，该第一导电型的第四区域具有比所述外延层的杂质浓度高的杂质浓度。
7.如权利要求3所述的半导体装置，其中，
所述第二区域具有在所述条纹图案的长度方向延伸的条纹图案。
8.如权利要求3所述的半导体装置，其中，
所述第二区域在被所述第一沟槽和所述第二沟槽夹着的区域中在俯视时形成为岛状。
9.如权利要求2所述的半导体装置，具有：
形成于所述第一主体层且具有比所述第一主体层的杂质浓度高的杂质浓度的第二导电型的第一第五区域，
形成于所述第二主体层且具有比所述第二主体层的杂质浓度高的杂质浓度的第二导电型的第二第五区域，
与所述第一源极区域、所述第一第五区域、所述第二源极区域和所述第二第五区域连接的源极电极。
10.如权利要求9所述的半导体装置，其中，
所述第二区域与所述源极电极连接。
11.如权利要求10所述的半导体装置，其中，
所述源极电极与所述第二区域周边的所述JFET区域相接。
12.一种电力转换装置，具有：
电源电位，
基准电位，
负荷输入电位，
连接于所述电源电位和所述负荷输入电位之间的第一开关元件，
连接于所述基准电位和所述负荷输入电位之间的第二开关元件，和
控制所述第一开关元件和所述第二开关元件的控制电路；
作为所述第一开关元件和所述第二开关元件，使用权利要求1～11中任一项所述的半导体装置。
13.如权利要求12所述的电力转换装置，具有：
与所述第一开关元件逆并联连接的第一二极管，和
与所述第二开关元件逆并联连接的第二二极管。
14.一种电机系统，具有：
将直流电力转换为交流电力的电力转换装置，和
由所述电力转换装置驱动的电机；
作为所述电力转换装置，使用权利要求12所述的电力转换装置。
15.一种车辆，具有车轮和与所述车轮连接的驱动轴，
能够由权利要求14所述的电机系统对所述驱动轴输入输出动力。
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