CN108292676A - 碳化硅半导体装置 - Google Patents

碳化硅半导体装置 Download PDF

Info

Publication number
CN108292676A
CN108292676A CN201580085013.6A CN201580085013A CN108292676A CN 108292676 A CN108292676 A CN 108292676A CN 201580085013 A CN201580085013 A CN 201580085013A CN 108292676 A CN108292676 A CN 108292676A
Authority
CN
China
Prior art keywords
layer
unit area
silicon carbide
body region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580085013.6A
Other languages
English (en)
Other versions
CN108292676B (zh
Inventor
田中梨菜
菅原胜俊
香川泰宏
三浦成久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN108292676A publication Critical patent/CN108292676A/zh
Application granted granted Critical
Publication of CN108292676B publication Critical patent/CN108292676B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Abstract

在碳化硅单晶基板(1)上，设置有具有第1杂质浓度的第1导电类型的漂移层(2)、第2导电类型的体区域(5)以及第1导电类型的源极区域(3)。栅极绝缘膜(9)覆盖沟槽(7)，该沟槽在第1单元区域(CL1)以及第2单元区域(CL2)中贯通源极区域(3)以及体区域(5)而到达漂移层(2)。栅电极(10)内置于沟槽(7)内。第1导电类型的高浓度层(6)在第1单元区域(CL1)中设置于漂移层(2)与体区域(5)之间，具有比第1杂质浓度高的第2杂质浓度。电流抑制层(14)在第2单元区域(CL2)中设置于漂移层(2)与体区域(5)之间，具有第1导电类型，具有比第1杂质浓度高且比第2杂质浓度低的第3杂质浓度。

Description

碳化硅半导体装置
技术领域
本发明涉及碳化硅半导体装置，特别涉及具有在被栅极绝缘膜覆盖的沟槽内设置的栅电极的电力用半导体装置。
背景技术
作为电力用开关元件，广泛使用功率MOSFET(Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管)。MOSFET被大致分为将半导体晶片上的平坦的表面用作沟道的平面型和将形成于半导体晶片表面的沟槽的侧面用作沟道的沟槽栅极型。在沟槽栅极型中，通过缩小单元间距，能够提高沟道宽密度。由此，无需增大元件就能够抑制导通电阻。进而，沟槽栅极型的构造本身也适于导通电阻的抑制。例如，在具有n沟道的平面型MOSFET情况下，针对每个单元而设置用于在n型漂移层上构成沟道的p型阱。通过相邻的1对p型阱夹持n型漂移层，寄生性地构成JFET区域。这样，平面型MOSFET在相邻的单元之间寄生性地具有JFET区域。JFET区域的电阻分量即JFET电阻会带来使MOSFET的导通电阻增大的不良影响。通过使用沟槽栅极型，能够在构造上避免构成上述种类的JFET区域。因此，能够抑制导通电阻。
另一方面，在沟槽栅极型中，电场易于集中到从半导体晶片上表面向背面延伸的沟槽的底面，另外由于沟槽底部的形状，可能发生更强的电场集中。由此，高的电场易于被施加到沟槽底面的栅极绝缘膜。特别是在作为半导体材料应用作为宽带隙半导体的碳化硅的情况下，特别高的电场会被施加到栅极绝缘膜。其原因为，经常要通过利用碳化硅的高的绝缘破坏电场而得到高的耐电压，在该情况下，在MOSFET截止时高的电场被施加到栅极绝缘膜。在该情况下，需要考虑确保栅极绝缘膜的可靠性，典型而言需要考虑确保栅极氧化膜的可靠性。
例如，根据日本特开2012-238887号公报(专利文献1)，作为碳化硅半导体装置，公开了具有沟槽栅极构造的MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)。该MOSFET在沟槽的底部具有与n型漂移层相接的p+层。由此，在MOSFET截止时，被施加到栅极绝缘膜的电场被缓和。另外，该MOSFET在p型基层与n型漂移层之间设置有具有比n型漂移层的杂质浓度高的杂质浓度的n型电流扩散层。通过n型电流扩散层而电流路径沿元件的横向扩散，从而n型漂移层中的向电流路径的沟槽附近的集中被缓和。因此，MOSFET的导通电阻被抑制。
现有技术文献
专利文献
专利文献1：日本特开2012-238887号公报
发明内容
如上所述，沟槽栅极型一般被认为是有效避免JFET电阻的构造，但本发明人关注于即使在沟槽栅极型中也并不能够完全去除JFET电阻的事实。例如，在n沟道型MOSFET处于导通状态的情况下，通过具有面对沟槽的p型体(body)区域的沟道的电子需要在向n型漂移层中广泛扩散之前通过沟槽中的延伸于漂移层的部分与从体区域延伸的耗尽层之间。即，电子的传导路径被缩窄。因此，可以说存在一种JFET电阻。特别是当在沟槽底部设置有用于缓和电场的p型的沟槽底面保护层的情况下，由于从p型体区域起的耗尽层和从p型沟槽底面保护层起的耗尽层而电流路径被缩窄。因此，JFET电阻易于进一步变大，其结果是MOSFET的导通电阻可能变大。
作为减少导通电阻的方法，考虑如上述公报的技术中的电流扩散层那样设置使电流广泛地扩散到n型漂移层中的构造，从而促进电流的流动。另一方面，MOSFET具有电流本来易于集中的部位(以下还称为“电流集中部位”)，如果连流过这样的部位的电流也被促进，则MOSFET的可靠性由于过度的电流而可能降低。例如，在为了与半导体装置的外部电连接而在半导体装置的源极焊盘上接合有接合线的情况下，接合线的键合位置的正下方的部位与其他部位相比电流更易于集中。在该部位处的电流的流动被进一步促进时，电流密度局部地过大，从而MOSFET的可靠性可能降低。
不论有无沟槽底面保护层以及不论沟道的导电类型的种类如何，都可能产生上述问题。另外，不仅可能产生于沟槽型MOSFET，也有可能产生于沟槽栅极型IGBT等其他半导体装置。
本发明是为了解决以上问题而完成的，其目的在于提供一种能够减少导通电阻并且确保高的可靠性的碳化硅半导体装置。
依照本发明的一个方案的碳化硅半导体装置具有碳化硅单晶基板、漂移层、体区域、源极区域、栅极绝缘膜、栅电极、高浓度层、电流抑制层、源电极以及漏电极。漂移层设置于碳化硅单晶基板上，由碳化硅制成，具有第1导电类型，具有第1杂质浓度。体区域设置于漂移层上，具有与第1导电类型不同的第2导电类型。源极区域设置于体区域上，具有第1导电类型。栅极绝缘膜覆盖沟槽，该沟槽在第1单元区域以及第2单元区域中贯通源极区域以及体区域而到达漂移层。栅电极设置于沟槽内。高浓度层在第1单元区域中设置于漂移层与体区域之间，具有第1导电类型，具有比第1杂质浓度高的第2杂质浓度。电流抑制层在第2单元区域中设置于漂移层与体区域之间，具有第1导电类型，具有比第1杂质浓度高且比第2杂质浓度低的第3杂质浓度。源电极与源极区域电连接。漏电极与碳化硅单晶基板电连接。
依照本发明的另一方案的碳化硅半导体装置具有碳化硅单晶基板、漂移层、体区域、源极区域、栅极绝缘膜、栅电极、高浓度层、源电极以及漏电极。漂移层设置于碳化硅单晶基板上，由碳化硅制成，具有第1导电类型，具有第1杂质浓度。体区域设置于漂移层上，具有与第1导电类型不同的第2导电类型。源极区域设置于体区域上，具有第1导电类型。栅极绝缘膜覆盖沟槽，该沟槽在第1单元区域以及第2单元区域中贯通源极区域以及体区域而到达漂移层。栅电极设置于沟槽内。高浓度层在第1单元区域中设置于漂移层与体区域之间，具有第1导电类型，具有比第1杂质浓度高的第2杂质浓度。源电极与源极区域电连接。漏电极与碳化硅单晶基板电连接。在第2单元区域中体区域和漂移层直接相接。
根据依照本发明的一个方案的碳化硅半导体装置，在第1单元区域中，在第1导电类型的漂移层与体区域之间设置第1导电类型的高浓度层，从而在漂移层中电流路径广泛地扩散。由此，导通电阻减少。另一方面，在第2单元区域中，在漂移层与体区域之间设置第1导电类型的电流抑制层。电流抑制层的杂质浓度比高浓度层的杂质浓度低。因此，在第2单元区域中，耗尽层易于从第2导电类型的体区域延伸。其结果是漂移层中的电流路径被缩窄，从而第2单元区域中的电流路径的电阻变大。由此，流过第2单元区域的电流被抑制。因此，通过将第2单元区域配置为包含电流集中部位，能够抑制半导体体装置内的电流分布的偏差。由此，能够抑制作为可靠性被特别担心的部位的电流集中部位处的电流。通过以上，能够得到能够减少导通电阻并且确保高的可靠性的碳化硅半导体装置。
根据依照本发明的另一方案的碳化硅半导体装置，在第1单元区域中，在第1导电类型的漂移层与体区域之间设置第1导电类型的高浓度层，从而在漂移层中电流路径广泛地扩散。由此，导通电阻减少。另一方面，在第2单元区域中体区域和漂移层直接相接。因此，在第2单元区域中，耗尽层易于从第2导电类型的体区域延伸。其结果是漂移层中的电流路径被缩窄，从而第2单元区域中的电流路径的电阻变大。由此，流过第2单元区域的电流被抑制。因此，通过将第2单元区域配置为包含电流集中部位，能够抑制半导体体装置内的电流分布的偏差。由此，能够抑制作为可靠性被特别担心的部位的电流集中部位处的电流。通过以上，能够得到能够减少导通电阻并且确保高的可靠性的碳化硅半导体装置。
本发明的目的、特征、方案以及优点通过以下的详细说明和附图将更为明确。
附图说明
图1是概略地示出本发明的实施方式1中的碳化硅半导体装置的结构的图，是沿着图2的线I-I的部分剖面图。
图2是概略地示出本发明的实施方式1中的碳化硅半导体装置的结构的俯视图。
图3是省略沟槽内的栅极绝缘膜以及栅电极的图示而概略地示出沿着图1的线III-III的结构的剖面图。
图4是省略沟槽内的栅极绝缘膜以及栅电极的图示而概略地示出沿着图1的线IV-IV的结构的剖面图。
图5是概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的第1工序的部分剖面图。
图6是概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的第2工序的部分剖面图。
图7是概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的第3工序的部分剖面图。
图8是概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的第4工序的部分剖面图。
图9是示出本发明的实施方式1中的第1单元区域内的电流密度分布的模拟结果的图。
图10是示出本发明的实施方式1中的第2单元区域内的电流密度分布的模拟结果的图。
图11是沿着与图3几乎同样的剖面省略沟槽内的栅极绝缘膜以及栅电极的图示而概略地示出本发明的实施方式2中的碳化硅半导体装置的结构的剖面图。
图12是沿着与图4几乎同样的剖面省略沟槽内的栅极绝缘膜以及栅电极的图示而概略地示出本发明的实施方式2中的碳化硅半导体装置的结构的剖面图。
图13是概略地示出本发明的实施方式3中的碳化硅半导体装置的结构的部分剖面图。
图14是概略地示出本发明的实施方式4中的碳化硅半导体装置的结构的部分剖面图。
图15是示出碳化硅半导体装置的导通电阻和沟槽深度的关系的模拟结果的曲线图。
图16是示出碳化硅半导体装置中的具有高浓度层的单元区域处的电流密度分布的模拟结果的图。
图17是示出碳化硅半导体装置中的不具有高浓度层的单元区域处的电流密度分布的模拟结果的图。
(符号说明)
CL1：第1单元区域；CL2：第2单元区域；DL0、DL1、DL2：耗尽层端；1：基板(碳化硅单晶基板)；2：漂移层；3：源极区域；4：体接触区域；5：体区域；6：高浓度层；7：沟槽；8：沟槽底面保护层；9：栅极绝缘膜；10：栅电极；11：源电极；12：漏电极；13：终端区域；14：电流抑制层；15：保护层接地电极；18：层间绝缘膜；19：源极焊盘；20：栅极焊盘；26：接合线；29：接合线(布线部)；91～94：MOSFET(碳化硅半导体装置)。
具体实施方式
以下，根据附图说明本发明的实施方式。此外，在以下的附图中，对同一或者相当的部分附加同一参照编号，不重复对其进行说明。
<实施方式1>
图1是概略地示出本实施方式中的MOSFET91(碳化硅半导体装置)的结构的图，是沿着图2的线I-I的部分剖面图。图2是概略地示出MOSFET91的结构的俯视图。此外，图2还示出了用于将MOSFET91与其外部电连接的接合线26以及29。图3以及图4分别是沿着图1的线III-III以及线IV-IV的概略剖面图。此外，在图3以及图4中，为了使附图易于观察，省略了沟槽7内的栅极绝缘膜9以及栅电极10的图示。
本实施方式的MOSFET91具有基板1(碳化硅单晶基板)、漂移层2、源极区域3、体接触区域4、体区域5、高浓度层6、沟槽底面保护层8、栅极绝缘膜9、栅电极10、源电极11、漏电极12、电流抑制层14、层间绝缘膜18、源极焊盘19、栅极焊盘20以及栅极布线21。漂移层2、体区域5、源极区域3、体接触区域4、沟槽底面保护层8、高浓度层6以及电流抑制层14构成在基板1上配置的碳化硅层。
基板1以及形成于其上的碳化硅层具有作为配置第1单元区域CL1或者第2单元区域CL2的区域的活性区域。第2单元区域CL2被配置成至少包含1个电流集中部位，在其以外的部分配置有第1单元区域CL1。第1单元区域CL1以及第2单元区域CL2分别具有MOS构造。
在活性区域的外侧设置有终端区域13。终端区域13优选包围活性区域的周围。终端区域13例如能够包括形成在漂移层2的表面、或者形成在设置于漂移层2的沟槽的底面的p型杂质层。
在上述碳化硅层的表面(图1中的上表面)设置有沟槽7。沟槽7在第1单元区域CL1以及第2单元区域CL2的各个单元区域中贯通源极区域3以及体区域5而到达漂移层2。另外，在本实施方式中，沟槽7在第1单元区域CL1中贯通高浓度层6，在第2单元区域CL2中贯通电流抑制层14。
基板1具有n型(第1导电类型)。基板1是由碳化硅制成的单晶基板。该碳化硅优选具有六方晶系的晶体构造，在该情况下，基板1的主表面(图1中的上表面)的面方位例如是(0001)或者(03-38)。碳化硅的多型例如是4H。
漂移层2设置于基板1上。漂移层2由碳化硅制成。漂移层2具有n型，具有第1杂质浓度。第1杂质浓度典型而言低于基板1的杂质浓度、优选为1×1014cm-3以上且小于1×1017cm-3。
体区域5设置于漂移层2上。体区域5具有p型(与第1导电类型不同的第2导电类型)。体区域5的受主杂质浓度优选为1×1014cm-3～2×1019cm-3左右。此外，体区域5的杂质浓度以及厚度也可以是不均匀的。
源极区域3设置于体区域5上。源极区域3具有n型，具有比漂移层2的杂质浓度高的杂质浓度。源极区域3的杂质浓度例如是1×1019cm-3左右。
体接触区域4设置于体区域5上。体接触区域4具有p型，具有比体区域5的杂质浓度高的杂质浓度。体接触区域4的杂质浓度例如是1×1020cm-3左右。
沟槽底面保护层8在剖视(图1)时与基板1以及体区域5相离且与漂移层2相接。沟槽底面保护层8具有p型。沟槽底面保护层8的杂质浓度例如是5×1017cm-3～5×1018cm-3左右。在本实施方式中，沟槽底面保护层8与沟槽7的底面相接。
高浓度层6在第1单元区域CL1中设置于漂移层2与体区域5之间。高浓度层6具有n型，具有比漂移层2的杂质浓度高的杂质浓度(比第1杂质浓度高的第2杂质浓度)。第2杂质浓度优选为1×1017cm-3以上且1×1018cm-3以下。在本实施方式中，高浓度层6配置于比沟槽底面保护层8的底面浅的位置，与体区域5的底部相接。另外，高浓度层6设置于整个第1单元区域CL1，部分性地被沟槽7贯通。
电流抑制层14在第2单元区域CL2中设置于漂移层2与体区域5之间，与漂移层2相接。另外，电流抑制层14与沟槽7的侧面相接。电流抑制层14具有n型，具有比漂移层2的杂质浓度高且比高浓度层6的杂质浓度低的杂质浓度(比第1杂质浓度高且比第2杂质浓度低的第3杂质浓度)。
栅极绝缘膜9覆盖沟槽7的内表面。栅电极10设置于被栅极绝缘膜9覆盖的沟槽7内。源电极11分别与源极区域3以及体接触区域4相接。由此，源电极11分别与源极区域3以及体接触区域4电连接。漏电极12以与基板1的背面(图1中的下表面)相接的方式设置于基板1的背面上。由此，漏电极12与基板1电连接。
第2单元区域CL2包括基板1与体区域5之间在深度方向(图1中的纵向)上仅通过具有比高浓度层6的杂质浓度(第2杂质浓度)低的杂质浓度的n型的半导体而连接的部分。具体而言，第2单元区域CL2包括基板1与体区域5之间在深度方向上不经由高浓度层6而仅通过漂移层2和电流抑制层14而连接的部分。
源极焊盘19通过设置于源电极11上而与源电极11电连接。接合线29(布线部)与源极焊盘19连接。栅极布线21设置于栅电极10(图1)上。栅极焊盘20(图2)通过与栅极布线21连接而与栅电极10电连接。接合线26与栅极焊盘20连接。
沟槽7也可以被设置为条带状(参照图3以及图4)。在该情况下，包括源极区域3以及体接触区域4的区域也被设置为条带状，在其下部重叠地设置有体区域5。以与沟槽7的图案相同的图案设置沟槽底面保护层8。此外，沟槽7也可以被设置为格状(参照后述的图11以及图12)。在该情况下，包括源极区域3以及体接触区域4的区域被设置为岛状。无需排列这些岛。另外，各岛的形状不限定于四边形，也可以是其他多边形。另外，多边形的角也可以具有曲率。
接下来，以下说明MOSFET91的制造方法。图5～图8分别是概略地示出第1工序～第4工序的部分剖面图。
参照图5，在基板1的主表面上，直接通过外延生长法形成包括成为漂移层2的部分的碳化硅层。参照图6，在漂移层2上形成源极区域3、体接触区域4、体区域5、高浓度层6以及电流抑制层14。它们能够通过向漂移层2上进行的离子注入或者在漂移层2上进行的外延生长而形成。具体而言，体接触区域4被形成为其两侧面与源极区域3相接。在第1单元区域CL1中，以与体区域5的下部整个面相接的方式形成高浓度层6，在第2单元区域CL2中，在体区域5下部的至少一部分，形成电流抑制层14。此外，在应用离子注入的情况下，形成各区域的顺序没有特别限定。
参照图7，通过对碳化硅层进行蚀刻而形成沟槽7。参照图8，在沟槽7的底面通过离子注入法形成沟槽底面保护层8。此外，也可以不进行离子注入而在沟槽7内进行外延生长。在该情况下，沟槽7更深地被形成与要通过外延生长形成的沟槽底面保护层8的厚度对应的量。
再参照图1，在沟槽7内形成栅极绝缘膜9，继而形成栅电极10。形成层间绝缘膜18。以与源极区域3的上部和体接触区域4的上部相接的方式形成源电极11。形成源极焊盘19、栅极焊盘20以及栅极布线21(图2)。在基板1的背面上形成漏电极12。通过以上，得到MOSFET91。
此外，沟槽底面保护层8也可以被配置为与沟槽7的底面相离。另外，沟槽底面保护层8的图案无需与沟槽7的图案相同。例如，沟槽底面保护层8不配置于沟槽7的下方而配置于体接触区域4或者体区域5的下方，也能够得到保护沟槽7的底面的效果。为了形成这样的沟槽底面保护层8，例如只要在形成源极区域3、体接触区域4、体区域5、高浓度层6以及电流抑制层14之前进行使用具有预定的图案的注入掩模的离子注入或者外延生长即可。此外，在上述情况下，沟槽底面保护层8可以与体区域5连接，也可以相离地形成。即，在剖视时(在与图1对应的视野下)，只要在至少比体区域5深的位置、更优选在比设置于沟槽7的底部的栅极绝缘膜9深的位置在漂移层2内形成p型的沟槽底面保护层8，就能够得到保护沟槽7的底面的效果。
接下来，说明活性区域内的第1单元区域CL1以及第2单元区域CL2的配置的例子。如上所述，第2单元区域CL2被配置成至少包含1个电流集中部位。电流集中部位是指，在假设与第1单元区域CL1同样的构造也被配置于第2单元区域CL2的情况下会担心由于电流集中而引起的MOSFET91的可靠性降低的部位。为了提高可靠性，需要抑制流过电流集中部位的电流，为此，第2单元区域CL2被配置为包含电流集中部位。另一方面，对于除了可能成为问题的电流集中部位以外的部位，根据减少导通电阻的观点，优选尽可能地配置第1单元区域CL1。
例如，在能够预计源电极11和漏电极12被电连接的短路事故的情况下，源极焊盘19和接合线29的连接位置的正下方可能成为电流集中部位之一。在短路事故时，源极电流集中到该部位所引起的发热所导致的元件破坏可能会发生。为了防止这样的现象，优选接合线29与源极焊盘19并非在第1单元区域CL1中连接而是在第2单元区域CL2中连接。换言之，接合线29和源极焊盘19的连接部位的正下方优选为第2单元区域CL2。由此，源极焊盘19和接合线29的连接部位的正下方的电流集中部位处的电流被抑制，因此防止如上述那样的元件破坏。
另外，基板1、源极焊盘19或者栅极焊盘20各自的角部或者其附近由于其形状而有可能成为电流集中部位。通过在该电流集中部位配置第2单元区域CL2，能够提高MOSFET91的可靠性。因此，栅极焊盘20优选具有在第2单元区域CL2内配置的角部。另外，源极焊盘19优选具有在第2单元区域CL2内配置的角部。
如上所述，电流集中部位取决于MOSFET91的构造或者其使用方法。因此，第1单元区域CL1以及第2单元区域CL2的配置不限定于图3以及图4所示的配置。
图9以及图10分别示出本实施方式中的第1单元区域CL1以及第2单元区域CL2内的电流密度分布的模拟结果。图中，越白地示出的区域为电流密度越高的区域，越黑地示出的区域为电流密度越低的区域。另外，白色虚线部表示pn结面。另外，白色实线部表示向漂移层2伸展的耗尽层端DL1以及DL2。此外，在模拟中，第1单元区域CL1的高浓度层6的杂质浓度被设为5×1017cm-3，第2单元区域CL2的电流抑制层14的杂质浓度被设为1.5×1017cm-3。
根据模拟的结果，在第1单元区域CL1中，观察到由于从沟槽底面保护层8向漂移层2中延伸的耗尽层端DL2而电流路径被缩窄，但从体区域5延伸的耗尽层端DL1停留在高浓度层6内而未侵入至漂移层2中。另一方面，在第2单元区域CL2中，从体区域5延伸的耗尽层端DL1也侵入到漂移层2中，观察到由于耗尽层端DL1以及DL2而电流路径被缩窄。即，关于电流路径被缩窄的程度，第2单元区域CL2大于第1单元区域CL1。另外，第1单元区域CL1以及第2单元区域各自的导通电阻为2.3mΩcm2以及2.6mΩcm2。即，第2单元区域CL2的导通电阻大于第1单元区域CL1的导通电阻。另外，第2单元区域CL2的饱和电流值为第1单元区域CL1的饱和电流值的一半左右。从以上的模拟结果可知，与第1单元区域CL1相比在第2单元区域CL2中电流被抑制。
根据本实施方式，在第1单元区域CL1中，在n型的漂移层2与p型的体区域5之间设置有n型的高浓度层6，从而在漂移层2中电流路径广泛地扩散。由此，导通电阻减少。
另一方面，在第2单元区域CL2中，在漂移层2与体区域5之间设置有n型的电流抑制层14。电流抑制层14的杂质浓度比高浓度层6的杂质浓度低。因此，在第2单元区域CL2中，耗尽层易于从p型的体区域5延伸。其结果是漂移层2中的电流路径被缩窄，由此第2单元区域CL2中的电流路径的电阻变大。由此，流过第2单元区域CL2的电流被抑制。因此，通过将第2单元区域CL2配置为包含电流集中部位，能够抑制MOSFET91内的电流分布的偏差。由此，能够抑制作为可靠性被特别担心的部位的电流集中部位处的电流。
通过以上，能够得到能够减少导通电阻并且确保高的可靠性的MOSFET91。
此外，从其他观点来看，第2单元区域CL2具有基板1与体区域5之间的深度方向上仅通过具有比高浓度层6的杂质浓度低的杂质浓度的n型的半导体而连接的部分。具体而言，第2单元区域CL2包括基板1与体区域5之间在深度方向上不经由高浓度层6而仅通过漂移层2和电流抑制层14而连接的部分。该部分不存在具有高的杂质浓度的部位，所以耗尽层易于从p型的体区域5延伸。其结果是漂移层2中的电流路径被缩窄，从而第2单元区域CL2中的电流路径的电阻变大。由此，流过第2单元区域CL2的电流被抑制。因此，通过将第2单元区域CL2配置为包含电流集中部位，能够抑制MOSFET91内的电流分布的偏差。由此，能够抑制作为可靠性被特别担心的部位的电流集中部位处的电流。
通过设置沟槽底面保护层8，第一，被施加到沟槽7的底部的电场被缓和。由此，防止发生沟槽7的底部的栅极绝缘膜9的绝缘破坏。第二，耗尽层不仅从体区域5延伸，也从沟槽7底面延伸，所以能够在第2单元区域CL2中更有效地缩窄电流路径。通过以上，能够进一步提高MOSFET91的可靠性。
通过高浓度层6配置于比沟槽底面保护层8的底面浅的位置，设置有高浓度层6的第1单元区域CL1的电流进一步变大，所以反过来第2单元区域CL2的电流进一步变小。因此，能够利用第1单元区域CL1以及第2单元区域CL2的配置更有效地抑制半导体装置中的电流分布的偏差。
通过设置电流抑制层14，调整其杂质浓度，由此能够抑制第2单元区域CL2中的电流路径的电阻。由此，能够利用第1单元区域CL1以及第2单元区域CL2的配置更充分地抑制半导体装置中的电流分布的偏差。
通过高浓度层6与体区域5的底部相接，能够进一步减小第1单元区域CL1中的电流路径的电阻。由此，能够进一步减少导通电阻。另外，由于电流更优先地流向第1单元区域CL1，所以能够抑制流过第2单元区域CL2的电流。
通过接合线29(图2)与源极焊盘19在第2单元区域CL2中连接，接合线29的连接所引起的电流集中部位包含于第2单元区域CL2。由此，能够减少或者断开接合线29的连接所引起的电流集中部位处的电流。因此，能够进一步提高MOSFET91的可靠性。
通过栅极焊盘20或者源极焊盘19的角部配置于第2单元区域CL2内，能够减少或者断开由于栅极焊盘20或者源极焊盘19的角部的存在而引起的电流集中部位处的电流。因此，能够进一步提高MOSFET91的可靠性。
此外，在本实施方式中，高浓度层6与体区域5的底面相接(图1)，但高浓度层6也可以与体区域5相离而配置于其下方。高浓度层6也可以配置于比沟槽7的底部靠下方的位置。如果高浓度层6的上表面比体区域5靠下方且比沟槽底面保护层8的底部靠上方，则能够有效地减少夹在沟槽底面保护层8与体区域5之间的JFET区域的电阻。为了最有效地减少JFET区域的电阻，只要高浓度层6形成于体区域5的底部与沟槽底面保护层8的底部之间的深度的区域即可。在该情况下，比沟槽7的底部靠上方的杂质浓度高于沟槽底面保护层8的下方的漂移层2中的杂质浓度的区域相当于高浓度层6。
此外，在高浓度层6形成至比沟槽底面保护层8的上表面深的情况下，不仅能够减少沟槽底面保护层8与体区域5之间的JFET区域的电阻，也能够减少在剖视时相邻的沟槽底面保护层8之间的JFET区域的电阻。
高浓度层6在上述范围内形成得越厚，则JFET电阻越减少，从而导通电阻越减少，另一方面，越易于发生电流集中部位处的破坏。根据本实施方式，能够防止这样的破坏。
此外，在将高浓度层6形成得深至到达比沟槽底面保护层8的底部靠下方的位置时，漂移层2保持电压的功能降低，所以MOSFET91的耐电压降低。因此，高浓度层6优选形成于与沟槽底面保护层8的底部相同的深度的区域或者比其浅的区域。
与高浓度层6有关的深度方向上的适合的位置范围也适用于电流抑制层14。即，电流抑制层14也优选处于比体区域5靠下方且比沟槽底面保护层8的底部靠上方的位置。
<实施方式2>
图11以及图12分别是在与图3以及图4(实施方式1)同样的视野下概略地示出本实施方式中的MOSFET92(碳化硅半导体装置)的结构的剖面图。此外，与图3以及图4同样地，为了使附图易于观察，省略了沟槽7内的栅极绝缘膜9以及栅电极10的图示。
MOSFET92具有在沟槽7的底面与沟槽底面保护层8相接的保护层接地电极15。在本实施方式中，源极焊盘19(图1)被设置为与源电极11(图1)和保护层接地电极15分别相接。通过该构造，源电极11和沟槽底面保护层8被电连接。此外，保护层接地电极15和栅电极10相互被电绝缘。
关于哪里成为MOSFET92的电流集中部位，能够取决于保护层接地电极15的配置。具体而言，在开关动作等时，越是远离保护层接地电极15的部位，则越易于发生电流集中。其原因在于，在开关动作等时，沟槽底面保护层8中的与保护层接地电极15的距离越大的部分会使耗尽层越难以从那里延伸。因此，优选在活性区域中的最远离保护层接地电极15的部位配置第2单元区域CL2而并非配置第1单元区域CL1。换言之，保护层接地电极15至第2单元区域CL2的最大距离大于保护层接地电极15至第1单元区域CL1的最大距离。例如，在图11以及图12所示的布局中，保护层接地电极15配置于活性区域的外周部，所以在活性区域的中心部配置有第2单元区域CL2。
此外，上述以外的结构与上述实施方式1的结构大致相同，所以对同一或者对应的要素附加同一符号，不重复对其进行说明。
根据本实施方式，能够在由于位于远离保护层接地电极15的位置而可能成为电流集中部位的部位减少或者断开电流。由此，能够进一步提高MOSFET92的可靠性。
<实施方式3>
图13是概略地示出本实施方式中的MOSFET93(碳化硅半导体装置)的结构的部分剖面图。在MOSFET93中，电流抑制层14的厚度比高浓度层6的厚度小。
例如，通过单独形成高浓度层6以及电流抑制层14，能够得到这样厚度不同的高浓度层6以及电流抑制层14。具体而言，准备具有与高浓度层6的配置对应的开口的离子注入掩模和具有与电流抑制层14的配置对应的开口的离子注入掩模，通过不同的注入条件进行使用各自的离子注入掩模的离子注入。通过比用于高浓度层6的离子注入更浅地进行电流抑制层14的离子注入，能够使电流抑制层14的厚度小于高浓度层6的厚度。
另外，作为其他方法，也可以在整个活性区域通过离子注入而形成电流抑制层14之后，进行使用具有与高浓度层6的配置对应的开口的离子注入掩模的选择性的离子注入。未接受用于高浓度层6的离子注入的部分成为最终的电流抑制层14，重复接受离子注入的部分成为最终的高浓度层6。此外，高浓度层6以及电流抑制层14的形成方法不限定于离子注入法，也可以使用外延生长法。
根据本实施方式，相比于电流抑制层14的厚度与高浓度层6的厚度相同的情况，第2单元区域CL2中的电流路径的电阻进一步变大。由此，能够使第1单元区域CL1中的电流路径的电阻和第2单元区域CL2中的电流路径的电阻的差异进一步变大。因此，能够利用第1单元区域CL1以及第2单元区域CL2的配置更充分地抑制半导体装置中的电流分布的偏差。因此，能够进一步提高MOSFET93的可靠性。
<实施方式4>
图14是概略地示出本实施方式中的MOSFET94(碳化硅半导体装置)的结构的部分剖面图。在MOSFET94中，在第2单元区域CL2中体区域5和漂移层2直接相接。在MOSFET94中，与MOSFET91(图1)不同而未设置电流抑制层14(图1)。换言之，在活性区域中，体区域5与基板1之间的具有n型半导体的部分仅包括漂移层2以及高浓度层6。换句话说，也可以说电流抑制层14(图1：实施方式1)的杂质浓度与漂移层2的杂质浓度相等。
此外，第2单元区域CL2只要包括基板1与体区域5之间在深度方向(图1中的纵向)上仅通过漂移层2而连接的部分即可。因此，也可以与图14不同而使用在第2单元区域CL2中也在平面布局中部分性地存在高浓度层6的结构。例如，也可以使用在第2单元区域CL2中高浓度层6设置于深度方向上的体接触区域4的下方而不设置于深度方向上的源极区域3的下方(换言之沟道区域的正下方)的结构。反过来，也可以使用在第2单元区域CL2中高浓度层6不设置于深度方向上的体接触区域4的下方而设置于深度方向上的源极区域3的下方的结构。
为了得到上述结构，例如只要进行在实施方式1中说明的用于形成高浓度层6的离子注入而不进行用于形成电流抑制层14的离子注入即可。在不通过离子注入法而通过外延法形成高浓度层6的情况下，只要仅在设置有高浓度层6的区域进行伴随高浓度的杂质添加的外延生长即可。作为其他方法，也可以首先在整个面进行伴随高浓度的杂质添加的外延层，接着通过蚀刻去除该外延层中的最终未设置高浓度层6的部分，接着进行用于形成碳化硅层层的上部的外延生长。
在本实施方式中，通过设置高浓度层6，也与实施方式1同样地，导通电阻减少。另一方面，在第2单元区域CL2中，体区域5和漂移层2直接相接。因此，在第2单元区域CL2中，耗尽层易于从p型的体区域5延伸。其结果是漂移层2中的电流路径被缩窄，从而第2单元区域CL2中的电流路径的电阻变大。由此，流过第2单元区域CL2的电流被抑制。因此，通过将第2单元区域CL2配置为包含电流集中部位，能够抑制MOSFET94内的电流分布的偏差。由此，能够抑制作为可靠性被特别担心的部位的电流集中部位处的电流。通过以上，能够得到能够减少导通电阻并且确保高的可靠性的MOSFET94。
另外，能够省略用于形成电流抑制层14(图1：实施方式1)的工序。因此，能够简化制造方法。
<实施方式5>
在本实施方式中，使用与上述MOSFET91～94中的任意一个同样的结构，并且沟槽7的深度被选择为在MOSFET处于导通状态时仅在第1单元区域CL1以及第2单元区域CL2中的第2单元区域CL2中体区域5和沟槽7的界面与基板1之间被耗尽层隔开。具体而言，沟槽7被形成为浅到从p型的体区域5中的n型的电流抑制层14(图1)上的部分(在不具有电流抑制层14的MOSFET94(图14)中为漂移层2上的部分)延伸的耗尽层的下端和从沟槽底面保护层8延伸的耗尽层的上端连接的程度且深到从p型的体区域5中的n型的高浓度层6上的部分延伸的耗尽层的下端和从沟槽底面保护层8延伸的耗尽层的上端不连接的程度。
上述MOSFET91～94的导通电流的路径在漂移层2中通过p型的体区域5与p型的沟槽底面保护层8之间。由于夹在p型区域，在电流路径中产生JFET电阻，由此导通电阻增大。因此，如果通过将沟槽7形成得更深而体区域5与沟槽底面保护层8之间的距离变远，则导通电阻变小。反过来，如果将沟槽7形成得更浅，则导通电阻变大。
图15是示出导通电阻和沟槽深度的关系的模拟结果的曲线图。图中，“构造A”表示关于具有高浓度层6的MOSFET的结果，“构造B”表示关于不具有高浓度层6的MOSFET的结果。在具有高浓度层6的构造A中，在深度为1μm左右以上时，导通电阻被保持为大致固定，在小于1μm左右(深度dmin1)时，导通电阻急剧上升。在不具有高浓度层6的构造B中，在深度小于2μm左右(深度dmin2)时，导通电阻急剧上升。
根据上述结果，可以认为在第1单元区域CL1中具有高浓度层6且在第2单元区域CL2中不具有高浓度层的MOSFET94中，如果使沟槽7的深度为1μm以上且2μm以下(深度dmin1以上且dmin2以下)，则能够使第1单元区域CL1的导通电阻保持得足够低并且使第2单元区域CL2的导通电阻提高到第2单元区域CL2实质上被视为截止状态的程度。
图16以及图17分别示出深度dmin1以上且dmin2以下的1.3μm被选择为沟槽7的深度d的MOSFET94(图14)的导通状态下的第1单元区域CL1以及第2单元区域CL2的电流密度分布的模拟结果。图中，越白地示出的区域为电流密度越高的区域，越黑地示出的区域为电流密度越低的区域。另外，白色虚线部表示pn结面。另外，白色实线部表示向漂移层2伸展的耗尽层端DL1以及DL2。
在第1单元区域CL1(图16)中，耗尽层端DL1从体区域5的延伸小，因此在沟槽7侧面确保了宽的电流路径。另一方面，在第2单元区域CL2(图17)中，耗尽层端DL1从体区域5的延伸大，耗尽层端DL1与从沟槽底面保护层8延伸的耗尽层端DL2连接。换言之，形成耗尽层端DL1以及DL2成为一体的耗尽层端DL0，由此沟槽7侧面和其下方被盖住。即，在导通状态的MOSFET94中，在第1单元区域CL1中形成有低导通电阻的电流路径，而在第2单元区域CL2中电流路径被闭塞。因此，可知通过在电流集中部位配置第2单元区域CL2并且使沟槽7的深度d为dmin1<d<dmin2，即使MOSFET94处于导通状态，也能够断开电流集中部位的电流。
根据本实施方式，第2单元区域CL2中的电流路径被耗尽层断开。由此，通过将第2单元区域CL2配置为包含电流集中部位，能够更可靠地抑制向作为可靠性被特别担心的部位的电流集中部位的附加。因此，能够进一步提高MOSFET91～94的可靠性。特别，在MOSFET94中，耗尽层能够从p型的体区域5向漂移层2中直接延伸，所以能够在第2单元区域CL2中更可靠地断开电流。
另外，第2单元区域CL2具有缓和在MOSFET的截止状态下被施加到与第2单元区域CL2相邻的第1单元区域CL1的电场的功能。因此，根据本实施方式，与在活性区域中的第2单元区域CL2的部分不设置任何元件构造的情况相比，能够提高MOSFET的可靠性。
此外，在上述各实施方式中，说明了设置有沟槽底面保护层8的情况，但也可以不必设置沟槽底面保护层8。在未设置沟槽底面保护层8的情况下，由于从体区域5延伸的耗尽层和沟槽7中的延伸得比体区域5深的部分所引起的电流路径的缩窄，产生JFET电阻。通过与在上述各实施方式中说明的方法同样的方法，能够使该缩窄的程度在第1单元区域CL1以及第2单元区域CL2之间相互不同。因此，即使在未设置沟槽底面保护层8的情况下，也能够得到与上述各实施方式几乎同样的效果。
另外，虽然说明了MOSFET，但碳化硅半导体装置也可以是MOSFET以外的MISFET(Metal Insulator Semiconductor FieldEffect Transistor，金属绝缘体半导体场效应晶体管)。另外，碳化硅半导体装置不限定于MISFET，也可以是其他晶体管装置，例如IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)。为了得到IGBT，例如只要使上述基板1的导电类型与漂移层2的导电类型相反、或者在基板1与漏电极12之间设置具有与漂移层2的导电类型相反的导电类型的集电极层即可。在该情况下，源电极11以及漏电极12分别作为发射极电极以及集电极电极发挥功能。另外，虽然说明了第1导电类型为n型且第2导电类型为p型的情况，但也可以将它们反过来。
本发明能够在其发明的范围内自由地组合各实施方式或者将各实施方式适当地变形、省略。虽然详细说明了本发明，但上述说明在所有方案中为例示性的，本发明不限于此。可以认为能够不脱离本发明的范围而预计未例示的无数的变形例。

Claims (11)

1.一种碳化硅半导体装置(91～93)，具备：
碳化硅单晶基板(1)；
漂移层(2)，设置于所述碳化硅单晶基板(1)上，由碳化硅制成，具有第1导电类型，具有第1杂质浓度；
体区域(5)，设置于所述漂移层(2)上，具有与所述第1导电类型不同的第2导电类型；
源极区域(3)，设置于所述体区域(5)上，具有所述第1导电类型；
栅极绝缘膜(9)，覆盖沟槽(7)，所述沟槽在第1单元区域(CL1)及第2单元区域(CL2)中贯通所述源极区域(3)及所述体区域(5)而到达所述漂移层(2)；
栅电极(10)，设置于所述沟槽(7)内；
高浓度层(6)，在所述第1单元区域(CL1)中设置于所述漂移层(2)与所述体区域(5)之间，具有所述第1导电类型，具有比所述第1杂质浓度高的第2杂质浓度；
电流抑制层(14)，在所述第2单元区域(CL2)中设置于所述漂移层(2)与所述体区域(5)之间，具有所述第1导电类型，具有比所述第1杂质浓度高且比所述第2杂质浓度低的第3杂质浓度；
源电极(11)，与所述源极区域(3)电连接；以及
漏电极(12)，与所述碳化硅单晶基板(1)电连接。
2.根据权利要求1所述的碳化硅半导体装置(93)，其特征在于，
所述电流抑制层(14)的厚度小于所述高浓度层(6)的厚度。
3.一种碳化硅半导体装置(94)，具备：
碳化硅单晶基板(1)；
漂移层(2)，设置于所述碳化硅单晶基板(1)上，由碳化硅制成，具有第1导电类型，具有第1杂质浓度；
体区域(5)，设置于所述漂移层(2)上，具有与所述第1导电类型不同的第2导电类型；
源极区域(3)，设置于所述体区域(5)上，具有所述第1导电类型；
栅极绝缘膜(9)，覆盖沟槽(7)，所述沟槽在第1单元区域(CL1)及第2单元区域(CL2)中贯通所述源极区域(3)及所述体区域(5)而到达所述漂移层(2)；
栅电极(10)，设置于所述沟槽(7)内；
高浓度层(6)，在所述第1单元区域(CL1)中设置于所述漂移层(2)与所述体区域(5)之间，具有所述第1导电类型，具有比所述第1杂质浓度高的第2杂质浓度；
源电极(11)，与所述源极区域(3)电连接；以及
漏电极(12)，与所述碳化硅单晶基板(1)电连接，
在所述第2单元区域(CL2)中所述体区域(5)和所述漂移层(2)直接相接。
4.根据权利要求1至3中的任意一项所述的碳化硅半导体装置(91～94)，其特征在于，
所述碳化硅半导体装置还具备沟槽底面保护层(8)，该沟槽底面保护层设置于剖视时比所述体区域(5)深的位置处的所述漂移层(2)内，具有所述第2导电类型。
5.根据权利要求4所述的碳化硅半导体装置(91～94)，其特征在于，
所述高浓度层(6)配置于比所述沟槽底面保护层(8)的底面浅的位置。
6.根据权利要求4或者5所述的碳化硅半导体装置(92)，其特征在于，
所述碳化硅半导体装置还具备保护层接地电极(15)，所述保护层接地电极将所述源电极(11)和所述沟槽底面保护层(8)电连接，所述保护层接地电极(15)至所述第2单元区域(CL2)的最大距离大于所述保护层接地电极(15)至所述第1单元区域(CL1)的最大距离。
7.根据权利要求1至6中的任意一项所述的碳化硅半导体装置(91～94)，其特征在于，
所述漂移层(2)的杂质浓度为1×1014cm-3以上且小于1×1017cm-3，所述高浓度层(6)的杂质浓度为1×1017cm-3以上且1×1018cm-3以下。
8.根据权利要求1至7中的任意一项所述的碳化硅半导体装置(91～94)，其特征在于，
所述高浓度层(6)与所述体区域(5)的底部相接。
9.根据权利要求1至8中的任意一项所述的碳化硅半导体装置(91～94)，其特征在于，
在所述碳化硅半导体装置(91～94)处于导通状态时，仅在所述第1单元区域(CL1)以及所述第2单元区域(CL2)中的所述第2单元区域(CL2)中，所述体区域(5)和所述沟槽(7)的界面与所述碳化硅单晶基板(1)之间被耗尽层隔开。
10.根据权利要求1至9中的任意一项所述的碳化硅半导体装置(91～94)，其特征在于，还具备：
源极焊盘(19)，与所述源电极(11)电连接；以及
布线部(29)，在所述第2单元区域(CL2)中与所述源极焊盘(19)连接。
11.根据权利要求1至9中的任意一项所述的碳化硅半导体装置(91～94)，其特征在于，
所述碳化硅半导体装置还具备源极焊盘(19)和栅极焊盘(20)中的至少任意一个，所述源极焊盘与所述源电极(11)电连接且具有配置于所述第2单元区域(CL2)内的角部，所述栅极焊盘与所述栅电极(10)电连接且具有配置于所述第2单元区域(CL2)内的角部。
CN201580085013.6A 2015-12-07 2015-12-07 碳化硅半导体装置 Active CN108292676B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/084239 WO2017098547A1 (ja) 2015-12-07 2015-12-07 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
CN108292676A true CN108292676A (zh) 2018-07-17
CN108292676B CN108292676B (zh) 2020-11-13

Family

ID=59012840

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580085013.6A Active CN108292676B (zh) 2015-12-07 2015-12-07 碳化硅半导体装置

Country Status (5)

Country Link
US (1) US10347724B2 (zh)
JP (1) JP6415749B2 (zh)
CN (1) CN108292676B (zh)
DE (1) DE112015007172B4 (zh)
WO (1) WO2017098547A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109449209A (zh) * 2018-10-30 2019-03-08 深圳市福瑞禧科技发展有限公司 功率器件及其制备方法
CN113039651A (zh) * 2018-11-14 2021-06-25 株式会社日立功率半导体 半导体装置和使用其的电力转换装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019012725A (ja) * 2017-06-29 2019-01-24 株式会社東芝 半導体装置
JP6853967B2 (ja) * 2017-09-19 2021-04-07 株式会社村田製作所 キャパシタ
US11251299B2 (en) * 2018-03-28 2022-02-15 Mitsubishi Electric Corporation Silicon carbide semiconductor device and manufacturing method of same
JP7140148B2 (ja) * 2019-02-27 2022-09-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP7343315B2 (ja) * 2019-07-05 2023-09-12 株式会社日立製作所 炭化ケイ素半導体装置
JP7449890B2 (ja) 2021-03-25 2024-03-14 三菱重工マリンマシナリ株式会社 過給機異常判定装置及び過給機異常判定方法
JP7449889B2 (ja) 2021-03-25 2024-03-14 三菱重工マリンマシナリ株式会社 過給機異常予兆判定装置及び過給機異常予兆判定方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080224207A1 (en) * 2007-03-14 2008-09-18 Mitsubishi Electric Corporation Insulated gate transistor
US20090111227A1 (en) * 2005-04-06 2009-04-30 Christopher Boguslaw Kocon Method for Forming Trench Gate Field Effect Transistor with Recessed Mesas Using Spacers
JP2012009522A (ja) * 2010-06-23 2012-01-12 Mitsubishi Electric Corp 電力用半導体装置
JP2013149798A (ja) * 2012-01-19 2013-08-01 Fuji Electric Co Ltd 炭化珪素半導体装置
CN103681854A (zh) * 2012-09-26 2014-03-26 株式会社东芝 半导体器件及其制造方法
CN103928345A (zh) * 2014-04-21 2014-07-16 西安电子科技大学 离子注入形成n型重掺杂漂移层台面的碳化硅umosfet器件制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3144585B2 (ja) 1991-12-10 2001-03-12 日本インター株式会社 半導体装置
CN103022115B (zh) 2008-01-29 2015-09-02 富士电机株式会社 半导体装置
JP4793390B2 (ja) 2008-02-13 2011-10-12 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN102414825B (zh) 2009-04-28 2014-12-24 三菱电机株式会社 功率用半导体装置
JP5664302B2 (ja) 2011-02-08 2015-02-04 株式会社デンソー 半導体装置
JP5556862B2 (ja) 2012-08-06 2014-07-23 富士電機株式会社 トレンチｍｏｓ型炭化珪素半導体装置の製造方法
US9337271B2 (en) 2012-12-28 2016-05-10 Mitsubishi Electric Corporation Silicon-carbide semiconductor device and manufacturing method therefor
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP6199755B2 (ja) 2014-01-27 2017-09-20 トヨタ自動車株式会社 半導体装置
JP2015153893A (ja) 2014-02-14 2015-08-24 公立大学法人大阪市立大学 半導体装置、及びその半導体装置の製造方法
CN108292680B (zh) 2015-12-03 2021-01-22 三菱电机株式会社 碳化硅半导体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090111227A1 (en) * 2005-04-06 2009-04-30 Christopher Boguslaw Kocon Method for Forming Trench Gate Field Effect Transistor with Recessed Mesas Using Spacers
US20080224207A1 (en) * 2007-03-14 2008-09-18 Mitsubishi Electric Corporation Insulated gate transistor
JP2012009522A (ja) * 2010-06-23 2012-01-12 Mitsubishi Electric Corp 電力用半導体装置
JP2013149798A (ja) * 2012-01-19 2013-08-01 Fuji Electric Co Ltd 炭化珪素半導体装置
CN103681854A (zh) * 2012-09-26 2014-03-26 株式会社东芝 半导体器件及其制造方法
CN103928345A (zh) * 2014-04-21 2014-07-16 西安电子科技大学 离子注入形成n型重掺杂漂移层台面的碳化硅umosfet器件制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109449209A (zh) * 2018-10-30 2019-03-08 深圳市福瑞禧科技发展有限公司 功率器件及其制备方法
CN113039651A (zh) * 2018-11-14 2021-06-25 株式会社日立功率半导体 半导体装置和使用其的电力转换装置

Also Published As

Publication number Publication date
JP6415749B2 (ja) 2018-10-31
US10347724B2 (en) 2019-07-09
DE112015007172B4 (de) 2022-10-27
US20180315819A1 (en) 2018-11-01
CN108292676B (zh) 2020-11-13
DE112015007172T5 (de) 2018-08-16
WO2017098547A1 (ja) 2017-06-15
JPWO2017098547A1 (ja) 2018-05-24

Similar Documents

Publication Publication Date Title
CN108292676A (zh) 碳化硅半导体装置
CN107431091B (zh) 碳化硅半导体装置及其制造方法
US10573732B2 (en) Semiconductor device
JP6197995B2 (ja) ワイドバンドギャップ絶縁ゲート型半導体装置
US20170271511A1 (en) Embedded JFETs for High Voltage Applications
JP4185157B2 (ja) 半導体素子及び電気機器
CN105474402B (zh) 碳化硅半导体器件及其制造方法
CN105280711B (zh) 电荷补偿结构及用于其的制造
US10672878B2 (en) Silicon carbide semiconductor device
JP2017135424A (ja) 絶縁ゲート型炭化珪素半導体装置及びその製造方法
CN103972282B (zh) 反向阻断半导体器件和制造反向阻断半导体器件的方法
JP6668697B2 (ja) 半導体装置
JP5687582B2 (ja) 半導体素子およびその製造方法
JP2017195224A (ja) スイッチング素子
CN107819032A (zh) 半导体器件及其制造方法
JP2012238898A (ja) ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ
JP2017191817A (ja) スイッチング素子の製造方法
JP2008060152A (ja) 半導体装置及びその製造方法
JP2006261562A (ja) 半導体装置
KR101875638B1 (ko) 반도체 소자 및 그 제조 방법
JP7147510B2 (ja) スイッチング素子
US8039906B2 (en) High-voltage metal oxide semiconductor device and fabrication method thereof
JP2005150348A (ja) 半導体装置
US20230038806A1 (en) Semiconductor device
JP7405230B2 (ja) スイッチング素子

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant