CN103681854A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。根据一个实施例，半导体器件包括结构体、绝缘膜和控制电极。结构体具有第一表面且包括：包括第一导电类型的碳化硅的第一半导体区、包括第二导电类型的碳化硅的第二半导体区和包括第一导电类型的碳化硅的第三半导体区。结构体具有在沿第一表面的第一方向上第一半导体区、第二半导体区和第三半导体区以此顺序设置的部分。绝缘膜设置在结构体的第一表面上。控制电极设置在绝缘膜上。结构体具有设置在第二半导体区与第一表面之间的埋入区。埋入区掺杂有V族元素。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于2012年9月26日提交的在先日本专利申请No.2012-213161并请求该申请的优先权权益；其全部内容通过引用并入本文。
技术领域
本文所描述的实施例大体涉及一种半导体器件及其制造方法。
背景技术
作为一种能以低损耗工作并能在高温下工作的半导体器件，例如基于碳化硅（SiC）的器件已经引起了人们的注意。与硅（Si）相比，碳化硅（SiC）具有优异的材料性质，诸如三倍宽的带隙、约10倍大的击穿电场强度和约三倍高的热导率等。
在基于碳化硅（SiC）的MOSFET（金属氧化物半导体场效应晶体管）中，将氢终结化（hydrogen termination）施加到SiC衬底的表面。然后，通过表面氧化或绝缘膜沉积，将由SiO2制成的绝缘膜形成在SiC衬底上。
在基于4H结构的SiC（4H-SiC）衬底的MOSFET中，在SiC衬底与由SiO2制成的绝缘膜之间的界面处的迁移率非常小。已经对绝缘膜和界面做出了各种修改，仅获得了远不及4H-SiC的固有特性（1000cm2/Vs）的低迁移率（小于100cm2/Vs）。
为了形成MOSFET的沟道，通过离子注入等来引入作为p型掺杂剂的铝（Al）。在这种情况下，需要引入一定大的量来获得高击穿电压。然而，过大的引入量导致阈值增大且引发迁移率减小。在半导体器件中，获得高击穿电压和稳定的阈值十分重要。
附图说明
图1是示出根据第一实施例的半导体器件的配置的示意图；
图2A至图2C是示出C缺陷的状态密度的示意图；
图3示出了C缺陷的生成能量；
图4A至图4J是示出界面附近的C缺陷的形成机理的示意图；
图5是示出了根据本实施例的用于制造半导体器件的方法的流程图；
图6A至图7D是示出用于制造半导体器件的方法的示意截面图；
图8示出了有效p浓度分布图；
图9A至图9F示出了等离子体氮化的状态；以及
图10是示出根据第三实施例的半导体器件的示意截面图。
具体实施方式
根据一个实施例，半导体器件包括结构体、绝缘膜和控制电极。所述结构体具有第一表面。所述结构体包括：包括第一导电类型的碳化硅的第一半导体区、包括第二导电类型的碳化硅的第二半导体区和包括所述第一导电类型的碳化硅的第三半导体区。所述结构体具有在沿所述第一表面的第一方向上、按照从所述第一半导体区朝向所述第三半导体区的顺序设置有所述第一半导体区、所述第二半导体区和所述第三半导体区的部分。所述绝缘膜设置在所述结构体的所述第一表面上。所述控制电极设置在所述绝缘膜上。所述结构体具有设置在所述第二半导体区与所述第一表面之间的埋入区。所述埋入区掺杂有V族元素。
以下将会参照附图描述各种实施例。
在以下描述中，相似的构件用相似的附图标记标注，适当地省略对已描述的构件的描述。
在以下描述中，n+、n、n-以及p+、p和p-标示表示每种导电类型的杂质浓度的相对量级。即，n+表示与n相比相对较高的n型杂质浓度，n-表示与n相比相对较低的n型杂质浓度。类似地，p+表示与p相比相对较高的p型杂质浓度，p-表示与p相比相对较低的p型杂质浓度。
在本实施例所示的示例中，通过示例的方式，第一导电类型是n型，第二导电类型是p型。
（第一实施例）
图1是示出根据第一实施例的半导体器件的配置的示意图。
如图1所示，根据第一实施例的半导体器件110例如是基于SiC的DiMOSFET（双注入金属氧化物半导体场效应晶体管）。
半导体器件110包括结构体100、绝缘膜60和控制电极G。结构体100具有第一表面100a。结构体100包括第一半导体区10、第二半导体区20和第三半导体区30。
在本实施例中，沿第一表面100a的一个方向（第一方向）被称作X方向。沿第一表面100a且与X方向正交的方向（第三方向）被称作Y方向。与X方向和Y方向正交的方向（第二方向）被称作Z方向。
结构体100具有第一半导体区10、第二半导体区20和第三半导体区30在X方向上以此顺序设置的部分。结构体100具有第一半导体区10、第二半导体区20和第三半导体区30在Z方向上以此顺序设置的部分。
第一半导体区10、第二半导体区20和第三半导体区30在Z方向上以此顺序堆叠。第一半导体区10的一部分暴露在第一表面100a处。第二半导体区20的一部分暴露在第一表面100a处。第三半导体区30的一部分暴露在第一表面100a处。在结构体100的第一表面100a侧，在X方向上设置第一半导体区10的一部分、第二半导体区20的一部分和第三半导体区30的一部分。第二半导体区20的一部分设置在第一半导体区10的一部分与第三半导体区30的一部分之间。
在制造结构体100时，第二半导体区20形成在第一半导体区10的前表面侧的一部分中，第三半导体区30形成在第二半导体区20的前表面侧的一部分中。
可以设置多个第二半导体区20。在设置了多个第二半导体区20的情况下，多个第二半导体区20在X方向和Y方向上彼此间隔开。第二半导体区20可以设置成各种形状，诸如在Y方向上延伸的线状、在Z方向上观察的岛状以及在Z方向上观察的环状等。
可以设置多个第三半导体区30。在设置了多个第三半导体区30的情况下，多个第三半导体区30在X方向上彼此间隔开。例如，第三半导体区30设置成与第二半导体区20的形状相适应的线状、岛状、环状等。
设置在第一表面100a侧的第一半导体区10的一部分与第三半导体区30的一部分之间的第二半导体区20的一部分构成起到DiMOSFET的沟道的作用的一部分。
绝缘膜60设置在结构体100的第一表面100a上。绝缘膜60用作DiMOSFET的栅极绝缘膜。沿第一表面100a设置绝缘膜60。绝缘膜60设置在第一半导体区10、第二半导体区20和第三半导体区30上。
控制电极G设置在绝缘膜60上。控制电极G用作DiMOSFET的栅极电极。
在这样的半导体器件110中，结构体100具有的埋入区50。埋入区50设置在第二半导体区20与第一表面100a之间。在埋入区50中，结构体100中所包括的碳化硅的硅或碳由V族元素来置换。
如果设置了这样的埋入区50，则可以增大第二半导体区20的p型杂质浓度。这增大了半导体器件110的击穿电压。此外，埋入区50的设置抑制了第二半导体区20中的晶体缺陷并增大了迁移率。此外，抑制了俘获在碳缺陷中的电荷和俘获在表面中的电荷。这稳定了阈值。
接着，描述半导体器件110的示例。
第一半导体区10设置在包括高浓度n型（n+型）碳化硅（4H-SiC）的衬底15上。第一半导体区10例如是低浓度n型（n-型）4H-SiC层。
在本实施例中，具有形成在衬底15上的第一半导体区10的结构用作器件形成衬底。第一半导体区10（n-型SiC层）的杂质浓度低于衬底15（n+型SiC衬底）的杂质浓度。第一半导体区10构成半导体器件110的击穿电压保持层。
碳化硅可以呈现出许多晶体多型（polytype）。在本实施例中，4H结构用作SiC的晶体多型。在基于4H结构的SiC的半导体器件110中，获得了高击穿电压。此外，由于体（bulk）中的高迁移率，这可适用于制造功率器件。
在衬底15的背表面上，形成包括导电材料的第二电极D2。第二电极D2例如构成DiMOSFET的漏极电极。第二电极D2例如具有由蒸镀形成的Ni和Ti的堆叠结构。例如通过在1000℃下退火，将第二电极D2欧姆连接到衬底15的背表面上。
在第一半导体区10的表面上的一部分中，设置有彼此间隔开且具有预定膜厚度的多个第二半导体区20。第二半导体区20是低浓度p型（p-型）SiC区。从结构体100的第一表面100a到内侧途中深度（depth halfwayinside）形成第二半导体区20。在两个第二半导体区20之间，设置有第一半导体区10。在Z方向上观察，第二半导体区20可以成形为类似于环形或蜂窝形。
在第二半导体区20的表面上的一部分中，从结构体100的第一表面100a到内侧途中深度设置具有预定膜厚度的第三半导体区30。第三半导体区30是高浓度n型（n+型）SiC区。
在第二半导体区20的表面上的一部分中，设置接触区25。接触区25与第三半导体区30并置（juxtapose）。接触区25是p型（p+型）SiC区。
因此，第二半导体区20设置在第一半导体区10与第三半导体区30之间。第二半导体区20与第一半导体区10和第三半导体区30中的每一个接触。沟道形成在夹置于第一半导体区10与第三半导体区30之间的第二半导体区20中。
绝缘膜60设置在结构体100的第一表面100a上。绝缘膜60连续地设置在第一半导体区10、第二半导体区20和第三半导体区30上。绝缘膜60例如由SiO2制成。
控制电极G设置在绝缘膜60上。在第一半导体区10、第二半导体区20和第三半导体区30的一部分上隔着绝缘膜60设置控制电极G。
第一电极D1设置在第三半导体区30和接触区25上。第一电极D1例如构成DiMOSFET的源极电极。第一电极D1例如具有Al和Ni的堆叠结构。在例如约800℃的温度下形成第一电极D1，且第一电极D1欧姆连接到接触区25。第三半导体区30构成DiMOSFET的源极区。
在半导体器件110中，平行地设置多个图1中所示的配置。在半导体器件110中，电流通过全部平行设置的配置。通过施加到控制电极G的电压来进行切换。
在这里，用p型杂质（例如，铝（Al））对第二半导体区20进行离子注入。在第二半导体区20中，当进行该离子注入时产生了碳缺陷（C缺陷）。
如果C缺陷填充有过量的C，则C缺陷是稳定的。在第二半导体区20中，每一个C缺陷得到约4eV的增益。即，如果将过量的C引入到MOS界面中并在MOS界面附近扩散，则可以通过填充C缺陷来提高MOS界面的特性。
即，在本实施例中，用V族元素的n型掺杂物来填充C缺陷。紧接MOS界面下方，引入n型掺杂剂，以使得n型掺杂剂的量基本上与p型掺杂剂的量相匹配。因此，埋入区50设置在第二半导体区20与第一表面100a之间。
在埋入区50中，其最外表面的元素（对于Si表面而言是Si，对于C表面而言是C，对于A表面而言是Si和C）由n型掺杂剂元素终结（terminate）。因此，在消除了表面处的悬空键。这显著提高了的界面特性。n型掺杂剂是选自V族元素中的N、磷（P）和砷（As）所组成的组中的至少一个。
在埋入区50中，n型掺杂剂的量基本上与p型掺杂剂的量相匹配。因此，埋入区50是具有高绝缘性能的区域。紧接埋入区50下方设置第二半导体区20中所设置的沟道。因此，半导体器件110配置为埋入沟道型DiMOSFET。即，获得了具有高迁移率和性能的MOSFET。
在埋入区50中，用V族元素置换衬底中的C。在这里，埋入区50转变成n型。通常而言，用P和As置换C位置对于转变成n型是不适合的。然而，在本实施例中，通过向p型掺杂剂传递电子来仅执行转变成绝缘体。因此，形成了具有非常好的特性的埋入区50。因此，N、P和As中的任一种都适合作为n型掺杂剂。
接着，按照下列顺序描述埋入区50的功能和效果。
1、关于SiC衬底中的C缺陷的电子状态的考虑
2、衬底表面附近的缺陷产生机理
3、碳缺陷量
在以下描述中，“SiC衬底”不仅包括由碳化硅（SiC）制成的衬底15，还包括第一半导体区10、第二半导体区20和第三半导体区30形成在衬底15上的结构。
[1、关于SiC衬底中的C缺陷的电子状态的考虑]
首先，通过第一原理计算来确定4H-SiC衬底、6H-SiC衬底和3C-SiC衬底中的C缺陷的电子状态。在这里，第一原理计算基于使用局域密度近似的密度泛函数法（density functional approach）。对于Si，使用保范赝势（norm-preserving pseudopotential）。对于诸如C等除Si以外的物质，使用由Vanderbilt等人研发的超软赝势。
图2A至2C是示出C缺陷的状态密度的能带图。
图2A示意性地示出了4H-SiC中的C缺陷的状态密度。图2B示意性地示出了6H-SiC中的C缺陷的状态密度。图2C示意性地示出了3C-SiC中的C缺陷的状态密度。
如果SiC衬底中产生了C缺陷，则该C缺陷周围的四个Si均取得一个悬空键。Si的悬空键具有SiC的带隙的中点附近的状态。
通过C缺陷周围的四个Si的悬空键的相互作用，该状态被分成两个“填充状态（filled state）”和两个“空置状态（vacant state）”，产生总共四种状态。在这四种状态之中，有两个状态（一个填充状态和一个空置状态）出现在4H-SiC的带隙中。对于其它两个状态，填充状态位于4H-SiC的价带内，空置状态位于4H-SiC的导带内。这两个状态未出现在4H-SiC的带隙中。
另一方面，导带和价带的能量位置随SiC的结构的不同而变化。因此，这些由Si的悬空键的相互作用所产生的“填充状态”和“空置状态”的带隙中的位置关系取决于SiC的结构。
如图2A所示，在4H结构中，紧接导带CB下方产生“空置状态”Sv。在这种状态下，很可能俘获电子。因此，这导致迁移率下降。
如图2C所示，在3C结构中，“填充状态”Sf与导带CB有关。在3C结构中，如果出现C缺陷，则3C-SiC衬底自身转变成n型。因此，由3C-SiC衬底制造的MOSFET是常开的。这是因为，如图2C所示，n沟道MOSFET的沟道部分转变成n型。
如图2B所示，在6H结构中，导带CB的底部被降低并且包括整个“空置状态”Sv。这防止了电子被俘获。在基于6H-SiC衬底的MOSFET中，获得了高迁移率。然而，在6H结构中，体电子迁移率较低。因此，6H结构不是很适合于垂直MOSFET。
根据上述可知，4H-SiC衬底中出现C缺陷是MOSFET迁移率降低的原因之一。
[2、衬底表面附近的缺陷产生机理]
通过第一原理计算来确定SiC衬底的表面处的缺陷的生成能量。SiC衬底中的C表面的最外表面处的C缺陷的生成所需的能量为0.75eV。SiC衬底中的Si表面的最外表面处的Si缺陷的生成所需的能量为4.6eV。缺乏氢终结化的SiC衬底的最外表面处的元素具有悬空键，因而处于高能量状态。因此，在最外表面的元素容易脱离并生成缺陷。
在SiC衬底与SiO2之间的界面（下文中也简称为“界面”）附近，内部元素（C和Si）和表面处产生的缺陷在彼此互换的同时被扩散。因此，在界面附近的SiC衬底中产生了许多缺陷。
同样通过第一原理计算来确定SiC衬底内的缺陷的生成能量。生成C缺陷所需的能量为4.0eV。生成Si缺陷所需的能量为7.5eV。在SiC衬底中，最有可能生成C缺陷。
图3示出了C缺陷的生成能量。
在图3中，横轴表示距SiC衬底与SiO2之间的界面的深度。纵轴表示C缺陷的生成能量。
如图3所示，在SiC衬底与SiO2之间的界面处，由于悬空键的存在和应变释放的效应，与SiC衬底内部相比，更可能在界面附近生成C缺陷。此外，一旦生成了C缺陷，变得可能生成该C缺陷内的另一C缺陷（参见图中的箭头A）。如上所述，这是因为新生成的悬空键（即，新产生的空间）促进了应变释放。即，C缺陷很可能在界面附近生成。因此，C缺陷很可能在从界面到数nm的深度的区域内生成。数nm的这一部分正是形成沟道的部分，因此显著影响迁移率。
图4A至4J是示出界面附近的C缺陷的形成机理的示意图。
图4A至4E示出了界面部分的示意界面图。图4F至4J示出了晶体状态的示意图。
如图4A所示，氧（O2）攻击出现在SiC衬底的表面处。然后，如图4F和4G所示，C耦合到O，晶格中的C释放到外部。因此，在所释放的C的位置处生成C缺陷。
如图4C和4H所示，将O引入到C缺陷中。然后，如图4I所示，生成了SiO2簇。当生成SiO2簇时，出现了体积膨胀。
由于SiO2簇的体积膨胀，SiC的晶体受到压缩应力。如图4D和4I所示，处于压缩应力下的SiC晶体释放晶体中的C以缓和压缩应力。这就是SiC衬底的氧化中碳原子的释放机理。在所释放的C的位置处生成C缺陷。
所释放的C扩散到SiC衬底和SiO2中作为填隙缺陷Ci。在SiC衬底中的C缺陷数约为1013/cm3。如图4E所示，如果形成了SiO2膜，则C扩散到SiC衬底中。扩散的C填充在SiC衬底中所形成的C缺陷中。这减小了SiC衬底中的C缺陷。
将上述内容总结为如下。
（1）在SiC衬底与SiO2之间的界面附近，保持大量的碳缺陷和缺陷（Z1/2缺陷）。稍后描述碳缺陷的量。
（2）深入到衬底中，最初形成的Z1/2缺陷填充有从界面释放的碳。这降低了Z1/2缺陷。
（3）在SiO2侧，释放了大量的C，并产生了诸如碳簇等（例如，插入到氧位置中的碳原子的二聚体结构）电荷陷阱。
[3、碳缺陷量]
SiC衬底内的C缺陷的生成能量为4eV。在SiC衬底中，生成了约为1013/cm3的C缺陷（在以约1300℃外延生长的情况下）。因此，如果在界面处C缺陷生成能量为0.75eV，则认为即使在接近室温下也生成1018/cm3的C缺陷。SiO2的膜形成涉及一定程度的高温。因此，认为从界面到约3nm的深度生成约1018/cm3的C缺陷。
此外，存在涉及氧原子的生成C缺陷的过程（参见图4A至4J）。更具体地，到达界面的氧分子与界面附近的悬空键相互作用。因此，氧分子接受电子，并容易分解成氧原子。如果这个氧原子与SiC衬底中的C结合以产生分子（CO），则稳定性显著增大。即，通过从SiC衬底取出C的氧原子，容易产生C缺陷。这涉及每一个氧原子1.5eV的能量增益。通过该过程，在界面附近生成了更多碳缺陷。
因此，在SiC衬底与SiO2之间的界面处，生成了许多C缺陷。C缺陷影响了基于4H-SiC衬底的MOSFET中的迁移率。在基于3C-SiC衬底的MOSFET中，影响出现为沟道变成n型的现象。
在本实施例中，通过设置埋入区50，减小了在4H-SiC的MOS界面处的C缺陷量。在形成埋入区50的过程中，从SiC衬底的邻近表面释放的C填充在第二半导体区20的C缺陷中。这减小了第二半导体区20中的C缺陷。结果，改善了内建二极管（体二极管）的特性。
在SiC衬底的表面附近生成C缺陷。该C缺陷由V族元素的n型掺杂剂置换，以形成埋入区50。
例如，在V族元素之中，氮（N）被引入为n型掺杂剂。然后，将N耦合到Si的悬空键。由V族元素置换埋入区50的最外第一表面100a侧的单原子层，并终结所有悬空键。
埋入区50的终结表面不仅可以设置在第二半导体区20与第一表面100a之间，还可以沿结构体100的第一表面100a的整个表面设置。通过三重配位（three-fold coordination）来稳定由V族元素终结的埋入区50的表面，并形成具有优异的耐氧化性的表面。
因此，通过设置埋入区50，在用于形成第二半导体区20中的沟道的区域中抑制了C缺陷。这增大了迁移率。此外，通过消除缺陷和终结表面，稳定了DiMOSFET的阈值。此外，通过因而设置的埋入区50，即使第二半导体区20中的p型掺杂剂的总量增大，也使界面附近的p型掺杂剂的有效量相对较小。因此，即使p型掺杂剂的量增大，对阈值的影响也很小。另一方面，增大了第二半导体区20的深部部分中的p型掺杂剂的量。这样实现了击穿电压的增大。
（第二实施例）
接着，描述根据本实施例的用于制造半导体器件的方法。
图5是示出根据本实施例的用于制造半导体器件的方法的流程图。
图6A至7D是示出用于制造半导体器件的方法的示意截面图。
如图5所示，根据本实施例的用于制造半导体器件的方法包括以下步骤：形成第一绝缘膜的步骤（步骤S110）、引入V族元素的步骤（步骤S112）、去除第一绝缘膜并形成终结区的步骤（步骤S114）、形成第二绝缘膜的步骤（步骤S116）以及形成第一电极的步骤（步骤S118）。
在下文中，参照图5、6A至7D描述用于制造半导体器件的方法的示例。
首先，如图5的步骤S100所示，形成第一半导体区10。即，如图6A所示，包括n-型4H-SiC层的第一半导体区10形成在n+型4H-SiC衬底15的表面上。衬底15例如是固态单晶SiC衬底。
衬底15中的杂质浓度（掺杂浓度）优选为大于等于1×1016个原子/cm3且小于1×1020个原子/cm3。在本实施例中，衬底15的杂质浓度例如是6×1017个原子/cm3。
衬底15优选为具有（0001）面的六方晶系SiC衬底（4H-SiC衬底）。虽然在本实施例中使用（0001）面，但是诸如（000-1）面等其它表面取向也是有效的。
通过在衬底15的表面上外延生长n-型4H-SiC层，形成第一半导体区10。在形成外延层时，例如使用SiH4气体和C3H8气体作为原料气体。优选使用N或P作为杂质（掺杂剂）。第一半导体区10构成击穿电压保持层。
第一半导体区10的膜厚度例如优选为大于等于5μm且小于等于100μm。对于具有更高击穿电压的器件而言，优选地是使膜厚度更厚。在本实施例中，第一半导体区10的膜厚度例如是10μm。第一半导体区10的杂质浓度（掺杂浓度）优选为大于等于8×1014个原子/cm3且小于3×1017个原子/cm3。在本实施例中，第一半导体区10的杂质浓度例如是5×1015个原子/cm3。
接着，如图5的步骤S102所示，形成第二半导体区20。通过p型杂质的离子注入形成第二半导体区20。即，如图6B所示，使用光刻和蚀刻形成氧化膜（未示出）。氧化膜用作掩模，以将p型导电性的杂质选择性地注入到作为第一半导体区10的SiC层的表面区中。因此，形成了包括p-型4H-SiC区的第二半导体区20。
通常，第二半导体区20中的导电杂质的浓度例如是1×1016个原子/cm3。注入用作p型杂质的Al离子的条件例如是剂量为1×1015个原子/cm2且能量为80keV。在本实施例中，将衬底15加热到例如300℃来执行上述离子注入。即，通常，第二半导体区20中的导电杂质的浓度优选为大于等于1×1013个原子/cm3且小于等于5×1017个原子/cm3。更优选地为大于等于1×1015个原子/cm3且小于等于5×1016个原子/cm3。
然而，在本实施例中，第二半导体区的p浓度设定为约大于等于1×1018个原子/cm3且小于等于1×1019个原子/cm3。这是因为它能控制击穿电压。然而，这仅导致非常大的阈值。在本实施例的工艺之后，将V族元素从绝缘膜侧扩散到沟道区中。因此，在沟道区中的有效掺杂量减小到1×1016个原子/cm3。因此，形成具有普通阈值的MOSFET。
图8示出了p浓度分布图。
在图8中，横轴表示半导体区的深度方向。纵轴表示p浓度。图8中所示的分布图PFL1表示普通掺杂量的浓度分布图。本实施例中，浓度呈现为具有大于普通的掺杂量的分布图PFL2。此外，在第二半导体区20的前表面侧，V族元素从绝缘膜侧扩散。因此，浓度呈现为具有降低的p浓度的分布图PFL3。
因此，在本实施例中，第二半导体区20的前表面侧呈现为分布图PFL3，深部部分呈现为分布图PFL2。即，在第二半导体区20的前表面侧，由低p浓度来抑制阈值的增大。另一方面，在第二半导体区20的深部部分中，由高p浓度来实现击穿电压的增大。
接着，如图5的步骤S104所示，形成第三半导体区30。通过n型杂质的离子注入来形成第三半导体区30。即，如图6C所示，将n型导电杂质选择性地注入到第二半导体区20的表面的一部分中。因此，形成了包括n+型4H-SiC区的第三半导体区30。
具体而言，去除用于形成第二半导体区20的氧化膜掩模。然后，使用光刻和蚀刻，形成具有新图案的另一氧化膜掩模（未示出）。然后，通过新掩模的开口注入n型导电杂质。因此，形成了第三半导体区30。
第三半导体区30中的导电杂质的浓度例如是2×1020个原子/cm3。注入用作n型杂质的N离子的条件例如是剂量为1×1015个原子/cm2且能量为40keV。在本实施例中，将衬底15加热到300℃来执行上述离子注入。第三半导体区30中的导电杂质的浓度优选为大于等于1×1014个原子/cm3且小于等于5×1020个原子/cm3。更优选地为大于等于5×1015个原子/cm3且小于等于3×1020个原子/cm3。
接着，如图5的步骤S106所示，形成接触区25。通过p型杂质的离子注入来形成接触区25。即，如图6D所示，将p型导电杂质选择性地注入到第二半导体区20的与第三半导体区30相邻的表面的另一部分中。因此，包括形成了包括p+型4H-SiC区的接触区25。
具体而言，去除用于形成第三半导体区30的氧化膜掩模。然后，使用光刻和蚀刻，形成具有新图案的另一氧化膜掩模（未示出）。然后，通过新掩模的开口注入p型导电杂质。因此，形成了接触区25。
接触区25中的导电杂质的浓度例如是2×1020个原子/cm3。注入用作p型杂质的Al离子的条件例如是剂量为1×1015个原子/cm2且能量为40keV。在本实施例中，将衬底15加热到300℃来执行上述离子注入。接触区25中的导电杂质的浓度优选为大于等于1×1014个原子/cm3且小于等于5×1020个原子/cm3。更优选地为大于等于5×1015个原子/cm3且小于等于3×1020个原子/cm3。
接着，如图5的步骤S108所示，执行退火。即，在上述离子注入步骤之后，执行激活退火处理。例如，在加热温度为1600℃且加热时间为30分钟的条件下，使用氩（Ar）气体作为氛围气体来执行这种激活退火处理。因此，得到了图6D所示的结构。在这里，引入到SiC衬底中的掺杂剂被激活，但几乎不扩散。
在形成第二半导体区20、第三半导体区30和接触区25中，可共掺杂碳离子。在这种情况下，通过步骤S108中所示的高温退火，过量碳离子扩散到第一半导体区10、衬底15和外部，且不留在第二半导体区20内。结果，取决于是否存在共掺杂碳离子的、在此阶段的MOS界面的特性变化是不可观测的。
接着，如图5的步骤S110所示，形成第一绝缘膜。即，如图7A所示，在上述离子注入步骤和激活退火处理之后，形成第一绝缘膜61。第一绝缘膜61由SiO2制成。第一绝缘膜61的膜厚度小于等于5nm。第一绝缘膜61例如由热氧化和湿法氧化形成。热氧化的条件例如是温度为1200℃且加热时间为5分钟。湿法氧化的条件例如是温度为900℃且氧化时间为5分钟。
在用于形成第一绝缘膜61的氧化中，如果O2攻击出现在SiC衬底的表面，则许多C缺陷形成在SiC衬底的表面附近。随着氧化的进行，形成了SiO2。然后，在来自SiO2膜的压缩应力下，SiC衬底的晶体释放C。该所释放的C填充在SiC衬底内（例如，第二半导体区20内）的C缺陷中。因此，抑制了SiC衬底内的C缺陷。另一方面，许多C缺陷形成在SiC衬底与SiO2（第一绝缘膜61）之间的界面附近。
接着，如图5的步骤S112所示，执行用于引入V族元素的处理。在本实施例中，使用N作为V族元素。如图7B所示，通过第一绝缘膜61执行低压下的等离子体氮化。在低压下的等离子体氮化中，第一绝缘膜61是厚度小于等于5nm的膜。因此，不仅将N引入到第一绝缘膜61中，还穿过第一绝缘膜61到达第一绝缘膜61下方的SiC衬底。所到达的SiC衬底中的N填充在SiC衬底中形成的C缺陷中。
图9A至9F示出了等离子体氮化的状态。图9A示出了直接氮化SiC衬底Sub的状态。图9B示出了在直接氮化SiC衬底Sub的情况下N所经历的电势PTL。如果使SiC衬底Sub直接氮化，则高密度氮化硅膜形成在表面处。因此，N不能扩散到SiC衬底Sub内。
图9C示出了从厚绝缘膜IF1上方氮化的状态。图9D示出了在从厚绝缘膜IF1上方氮化的情况下N所经历的电势PTL。在从厚绝缘膜IF1上方氮化的情况下，仅绝缘膜IF1被氮化，N几乎没有到达SiC衬底Sub。
图9E示出了从超薄绝缘膜IF2上方氮化的状态。图9F示出了在从超薄绝缘膜IF2上方氮化的情况下N所经历的电势PTL。通过本实施例的工艺得到图9E和9F所示的氮化的状态。超薄绝缘膜IF2形成在SiC衬底Sub上，以使N所经历的电势变形。此外，N在低压下被缓慢传递到界面处。因此，N扩散到SiC衬底Sub内。通常，难以将N引入到SiC衬底Sub内。然而，在本实施例中，N被引入到SiC衬底Sub内以实现特定结构。
接着，如图5的步骤S114所示，去除了第一绝缘膜并形成了终结区。即，如图7C所示，通过蚀刻去除第一绝缘膜61。当通过蚀刻去除第一绝缘膜61时，第一绝缘膜61中的N被驱赶到SiC衬底侧。然后，通过去除第一绝缘膜61，N被耦合到形成在SiC衬底的表面处的悬空键（例如，Si的悬空键）。因此，由N终结的结构形成在SiC衬底的表面处。这种终结结构具有基于N的三重配位，因而是置换型的稳定终结结构。因此，形成了埋入区50的表面终结。埋入区50的厚度例如大于等于2nm且小于等于5nm。
在本实施例中，在步骤S112中执行的N的引入中，引入N以使得埋入区50中的N量基本上与第二半导体区20中的p型掺杂剂的量相匹配。因此，在第二半导体区20与第一表面100a之间得到了具有高绝缘性质的埋入区50。
接着，如图5的步骤S116所示，形成了第二绝缘膜。第二绝缘膜是栅极绝缘膜（绝缘膜60）。即，如图7D所示，形成了作为第二绝缘膜的绝缘膜60，以便完全覆盖第一半导体区10、第二半导体区20和第三半导体区30的表面。绝缘膜60例如由SiO2等制成。或者，绝缘膜60可以由SiN或高介电材料（高k材料）制成。用于形成绝缘膜60的方法是诸如CVD等沉积法。
接着，如图5的步骤S118所示，形成了第一电极D1。第一电极D1例如是源极电极。为了形成第一电极D1，首先利用光刻技术在绝缘膜60上形成图案化的抗蚀膜（未示出）。然后，使用该抗蚀膜作为掩模，通过蚀刻去除位于接触区25的表面以及第三半导体区30的部分表面上的绝缘膜60的一部分。
因此，通过该抗蚀膜及绝缘膜60的去除来形成开口。然后，在通过该开口暴露的接触区25的表面以及第三半导体区30的部分表面上形成例如由金属制成的导电膜。该导电膜构成第一电极D1。
然后，去除该抗蚀膜。因此，去除（剥离）位于抗蚀膜上的导电膜。此外，可以例如由回蚀刻（etch-back）来使绝缘膜60的宽度变窄。然后，形成间隙以避免绝缘膜60与第一电极D1之间的接触。在这里，构成第一电极D1的导体例如优选为镍（Ni）。
接着，如图5的步骤S120所示，执行退火。即，在形成第一电极D1之后，例如在800℃下执行热处理来作为退火步骤。例如，在氩（Ar）气中执行热处理，加热时间为5分钟。
通过上述热处理，形成包括Ni2Si的第一电极D1。已经将大量的N引入到第三半导体区30内。因此，通过这种退火处理，得到了具有低接触电阻的电极结构。此外，已经将大量的Al引入到接触区25内。因此，容易得到具有低接触电阻的接触部。
接着，如图5的步骤S122所示，形成了控制电极G。即，作为用于形成控制电极G的步骤，在绝缘膜60上形成控制电极G。控制电极G例如由n型多晶硅制成。
在这里，第一电极D1也可以由n型多晶硅制成。然后，还可以形成Ni膜，并进行热处理以形成例如NiSi、Ni2Si或NiSi2的自对准硅化物膜，以作为第一电极D1和控制电极G这两者。
接着，如图5的步骤S124所示，形成了第二电极D2。第二电极D2例如是漏极电极。第二电极D2形成在衬底15的背表面上。第二电极D2例如由Ni和Ti的堆叠结构制成。第二电极D2例如设置在衬底15的背表面的整个表面上。
接着，如图5的步骤S126所示，执行退火。在该退火处理中，在约800℃下执行热处理。该退火处理的条件例如是在氩（Ar）气中执行退火5分钟的加热时间。通过该热处理，在第二电极D2与衬底15之间的界面处形成例如Ni2Si。因此，第二电极D2欧姆连接到衬底15。
通过上述工艺，完成了半导体器件110。
现在按照下列顺序描述根据本实施例的用于制造半导体器件110的方法的特征。
1、用氮填充SiC衬底中的碳缺陷
2、薄膜SiO2的作用
3、制造薄膜SiO2的意义
4、聚积在界面上的氮
5、氮终结结构的细节
6、耐氧化
7、终结表面的XPS实验
8、电荷储存区
9、使用掺杂多晶硅的界面形成
10、元素的选择
11、C缺陷位置及其量
<1、用氮填充SiC衬底中的碳缺陷>
在本实施例中，在形成第一绝缘膜61之后，用N原子填充紧接第一绝缘膜61与SiC衬底之间的界面下方的C缺陷。具体而言，在形成基于4H-SiC衬底的垂直DiMOSFET的栅极绝缘膜的步骤之前，形成薄膜SiO2（第一绝缘膜61）并将其暴露于低压氮等离子体。因此，N原子扩散到SiC衬底中。因此，C缺陷填充有N原子。
在形成该SiO2（第一绝缘膜61）中，形成了大量C缺陷。此外，通过形成SiO2，失去了在垂直于SiC衬底表面垂直的方向上的迁移自由度，并且N扩散到衬底中。由于SiO2（第一绝缘膜61）较薄，所以N到达SiC衬底。
<2、薄膜SiO2的作用>
在引入N中，如果SiO2的膜厚度较厚，则氮几乎到达SiC界面。在这种情况下，仅氮化SiO2膜的上表面。
在未设置绝缘膜61、SiC衬底直接暴露于氮等离子体的情况下，仅SiC表面的表面被氮化。氮化硅膜具有高密度。因此，如果形成氮化硅膜，N不能扩散到SiC衬底中。
在本实施例中，形成了厚度约小于等于5nm的SiO2。在这种情况下，大量N原子扩散到SiC界面。因此，SiC衬底中的C缺陷填充有氮。在通常形成沟道的区域内，通过与诸如铝等p型掺杂剂相互作用，紧接SiO2与SiC衬底之间的界面下方的区域转变成绝缘膜。将N引入到C缺陷位置中产生了过量的电子，该过量的电子由诸如Al等p型掺杂剂接受。这给出了与电子转移（transfer`）的能量相对应的增益。这个增益用作转变成绝缘膜的驱动力。
<3、制造薄膜SiO2的意义>
可以在以下三点中指出制造由薄膜SiO2制成的第一绝缘膜61的意义。
（1）通过适当地结合热氧化和湿法氧化来实现界面平坦化。
（2）在此工艺中，充分形成C缺陷。在充足的C缺陷的情况下，通过调节诸如Al等p型掺杂剂的量，将界面部分转变成绝缘膜。因此，优选地存在较大量的C缺陷。在普通MOS制造工艺中，不考虑由p型掺杂剂的调节。在这种情况下，期望C缺陷尽可能地少。然而，本实施例使用了不适合于这种普通工艺的工艺。
（3）在产生C缺陷的工艺中，C填充SiC衬底内的C缺陷。因此，电子寿命显著延长。在使用基于p/n结的体二极管作为用于反向电流的回流的续流二极管的情况下，这是非常有效的。即，在本实施例中，在形成由薄膜SiO2制成的第一绝缘膜61的阶段中，对SiC衬底进行主动氧化以产生C缺陷。本实施例与常规工艺的不同之处在于主动形成和利用C缺陷。
<4、聚积在界面上的氮>
在转变成绝缘膜的工艺中，N聚积在界面处。大量聚积的N转变成界面氮化膜且具有高密度。这防止更多的N从中穿透并到达SiC衬底。
因此，停止了到SiC衬底中的N扩散。进一步暴露于氮等离子体仅导致使上部SiON膜氮化。
紧接被变成绝缘膜的该膜下方形成沟道。此外，在该沟道区中，扩散了一定量的氮。最初，引入比常规量更大的诸如Al等p型掺杂剂。然后，扩散的N降低了p型掺杂剂的有效量。这防止阈值过量增大。
<5、氮终结结构的细节>
如上所述，在将紧接界面下方的部分转变成绝缘膜之后，用大量的N原子终结SiC衬底界面。在这里，由薄膜SiO2制成的第一绝缘膜61转变成薄氧氮化物膜。用约1%的浓度的稀氢氟酸对该氧氮化物膜进行处理。然后，去除该氧氮化物膜。这导致在一个特定结构，在该特定结构中SiC衬底表面被完全N终结。
例如与常规氢终结表面相比，由此形成的特定表面结构非常稳定且耐氧化性优异。这个结构是最外表面元素由N置换的特定结构。
在SiC的Si表面处，置换最外表面Si。在C表面处，置换最外表面C。在具有（11-20）取向的A表面处，用N来置换在最外表面的Si和C这两者。
在这里，“完全终结”是指几乎所有的最外表面元素都被置换。在Si表面处，Si的一个单原子层（一个单层）由N终结。在C表面处，C的一个单层由N终结。
表面密度约为2.4×1015/cm2。然而，实际上存在约±20％的测量误差。因此，可以认为表面密度约大于等于1.9×1015/cm2且小于等于2.9×1015/cm2。在A表面处，最外层由Si和C组成。用N终结这些最外表面元素。同样在这种情况下，考虑到测量误差，出现对应于单层的置换。
极难形成这种终结结构，且不能由混合有诸如NO氮化等的氧的氮化工艺来形成。此外，同样在等离子体氮化工艺中，即使氮化工艺被氧的一小部分（例如，即使为ppm量级）污染，氧也会产生反应。氧优选地作用于界面并氧化界面。此外，在等离子体氮化工艺中，在普通情况下，出现界面氮化，而不是界面终结。
本实施例利用以下点。（1）在氧化SiC衬底之后，氮被传递到SiC衬底，并在界面上集中。（2）在含氧界面处的氧氮化物膜被溶解到稀氢氟酸中。（3）用氮置换的终结结构非常稳定。如果用稀氢氟酸来处理SiC衬底表面处的薄氧氮化物膜，则该膜中的N被SiC衬底的最外表面元素置换并被稳定化。因此，表面终结结构形成在埋入区50中。
此外，存在如此充足的N，使得SiC衬底表面转变成绝缘膜。因此，几乎所有的最外表面元素被N置换。因此，形成了非常稳定且耐氧化性优异的SiC衬底表面。
通常，N的量是绝对不充足。即使用稀氢氟酸处理，虽然部分终结了最外表面元素，但是大部分最外侧表面元素保持不变。于是，最外表面元素存在悬空键，或被氢终结。
在这里，如果执行热氧化，则容易再次形成氧化膜。即使沉积了TEOS等，由分解所产生的水作为氧化剂，并促进界面的氧化。在本实施例中，基于N的埋入区50具有非常好的耐氧化性，因而几乎不能继续进行热氧化。即使沉积TEOS并在超过700℃的温度下进行退火以致密化，界面的氧化不能继续进行。
<6、耐氧化>
然后，例如由CVD来沉积栅极氧化膜（第二绝缘膜62）。例如由TEOS膜形成第二绝缘膜62。通常，氧化膜的沉积会单独导致相当大的界面氧化。因此，C缺陷出现在紧接界面下方，并且碳扩散到绝缘膜侧。这会产生了电荷陷阱，诸如SiC衬底中的C缺陷、绝缘膜中的碳和界面悬空键等。因此，出现迁移率劣化。
在本实施例中，改善了SiC衬底表面的耐氧化性。因此，在埋入区50中形成表面终结结构之后，抑制了SiC衬底中的C缺陷的生成。结果，碳到栅极绝缘膜内的扩散不太可能出现。此外，还通过埋入区50的稳定表面终结结构抑制了悬空键。
因此，在本实施例中，（1）SiC衬底中的C缺陷的量较小。（2）紧接界面下方的部分被转变成绝缘膜以形成埋入沟道。（3）适当抑制沟道中的掺杂剂的量，以使得能够在合适阈值下工作。（4）界面处的悬空键的量不可比较地低小于常规量。（5）抑制了碳扩散到的栅极绝缘膜中，因而由于碳的电荷陷阱不太可能出现。此外，如稍后所述，（6）高浓度的n+层（电荷存储区55）形成在沟道之间。这确保了足够的电荷量并降低了JFET电阻。（7）可以使基极部分中的p型掺杂剂的量足够大。这抑制了由于穿通所致的泄漏。
<7、终结表面的XPS实验>
例如，在SiC衬底的Si表面上执行XPS（X射线光电子光谱）实验。平行于埋入区50的表面施加X射线。然后，可以发现表面覆盖有C-N键。在未形成表面终结结构的埋入区50的Si表面处，观察到许多Si悬空键和Si-H键。
当垂直于埋入区50的表面施加X射线时，观察到Si-N键。这意味着N扩散到内部C缺陷中。在未形成埋入区50的Si表面处，没有观察到Si-N键。在C表面处，当平行于埋入区50的表面施加X射线时，观察到Si-N键。这意味着N置换了最外表面元素。
<8、电荷存储区>
通常，所形成的沟道之间的区域是n型低浓度区。然而，在本实施例中，N紧接界面下方扩散以形成n型高浓度区（电荷存储区55）。因此，当电压施加到正电极时，更可能累积电荷，且流动电流增大。这确保了充足的电荷量并降低了JFET电阻。
此外，在该电荷存储区55中，V族元素置换了衬底中的C。在这里，使电荷存储区55中的n型浓度更高。通常，用P和As置换C位置不适合于转变成n型。然而，在本实施例中，产生大量的电荷十分重要。本实施例不受能级的特定差异影响。因此，N、P和As中的任一种都适合作为n型掺杂剂。
<9、使用掺杂多晶硅的界面形成>
在上述制造方法中所描述的示例中，形成了薄膜SiO2，并且通过等离子体氮化工艺引入了N。然而，也可以使用其它方法。例如，可以在SiC衬底的表面上形成掺杂有n型杂质的薄膜多晶硅，诸如P掺杂的薄膜多晶硅、As掺杂的薄膜多晶硅和N掺杂的薄膜多晶硅等。在这种情况下，诸如P、As和N等n型杂质扩散到在氧化该多晶硅的工艺中形成的C缺陷中，并填充C缺陷。
然后，用稀氢氟酸去除了所产生的氧化膜。因此，形成了具有优异耐氧化性的、基于P、As和N的埋入区50。随后，如上所述地形成栅极绝缘膜。因此，形成了能抑制界面陷阱的良好MOS界面。
<10、元素的选择>
鉴于埋入区50中的终结结构的稳定性，在Si表面处，P、As和N以此顺序是有效的。在C表面处，N、P和As以此顺序是有效的。在A表面处，当[N的量]：[P+As的量]的比值为1：1时，终结结构最稳定。然而，在A表面处，即使例如仅用N或者仅用P终结，只要基本上在整个表面上执行终结化，就能得到耐氧化性优异的表面。
在经受了本实施例的工艺的SiC半导体器件的最终结构中，紧接界面下方的C缺陷的量不可比较地小于常规量。此外，紧接界面下方，N的量基本上与p型掺杂剂的量相匹配。因此，埋入区50具有高绝缘性能。因此，SiC半导体器件是沟道形成在埋入区50下方的埋入沟道型MOSFET。
此外，如上所述，反映界面特性的改善，不可比较地降低了界面水平密度（level density）。结果，迁移率达到约200-450cm2/Vs的足够大的值。通常，这与Si和SiO2之间的界面处的埋入沟道的迁移率（约400cm2/Vs）是可比较的。
在部分地省略诸如去除薄氧氮化物膜等工艺的情况下，出现200cm2/Vs的迁移率。在此情况下，未形成完整的界面终结结构，因而迁移率劣化。
可以将450cm2/Vs的迁移率认为是在SiC与SiO2之间的普通界面处制造埋入沟道的情况下的上限。即，在包括埋入沟道结构、界面终结结构和电荷存储结构的情况下，出现450cm2/Vs的迁移率。对于界面终结而言，在用P置换Si且用N置换C的情况下，使迁移率最大化。
<11、C缺陷位置及其量>
通过扩散将N引入到C缺陷中。C缺陷主要分布到沟道深度方向上小于等于3nm处。因此，一旦将N引入到衬底中，N可以很容易扩散到约3nm处。C缺陷与N之间的相互作用到约2nm处是可行的。因此，N扩散到约5nm处。
通常，沟道部分中的p型掺杂剂的浓度约为1016个原子/cm3。然而，这导致了基极部分中的p型掺杂剂浓度过低，可能会导致由于穿通所致的泄漏电流。
在本实施例中，形成了第一绝缘膜61。然后，以约大于等于1018/cm3且小于等于1019/cm3的量形成C缺陷。与该量相适应，调节p型掺杂剂的量。然后，将N引入到C缺陷中，并且其量与p型掺杂剂的量相匹配。由于C缺陷扩散，所以形成埋入区50，以使得在界面附近约大于等于2nm且小于等于5nm的厚度内N的量基本上与p型掺杂剂的量相匹配。
从紧接该埋入区50下方到SiC衬底内部（第二半导体区20），C缺陷的量降低。由于N被引入到C缺陷中，所以紧接埋入区50下方的p型掺杂剂的量约为1016/cm3。这个值确定了阈值。通常，2×1016个原子/cm3的p型掺杂剂是激活的，且阈值约为4V。
在SiC衬底的基极部分（第二半导体区20）中，p型掺杂剂的浓度约为大于等于1018个原子/cm3且小于等于1019个原子/cm3。这充分抑制了由于穿通所致的泄漏电流的出现。
因此，本实施例实现了低阈值与泄漏电流抑制之间的相容性。
（第三实施例）
图10是示出根据第三实施例的半导体器件的示意截面图。
如图10所示，根据第三实施例的半导体器件120是特别适用于IGBT（绝缘栅双极型晶体管）的示例。
半导体器件120与半导体器件110的不同之处在于使用了p+型4H-SiC衬底17（第四半导体区）而不是n+型4H-SiC衬底15、以及第一半导体区10具有包括n+型4H-SiC层的第一层11和包括n-型4H-SiC层的第二层12的堆叠结构。第一半导体区10与衬底17接触，且设置在衬底17上。第一层11和第二层12构成击穿电压保持层。
在衬底17的背表面（下表面）上，形成第二电极D2。第二电极D2构成集电极电极。在本实施例中，第二电极D2由Ti和Al的堆叠膜制成。例如通过在Ar中以800℃进行2分钟的退火工艺，来对第二电极D2进行欧姆连接。
接触区25上的第一电极D1构成本实施例中的发射极电极。第一电极D1欧姆连接到第三半导体区30和接触区25。
除了在衬底17上形成第一层11和第二层12以外，用于制造半导体器件120的方法与用于制造半导体器件110的方法基本上相同。
在如上所述的实施例中，得到了4H-SiC与SiO2之间的高迁移率界面，并实现了高性能IGBT。半导体器件120以双极性模式工作。因此，出现电导率调制，且导通电阻较小。结果，电流导通性能显著高于MOSFET。
（变形例）
在上述示例中，这些实施例应用于DiMOSFET或IGBT。然而，这些实施例适用于具有SiC区（第一半导体区10）的表面部分中的p型4H-SiC区（第二半导体区20）以及具有隔着p型4H-SiC区上的栅极绝缘膜（绝缘膜60）的栅极电极（控制电极G）的任何结构。
例如，这些实施例适用于具有沟槽栅极结构的、诸如DiMOSFET和IGBT等的晶体管。除了晶体管，这些实施例适用于具有由SiC制成的半导体区、设置在该半导体区的绝缘膜和设置在该绝缘膜上的电极的、诸如二极管和电容器等的任何器件。
根据上述的本实施例的半导体器件110和120基于以下几点。（1）在形成埋入区50的工艺中，在界面附近生成充足的碳缺陷。（2）通过将氮引入到所生成的碳缺陷中来实现埋入沟道。（3）形成界面氮终结结构。
在形成栅极绝缘膜、钝化膜、场氧化膜等中，抑制碳从衬底释放，以避免在绝缘膜生成碳簇。对于栅极绝缘膜而言，这增大了迁移率。通过形成埋入区50来配置埋入沟道，且埋入沟道不受界面的凹凸不平的影响。此外，由于由抑制的碳释放形成绝缘膜，所以碳未扩散到绝缘膜中。这抑制了阈值变化。此外，消除了界面上的偶极子等。此外，由于建立了界面终结结构，所以消除了界面取向相关性。因此，在SiC衬底的Si表面或C表面得到了等同的特性。
在这里，作为用于形成不易于碳释放的绝缘膜的方法的示例，可以考虑使用Si与SiC之间的氧化温度差。在将要形成绝缘膜的一部分上，由多晶硅形成结构。在低温下对多晶硅进行氧化。在这里，根据本实施例的终结结构形成在SiC衬底表面上。然后，因为SiC衬底表面的高耐氧化性，所以仅多晶硅被氧化，而SiC衬底未被氧化。即，未出现衬底中的碳的释放。通常，SiC衬底也被氧化到某种程度。因此，也会出现碳的释放。然而，如果使用本实施例中的终结结构，则不会出现碳释放。此外，对于场氧化膜而言，显著改善了绝缘特性。
按照通过氧化多晶硅来形成绝缘膜的方法，可以使用掺杂有P或As的掺杂多晶硅。然后，在氧化工艺中，可以将P和As扩散到衬底中。这种方法可以用作在早期阶段中形成超薄绝缘膜的工艺。然后，形成扩散有P或As的埋入区50。此外，通过去除由氧化产生的P掺杂的SiO2或As掺杂的SiO2，埋入区50的表面被终结。在使用P或As而不是扩散N的情况下，可以考虑使用掺杂多晶硅的这种方法。
（衬底的配置）
在上述实施例中，采用了诸如DiMOSFET和IGBT等的晶体管来作为示例。然而，在这些实施例中，可以将具有利用V族元素终结SiC的最外表面Si或最外表面C的终结区的衬底配置在构成诸如晶体管等器件的4H-SiC衬底的表面处。在这种衬底中，n型半导体区或p型半导体区可以设置在4H-SiC衬底的表面中。
如上所述，根据本实施例的半导体器件及其制造方法可以实现高击穿电压和稳定的阈值。
已经参照示例描述了这些实施例。但是，实施例并不限于这些示例。更具体地，本领域技术人员可以适当修改这些示例的设计。只要这样的修改包括实施例的特征，这样的修改也包括在实施例的范围内。上述示例中所包括的部件及其布局、材料、条件、形状、大小等并不限于所示出的那些，而可以适当地修改。
例如，在上述实施例和变形例的描述中，第一导电类型为n型，且第二导电类型为p型。然而，当第一导电类型为p型且第二导电类型为n型时，本发明也是可实施的。
此外，只要在技术上可行，就可以对上述实施例中所包括的部件进行组合。这样的组合也被涵盖在本实施例的范围内，只要它们包括本实施例的特征。此外，在本领域技术人员可以设想本实施例的精神内的各种修改和变形。应当理解这样的修改和变形也被涵盖在本实施例的范围内。
虽然已经描述了某些实施例，但是这些实施例中仅以示例的方式而提出，并不意在限制本发明的范围。实际上，本文所述的新颖实施例可以以各种其它形式来体现；此外，可以在不脱离本发明的精神的情况下，以所述实施例的形式来做出各种省略、替代和变化。所附权利要求及其等同形式旨在覆盖落入本发明的范围和精神内的这样的形式或修改。

Claims (20)

1.一种半导体器件，包括：
结构体，具有第一表面，所述结构体包括：包括第一导电类型的碳化硅的第一半导体区、包括第二导电类型的碳化硅的第二半导体区和包括所述第一导电类型的碳化硅的第三半导体区，所述结构体具有在沿所述第一表面的第一方向上、按照从所述第一半导体区朝向所述第三半导体区的顺序设置有所述第一半导体区、所述第二半导体区和所述第三半导体区的部分；
绝缘膜，设置在所述结构体的所述第一表面上；以及
控制电极，设置在所述绝缘膜上，
所述结构体具有设置在所述第二半导体区与所述第一表面之间的埋入区，所述埋入区掺杂有V族元素。
2.根据权利要求1所述的器件，其中：
所述埋入区包含所述第二导电类型的杂质，并且
所述V族元素的浓度基本上等于所述第二导电类型的所述杂质的浓度。
3.根据权利要求2所述的器件，其中：所述V族元素的浓度大于等于1×1018个原子/cm3且小于等于1×1019个原子/cm3。
4.根据权利要求2所述的器件，其中：所述第二导电类型的所述杂质的浓度大于等于1×1018个原子/cm3且小于等于1×1019个原子/cm3。
5.根据权利要求2所述的器件，其中：所述V族元素的浓度在厚度方向上的分布基本上等于所述第二导电类型的杂质的浓度在所述厚度方向上的分布。
6.根据权利要求1所述的器件，其中：所述埋入区内的碳缺陷密度小于1×1015/cm3。
7.根据权利要求1所述的器件，其中：所述埋入区内的碳缺陷密度小于1×1014/cm3。
8.根据权利要求1所述的器件，其中：所述埋入区的所述第一表面的最外侧上的单原子层基本上完全被所述V族元素置换。
9.根据权利要求1所述的器件，其中：所述埋入区沿所述第一表面的基本上整个表面设置。
10.根据权利要求1所述的器件，其中：所述埋入区的厚度小于等于5nm。
11.根据权利要求1所述的器件，其中：所述第二半导体区的杂质浓度大于等于1×1018个原子/cm3且小于等于1×1019个原子/cm3。
12.根据权利要求1所述的器件，其中：所述V族元素是选自由N、P和As所组成的组中的至少一种。
13.根据权利要求1所述的器件，还包括：
电荷存储区，沿所述结构体的所述第一表面设置在邻近于所述埋入区的区域中，
其中，所述电荷储存区中的所述V族元素的浓度大于等于1×1018个原子/cm3且小于等于1×1019个原子/cm3。
14.根据权利要求1所述的器件，其中：所述碳化硅的晶体多型是4H。
15.根据权利要求1所述的器件，其中：
所述结构体还包括：包括所述第二导电类型的碳化硅的第四半导体区，并且
所述第一半导体区与所述第四半导体区接触，并且设置在所述第四半导体区上。
16.一种用于制造半导体器件的方法，包括：
在包括碳化硅的半导体区上形成第一绝缘膜；
将V族元素经由所述第一绝缘膜引入到所述半导体区中；
通过去除所述第一绝缘膜，形成所述V族元素被硅或碳置换的表面终结结构；
在所述表面终结结构上形成第二绝缘膜；以及
在所述第二绝缘膜上形成控制电极。
17.根据权利要求16所述的方法，其中：所述形成第一绝缘膜包括：在所述半导体区的与所述第一绝缘膜的界面侧的区域中形成碳缺陷。
18.根据权利要求16所述的方法，其中：所述形成所述表面终结结构包括：通过将所述V族元素引入到所述半导体区中形成埋入区，然后利用所述V族元素来终结所述埋入区的最外表面侧的基本上整个单原子层。
19.根据权利要求16所述的方法，其中：所述第一绝缘膜的厚度小于等于5nm。
20.根据权利要求16所述的方法，其中：所述V族元素是选自由N、P和As所组成的组中的至少一种。
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