JP2022015323A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP2022015323A
JP2022015323A JP2020118064A JP2020118064A JP2022015323A JP 2022015323 A JP2022015323 A JP 2022015323A JP 2020118064 A JP2020118064 A JP 2020118064A JP 2020118064 A JP2020118064 A JP 2020118064A JP 2022015323 A JP2022015323 A JP 2022015323A
Authority
JP
Japan
Prior art keywords
insulating film
gate insulating
silicon carbide
carbide semiconductor
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020118064A
Other languages
English (en)
Inventor
泰之 河田
Yasuyuki Kawada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2020118064A priority Critical patent/JP2022015323A/ja
Priority to US17/334,002 priority patent/US11600702B2/en
Publication of JP2022015323A publication Critical patent/JP2022015323A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Figure 2022015323000001
【課題】ＳｉＯ2／ＳｉＣ界面の乱れやダメージが原因で、悪化する素子特性を改善できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体装置７０は、第１導電型の炭化珪素半導体基板１と、第１導電型の第１半導体層２と、第２導電型の第２半導体層６と、第１導電型の第１半導体領域７と、トレンチ１６と、ゲート絶縁膜９と、ゲート電極１０と、層間絶縁膜１１と、を備える。ゲート絶縁膜９は、一酸化窒素と窒素の混合ガスによる２回以上の熱処理により窒化、酸化することで形成され、窒化珪素層である第１ゲート絶縁膜、酸化珪素膜である第２ゲート絶縁膜、第２ゲート絶縁膜より窒素の面密度が低い酸化珪素膜である第３ゲート絶縁膜から構成される。
【選択図】図１

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。
図１２は、従来の炭化珪素半導体装置のトレンチゲート構造を示す断面図である。従来の炭化珪素半導体装置の構造について、トレンチ型ＳｉＣ－ＭＯＳＦＥＴを例に説明する。トレンチゲート構造は、ｎ+型炭化珪素基板（不図示）のおもて面にｎ-型炭化珪素エピタキシャル層（不図示）が堆積される。ｎ-型炭化珪素エピタキシャル層のｎ+型炭化珪素基板側に対して反対側の表面側は、ｎ型高濃度領域１０５が設けられている。ｎ型高濃度領域１０５内には、トレンチ１１６の底面全体を覆うように第１ｐ+型ベース領域１０３が選択的に設けられている。
トレンチゲート構造のＭＯＳゲートは、ｐ型炭化珪素エピタキシャル層１０６、ｎ+型ソース領域１０７、ｐ+型コンタクト領域（不図示）、トレンチ１１６、ゲート絶縁膜１０９およびゲート電極（不図示）で構成される。なお、ｐ+型コンタクト領域は設けられなくてもよい。
図１３は、従来の炭化珪素半導体装置のゲート絶縁膜の製造方法を示すフローチャートである。トレンチゲート構造のＭＯＳゲートにおいて、ゲート絶縁膜１０９の製造方法では、まず、酸素雰囲気中において１０００℃程度の温度の熱酸化または高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応(化学気相成長法)によって酸化膜が堆積される（ステップＳ２１）。
トレンチ型ＳｉＣ－ＭＯＳＦＥＴでは、酸化膜（ＳｉＯ2）と炭化珪素（ＳｉＣ）界面の状態がデバイス特性に影響する。熱酸化膜はＳｉＯ2膜としては優れているが、ＳｉＣを酸化させた場合、余剰炭素（Ｃ）が発生するため、ＳｉＯ2／ＳｉＣ界面に悪影響を及ぼし、デバイス特性を悪化させる原因となるため、堆積ＳｉＯ2膜が使われることがある。しかし、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）や、スパッタリングで形成した堆積ＳｉＯ2膜は、膜の密度や絶縁性能が十分でなく実用上好ましくない。
また、ゲート絶縁膜１０９の膜厚は、トレンチ１１６内のどの部分でも均一であることが好ましく、プラズマＣＶＤとかスパッタリングで形成した堆積ＳｉＯ2膜は、トレンチ１１６の底と側壁で膜厚が違ったり、側壁部分でもトレンチ１１６の開口部に近い方が厚くなりやすいなどの問題がある。このため、ＨＴＯで堆積したＳｉＯ2膜が、膜厚も均一で膜質も比較的良好であるため、通常、トレンチ型ＳｉＣ－ＭＯＳＦＥＴのゲート絶縁膜１０９に用いられる。
次に、酸化膜に対して、アニール処理を行う。熱酸化によって形成した場合、熱処理（ＰＯＡ（Ｐｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌ）処理）により、酸化膜と半導体部との界面の界面準位密度を低減させてもよい。ＨＴＯのような堆積法によって酸化膜を形成した場合は、電気的特性改善（移動度など）のため、一般的にＨＴＯ成膜後に、窒素（Ｎ2）を含んだガス等でポストアニールすることが行われる。例えば、１３００℃の温度、ＮＯ１０％／Ｎ2ガスで３０分程度のＮＯアニールを行う。これにより、ゲート絶縁膜１０９が形成される。
しかしながら、炭化珪素基板を熱酸化して酸化膜を形成すると、炭化珪素基板の炭素の一部が昇華できずに酸化膜内に残留する。特に、炭化珪素基板と酸化膜の界面から数ｎｍの範囲の酸化膜内に残留する炭素は、電荷トラップの生成に寄与すると考えられている。このような電荷トラップは、ゲート電極に正バイアスを印加したときの閾値電圧の変動を生じさせると考えられている。
このため、酸化膜を堆積する前に、一酸化窒素（ＮＯ）ガスを含む窒素雰囲気下で熱酸化する方法が知られている（例えば、下記特許文献１参照）。図１４は、従来の炭化珪素半導体装置のゲート絶縁膜の改良した製造方法を示すフローチャートである。この製造方法では、まず、１３００℃の温度、ＮＯ１０％／Ｎ2ガスで３０分程度のＮＯアニールを行う。（ステップＳ３１）。次に、ＣＶＤ法を用いて酸化膜の表面に堆積膜を形成する（ステップＳ３２）。このように形成したゲート絶縁膜１０９は、炭素の残留が良好に抑えられており、酸化膜内の電荷トラップが良好に低減される。
特開２０１９－１４５５７０号公報
しかしながら、ＨＴＯは堆積ＳｉＯ2膜を形成できるが、原料ガスに酸素を含んだガス（ＮＯ）を導入するため、堆積初期の一瞬はＳｉＣを酸化してしまい、微量であるが余剰Ｃ（炭素クラスタ）が析出する原因となる。ＨＴＯでゲート絶縁膜１０９を形成した場合、界面領域（図１２の点線Ｂの領域）のＳｉＣがごく薄く酸化され、ＳｉＯ2／ＳｉＣ界面に余剰Ｃが発生する。さらに、この部分は酸化によりＳｉＯ2／ＳｉＣ界面で結晶が乱れている。
図１５は、従来の炭化珪素半導体装置のゲート絶縁膜の組成分析結果を示すグラフである。図１５は、ＨＴＯでゲート絶縁膜１０９を形成して、ＴＥＭ－ＥＤＸでＳｉＯ2／ＳｉＣ界面の組成を分析した結果である。図１５において、横軸は、ＳｉＣの所定の位置からの深さを示し、単位はｎｍである。縦軸は、Ｃ、Ｏ（酸素）、Ｓｉ（珪素）の濃度を示す。図１５で測定位置の点線部分がＳｉＯ2／ＳｉＣ界面を示す。ここで、ＴＥＭ（透過電子顕微鏡法：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）は、薄片化した試料に電子線を照射し、試料を透過した電子や散乱した電子を結像し、高倍率で観察する手法である。また、ＥＤＸ（エネルギー分散型Ｘ線分光法：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）は、分析対象領域に電子線照射した際に発生する特性Ｘ線の、エネルギーと発生回数を計測し、元素分析や定性分析を行う手法である。図１５のＳｉＣは、例えば、ｐ型ベース層１０６である。
図１５に示すように、熱酸化でなくＨＴＯでゲート絶縁膜１０９を形成してもＳｉＣのＳｉが酸化され、余剰Ｃが析出して、表面から一定の範囲内でＳｉＣの結晶が乱れた領域が形成される。図１５では、ＳｉＣの結晶が乱れた領域（遷移層）の厚さは３．５ｎｍであるが、同様の分析を行った場合、遷移層の厚さは３．９ｎｍ、４．４ｎｍであった。このため、遷移層の厚さは平均３．９ｎｍであると推定できる。また、ＳｉＯ2／ＳｉＣ界面は、遷移層の中央にあるため、ＳｉＯ2／ＳｉＣ界面から約２ｎｍの範囲内でＳｉＣの結晶が乱れた領域が形成される。
また、ＨＴＯ装置や成膜条件により多少違うが、成膜の初期酸化は全く発生させないことは通常できない。ＨＴＯ／ＮＯの順番で処理する従来の方法では、ＨＴＯ成膜時にＳｉＣ表面が２ｎｍ程度酸化されてしまう。さらに、次のＮＯアニールでＯが界面に到達して追酸化され酸化量が増えてしまう。
トレンチ型ＭＯＳＦＥＴでは、チャネルに流れる電流はトレンチ側壁の表面から２ｎｍ～５ｎｍ程度と考えられている。ＨＴＯ成膜の初期酸化は２ｎｍ程度なので、結晶にダメージのある部分に電流が流れることになり、特性に影響する。このため、より素子特性を改善するためにはチャネルが形成される部分のトレンチ側壁のＳｉＣを酸化させないことが重要である。酸化は完全に抑えることができないので、ＳｉＯ2／ＳｉＣ界面やＨＴＯ膜中に可能な限り、余剰のＣを残留させないことが電気特性向上の課題である。また、界面を適正量窒化させることが特性改善に有効であるので界面からの窒素の抜けを低減する製造プロセスが重要である。引用文献１のＮＯアニールを先にして、ＨＴＯ成膜するプロセスだとＮが界面から抜けてしまうことが分析によりわかっている。
この発明は、上述した従来技術による問題点を解消するため、ＳｉＯ2／ＳｉＣ界面の乱れやダメージが原因で、悪化する素子特性を改善できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第２半導体層および前記第１半導体領域の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記ゲート絶縁膜は、前記第１半導体領域、前記第２半導体層および前記第１半導体層から構成される半導体層のおもて面に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の、前記半導体層と反対側の表面に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜の、前記半導体層と反対側の表面に設けられた第３ゲート絶縁膜と、から構成される。前記第１ゲート絶縁膜は、窒化珪素層であり、前記第２ゲート絶縁膜は、酸化珪素膜である。前記第３ゲート絶縁膜は、前記第２ゲート絶縁膜より窒素の面密度が低い酸化珪素膜である。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１ゲート絶縁膜は、膜厚が１ｎｍ以下であり、前記第２ゲート絶縁膜は、前記第３ゲート絶縁膜より膜厚が薄く、前記第２ゲート絶縁膜は、熱酸化膜であり、前記第３ゲート絶縁膜は、堆積膜であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１ゲート絶縁膜のＸ線光電子分光法で測定した窒素の面密度は、３．７×１０14／ｃｍ2より高く、２次イオン質量分析法で測定した窒素の濃度は、最も濃度が高いところが、７．０×１０20ａｔｏｍｓ／ｃｍ3以上であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２ゲート絶縁膜および前記第３ゲート絶縁膜は、窒素が５．０×１０18ａｔｏｍｓ／ｃｍ3以上２．０×１０20ａｔｏｍｓ／ｃｍ3以下含まれていることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチを形成する第４工程を行う。次に、前記トレンチの内部にゲート絶縁膜を形成する第５工程を行う。次に、前記トレンチの内部に前記ゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第７工程を行う。次に、前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第８工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第９工程を行う。前記第５工程では、一酸化窒素と窒素の混合ガスによる２回以上の熱処理により窒化、酸化することで前記ゲート絶縁膜を形成する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程では、１回目の熱処理の温度は、２回目以降の熱処理の温度より低く、１回目の熱処理の時間は、２回目以降の熱処理の時間より短いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程では、一酸化窒素と窒素の混合ガスによる第１熱処理、高温酸化による酸化膜の堆積、一酸化窒素と窒素の混合ガスによる第２熱処理の順で行われることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１熱処理の一酸化窒素の濃度は８％であり、前記第２熱処理の一酸化窒素の濃度は１２％であることを特徴とする。
上述した発明によれば、ゲート絶縁膜を、第１のＮＯアニール、ＨＴＯにより酸化膜を堆積、第２のＮＯアニールで形成している。短時間かつ低温で第１のＮＯアニールを行うことにより、第１ゲート絶縁膜と第２ゲート絶縁膜が形成される。第１ゲート絶縁膜と第２ゲート絶縁膜により、ＨＴＯ成膜で発生する初期酸化は、大幅に低減される。第２のＮＯアニールにより再度Ｎを界面に積み重ねることができる。これにより、ＳｉＣ表面の酸化を最小にして、界面の結晶乱れおよび余剰Ｃの発生を抑えて、なおかつ、ゲート絶縁膜とＳｉＣとの界面を適正量窒化させることができる。このため、ＳｉＯ2／ＳｉＣ界面の乱れやダメージが原因で、悪化する素子特性を改善できる。例えば、移動度を極力落とさず、閾値電圧を向上させることができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、ＳｉＯ2／ＳｉＣ界面の乱れやダメージが原因で、悪化する素子特性を改善できるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置のトレンチゲート構造を示す断面図である。 実施の形態にかかるゲート絶縁膜および従来のゲート絶縁膜の２次イオン質量分析法とＸ線光電子分光法による測定結果を示す表である 実施の形態にかかる炭化珪素半導体装置および従来の炭化珪素半導体装置の電気的特性を示す表である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置のゲート絶縁膜の製造方法を示すフローチャートである。 ＮＯアニール後の炭化珪素界面でのＳＩＭＳ分析結果を示すグラフである。 従来の炭化珪素半導体装置のトレンチゲート構造を示す断面図である。 従来の炭化珪素半導体装置のゲート絶縁膜の製造方法を示すフローチャートである。 従来の炭化珪素半導体装置のゲート絶縁膜の改良した製造方法を示すフローチャートである。 従来の炭化珪素半導体装置のゲート絶縁膜の組成分析結果を示すグラフである。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ７０を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１では、トレンチ型ＭＯＳＦＥＴ７０の主電流が流れる活性領域のみを示している。
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度であり、例えば低濃度ｎ型ドリフト層である。ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域５が設けられていてもよい。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低くｎ-型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース層（第２導電型の第２半導体層）６が設けられている。以下、ｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２とｎ型高濃度領域５とｐ型ベース層６とを併せて炭化珪素半導体基体（炭化珪素からなる半導体基板）１８とする。
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体１８の裏面）には、裏面電極１３となるドレイン電極が設けられている。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体１８の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体１８の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ-型炭化珪素エピタキシャル層２、以下単に（２）と記載する）に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域５（２）およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（後述するソース電極１２が設けられている側）からソース電極１２側に突出していてもよい。また、ゲート絶縁膜９は、ｍ面上に形成することが好ましい。例えばトレンチ構造が形成されている場合には、トレンチ１６の側壁がｍ面であることが好ましい。
ｎ型高濃度領域５（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体１８の第１主面側）の表面層には、トレンチ１６の間に、第１ｐ+型ベース領域３が設けられている。また、ｎ型高濃度領域５（２）内に、トレンチ１６の底部と接する第２ｐ+型ベース領域４が設けられている。第２ｐ+型ベース領域４は、トレンチ１６の底部と深さ方向（ソース電極１２からドレイン電極１３への方向）に対向する位置に設けられる。第２ｐ+型ベース領域４の幅は、トレンチ１６の幅と同じかそれよりも広い。トレンチ１６の底部は、第２ｐ+型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれたｎ型高濃度領域５（２）内に位置していてもよい。
また、ｎ-型炭化珪素エピタキシャル層２内に、トレンチ１６間の第１ｐ+型ベース領域３よりも深い位置にｎ型高濃度領域５（２）よりピーク不純物濃度が高いｎ+型領域１７が設けられる。なお、深い位置とは、第１ｐ+型ベース領域３よりもドレイン電極１３に近い位置のことである。
ｐ型ベース層６の内部には、炭化珪素半導体基体１８の第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７が選択的に設けられている。また、ｐ+型コンタクト領域８が選択的に設けられていてもよい。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８は互いに接する。
層間絶縁膜１１は、炭化珪素半導体基体１８の第１主面側の全面に、トレンチ１６に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース層６に接する。また、ｐ+型コンタクト領域８が設けられる場合、ソース電極１２は、ｎ+型ソース領域７およびｐ+型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル１４が設けられていてもよい。
図２は、実施の形態にかかる炭化珪素半導体装置のトレンチゲート構造を示す断面図である。図２は、図１の点線Ａで囲まれた領域の拡大図である。図２に示すように、ゲート絶縁膜９は、第１ゲート絶縁膜２１と第２ゲート絶縁膜２２と第３ゲート絶縁膜２３との３層から構成される。第１ゲート絶縁膜２１は、炭化珪素層（第２ｐ+型ベース領域４、ｎ型高濃度領域５、ｐ型ベース層６およびｎ+型ソース領域７）のおもて面上に設けられ、第２ゲート絶縁膜２２は、第１ゲート絶縁膜２１の、炭化珪素層と反対側の表面に設けられ、第３ゲート絶縁膜２３は、第１ゲート絶縁膜２１の、炭化珪素層と反対側の表面に設けられ、ゲート電極１０が、第３ゲート絶縁膜２３の、第２ゲート絶縁膜２２と反対側の表面に設けられる。
実施の形態のゲート絶縁膜９は、後述するように、第１のＮＯアニール、酸化膜成膜、第２のＮＯアニールの３つの工程で形成される。第１ゲート絶縁膜２１は、第１のＮＯアニールで形成され、厚さ１ｎｍ以下の窒化珪素（ＳｉＮ）層である。第２ゲート絶縁膜２２は、第１のＮＯアニールで形成された熱酸化膜であり、酸化珪素（ＳｉＯ2）膜である。第３ゲート絶縁膜２３は、ＨＴＯ等による酸化膜成膜および第２のＮＯアニールで形成された堆積膜であり、第２ゲート絶縁膜２２より窒素（Ｎ）の面密度が低い酸化珪素（ＳｉＯ2）膜である。第２ゲート絶縁膜２２は、第３ゲート絶縁膜２３より膜厚が薄く、１ｎｍ以下であることが好ましい。
また、第１ゲート絶縁膜２１は、窒素の面密度は、Ｘ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定して、３．７×１０14／ｃｍ2より高いことが好ましく、４．０×１０14／ｃｍ2以上であることがより好ましい。また、第１ゲート絶縁膜２１は、２次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定して、窒素の濃度は、最も濃度が高いところは、７．０×１０20ａｔｏｍｓ／ｃｍ3以上であることが好ましい。
第２ゲート絶縁膜２２および第３ゲート絶縁膜２３は、窒素が５．０×１０18ａｔｏｍｓ／ｃｍ3以上２．０×１０20ａｔｏｍｓ／ｃｍ3以下の量で混入していることが好ましい。第２ゲート絶縁膜２２および第３ゲート絶縁膜２３を合わせたＳｉＯ2膜では、第２ゲート絶縁膜２２との界面で窒素濃度が最も高く、ゲート電極１０との界面で窒素濃度が最も低くなっている。
図３は、実施の形態にかかるゲート絶縁膜および従来のゲート絶縁膜の２次イオン質量分析法とＸ線光電子分光法による測定結果を示す表である。ここでは、実施の形態のゲート絶縁膜９、図１３の製造方法による従来のゲート絶縁膜１０９（従来１）および図１４の製造方法による従来のゲート絶縁膜１０９（従来２）のＮ濃度の２次イオン質量分析法の測定結果と、Ｘ線光電子分光法によるＳｉＣ表面のＮの面密度の測定結果を下記に示す。ここでは、酸化膜は、ＨＴＯで形成された堆積膜であり、ＳＩＭＳ分析後、フッ化水素（ＨＦ）でＳｉＯ2膜を剥がして、ＸＰＳ測定を行っている。このため、ＳＩＭＳ分析では、ＨＴＯ膜（ＨＴＯで形成された酸化膜）中のＮ濃度や界面のＮ濃度を測定でき、ＸＰＳは、ＳｉＯ2膜を除去したＳｉＣ界面のＮ面密度が測定できる。
図３に示すように、従来２のＮＯアニール／ＨＴＯ膜成膜の順番では界面からＮが脱離して、ＨＴＯ膜内に拡散して、表面からＮが抜けていくことがＳＩＭＳ分析の結果から判明している。このため、実施の形態では、２回のＮＯアニールを行うことで、表面からＮが抜けていくことを防止している。実施の形態は、従来１よりもＨＴＯ膜中のＮ濃度は界面側で高く、表面側で低く、Ｎが抜けにくくなっている。また、後述するようにＮＯアニールの全時間１５分（１回目５分、２回目１０分）は従来１の３０分よりも減っているが、表面のＮ量は従来と同程度であり、熱酸化によるＳｉＣ表面の酸化量は減少している。ＸＰＳ測定による界面のＮ面密度は、実施の形態では、従来１、２よりも高く、この界面のＮ面密度の違いがデバイスの電気特性に影響する。
図４は、実施の形態にかかる炭化珪素半導体装置および従来の炭化珪素半導体装置の電気的特性を示す表である。図４に示すように、実施の形態にかかる炭化珪素半導体装置では、移動度は１２％程度低下しているが、閾値電圧は２８％向上している。このように、実施の形態は、移動度に若干の低下はあるが、低下量を極力抑えて、閾値電圧を１．１３Ｖ増加させることができる。ここで、閾値電圧は高い方が望ましいが、移動度とトレードオフの関係にあり、移動度は極力低下させず、閾値電圧を向上させることがＳｉＣ－ＭＯＳＦＥＴの実用特性として好ましい。
このように、実施の形態では、ゲート絶縁膜９を第１ゲート絶縁膜２１、第２ゲート絶縁膜２２、第３ゲート絶縁膜２３の３層としている。第２ゲート絶縁膜２２により、第３ゲート絶縁膜２３の初期酸化が抑えられ、チャネルが形成されるトレンチ１６の側壁のＳｉＣの酸化が原因で発生するダメージ（余剰Ｃ、界面の結晶乱れ等）が低減している。このため、ＳｉＯ2／ＳｉＣ界面の乱れやダメージが原因で、悪化する素子特性を改善できる。例えば、移動度を極力落とさず、閾値電圧を向上させることができる。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図５～図９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた下部ｎ-型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図５に記載される。
次に、下部ｎ-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入してもよい。これによって、下部ｎ-型炭化珪素エピタキシャル層２ａの内部に、ｎ+型領域１７が形成される。
次に、ｎ+型領域１７を形成するためのイオン注入時に用いたマスクを除去する。次に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域３ａおよび第２ｐ+型ベース領域４を形成する。ｎ+型領域１７を形成した場合の、ｎ+型領域１７のｎ+型炭化珪素基板１と反対側の表面上に、下部第１ｐ+型ベース領域３ａをｎ+型領域１７に重なるように形成する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、下部ｎ-型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域５ａを形成してもよい。下部ｎ型高濃度領域５ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図６に記載される。
次に、下部ｎ-型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした上部ｎ-型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。上部ｎ-型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、下部ｎ-型炭化珪素エピタキシャル層２ａと上部ｎ-型炭化珪素エピタキシャル層２ｂを合わせてｎ-型炭化珪素エピタキシャル層２となる。
次に、上部ｎ-型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域３ｂを、下部第１ｐ+型ベース領域３ａに重なるように形成する。下部第１ｐ+型ベース領域３ｂと下部第１ｐ+型ベース領域３ａは連続した領域を形成し、第１ｐ+型ベース領域３となる。上部第１ｐ+型ベース領域３ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域５ｂを形成してもよい。上部ｎ型高濃度領域５ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域５ｂと下部ｎ型高濃度領域５ａは少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図７に記載される。
次に、ｎ-型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型ベース層６を１．１μｍ程度の厚さで形成する。ｐ型ベース層６の不純物濃度は４×１０17／ｃｍ3程度に設定する。ｐ型ベース層６をエピタキシャル成長により形成した後、ｐ型ベース層６にさらにアルミニウム等のｐ型の不純物を、イオン注入してもよい。
次に、炭化珪素半導体基体１８の第１主面層（ｐ型ベース層６の表面層）に、ＭＯＳゲートを構成する所定領域を形成する。具体的には、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ+型ソース領域７を形成する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にホウ素等のｐ型の不純物をイオン注入し、ｐ+型コンタクト領域８を形成してもよい。ｐ+型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。
次に、イオン注入で形成した全領域を活性化するための熱処理（活性化アニール）を行う。例えば、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域３、第２ｐ+型ベース領域４、ｎ+型ソース領域７、ｐ+型コンタクト領域８およびｎ+型領域１７の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。ここまでの状態が図８に記載される。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５（２）に達するトレンチ１６を形成する。トレンチ１６の底部はｎ型高濃度領域５（２）に形成された第２ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。次に、炭化珪素半導体基体１８のおもて面に例えばＲＣＡ洗浄（強酸および高塩基溶液を用いたウェット洗浄）を行う。
次に、ｎ+型ソース領域７の表面と、トレンチ１６の底部および側壁に沿ってゲート絶縁膜９を形成する。以下に、実施の形態のゲート絶縁膜９の製造方法を詳細に説明する。図１０は、実施の形態にかかる炭化珪素半導体装置のゲート絶縁膜の製造方法を示すフローチャートである。実施の形態では、トレンチ１６の側壁等の半導体層（第１ｐ+型ベース領域３、ｎ型高濃度領域５、ｐ型ベース層６およびｎ+型ソース領域７）のおもて面をｍ面とする。
次に、炭化珪素層のおもて面上に、第１のＮＯアニールを行う（ステップＳ１１）。第１のＮＯアニールは、１２００℃以上１３００℃未満の温度、ＮＯ（一酸化窒素）１０％／Ｎ2（窒素）ガス（ＮＯが１０％で残り９０％がＮ2のガス、以下も同様である）で５分以上１０分以下行う。これにより、炭化珪素層のおもて面を窒化、熱酸化して、窒化膜である第１ゲート絶縁膜２１と、１ｎｍ程度の厚さの熱酸化ＳｉＯ2膜である第２ゲート絶縁膜２２が形成される。第１のＮＯアニールを従来より短時間かつ低温で行うことにより、ＳｉＣトレンチ側壁を窒化・酸化するときの酸化量（膜厚）を極力少なくし、酸化によるＳｉＣ表面のダメージ（余剰Ｃ、界面の結晶乱れ等）を極力低減している。この熱酸化で形成された酸化膜は密度が高く、良質なＳｉＯ2膜となる。
次に、ＨＴＯにより酸化膜を堆積する（ステップＳ１２）。ＨＴＯは、ジクロロシラン（ＤＣＳ）とＮ2Ｏを導入して、８００℃で行う。ＤＣＳの代わりに、モノシラン（ＳｉＨ4）を用いてもよい。この際、炉入れの温度は６００℃で１時間程度かけて昇温と真空排気を行う。これにより、厚さ６０ｎｍ以上８０ｎｍ以下の第３ゲート絶縁膜２３が形成される。
ここで、ＨＴＯ成膜で発生する初期酸化は、第１のＮＯアニールで形成された窒化層、酸化膜があるため、大幅に低減される。ＨＴＯ成膜により密度が、第１のＮＯアニールで形成された酸化膜より低いＳｉＯ2膜が形成される。
次に、第２のＮＯアニールを行う（ステップＳ１３）。第２のＮＯアニールは、第１のＮＯアニールより５０℃以上１００℃以下高く、かつ、１３００℃以上１３３０℃以下の温度、ＮＯ１０％／Ｎ2ガスで、第１のＮＯアニールより長時間、かつ、５分以上１５分以下行う。第１のＮＯアニールと第２のＮＯアニールを合わせて時間は３０分以下であることが好ましい。
ＨＴＯにより、第１のＮＯアニールで窒化したＳｉＣの表面からＮが抜けてしまうので、再度Ｎを界面に積み重ねるために、第２のＮＯアニールを行っている。第２のＮＯアニールを第１のＮＯアニールより高温にすることで、界面を再び十分窒化させることができ、ゲート絶縁膜とＳｉＣとの界面を適正量窒化させることができる。ＮＯによるＳｉＣ界面の追酸化を最小限にするため、第１のＮＯアニールと第２のＮＯアニールのトータルの熱処理時間は従来の酸化膜堆積後に行われるＮＯアニール（図１３のステップＳ２２）の時間より短くすることが好ましい。これにより、ゲート絶縁膜９が形成される。ここまでの状態が図９に記載される。
また、第２のＮＯアニールは、時間を分けて、複数回実施するようにしてもよい。さらに、第１のＮＯアニールと第２のＮＯアニールでＮＯの濃度が異なってもよい。この場合、第１のＮＯアニールの濃度が低い方の特性が向上する。例えば、第１のＮＯアニールをＮＯ８％／Ｎ2ガスで行い、第２のＮＯアニールをＮＯ１２％／Ｎ2ガスで行うことが好ましい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１６内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１６内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル１４を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
次に、層間絶縁膜１１を選択的に除去して炭化珪素半導体基体１８の表面に、ニッケル（Ｎｉ）かＴｉの膜を成膜する。次に、表面を保護してｎ+型炭化珪素基板１の裏面側にＮｉかＴｉの膜を成膜する。次に１０００℃程度の熱処理を行い炭化珪素半導体基体１８の表面側とｎ+型炭化珪素基板１の裏面の表面側にオーミック電極を形成する。
次に、上記コンタクトホール内に形成したオーミック電極部分に接触するように、および層間絶縁膜１１上にソース電極１２となる導電性の膜を設け、ｎ+型ソース領域７およびｐ+型コンタクト領域８とソース電極１２とを接触させる。
次いで、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできた裏面電極１３を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１と裏面電極１３とをオーミック接合する。
次に、例えばスパッタ法によって、炭化珪素半導体基体１８のおもて面のソース電極１２上および層間絶縁膜１１の開口部に、ソース電極パッド（不図示）となる電極パッドを堆積する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、ソース電極パッドを選択的に除去する。
次に、裏面電極１３の表面に、ドレイン電極パッド（不図示）として例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。以上のようにして、図１に示す半導体装置が完成する。
図１１は、ＮＯアニール後の炭化珪素界面でのＳＩＭＳ分析結果を示すグラフである。図１１において、横軸は、ＳｉＣの所定の位置からの深さを示し、単位はｎｍである。左横軸は、Ｃ、Ｎの濃度を示し、単位はａｔｏｍｓ／ｃｍ3である。右横軸は、Ｏ、Ｓｉの２次イオン強度を示し、単位はｃｏｕｎｔｓ／ｓである。図１１は、１３００℃の温度、ＮＯ１０％／Ｎ2ガスで３０分、ＮＯアニールを行ったときのＳｉＣ界面付近のＳＩＭＳ分析結果である。図１１に示すように、ＳｉＣ表面には、ＳｉＮ層が１ｎｍ程度、熱酸化によるＳｉＯ2膜が３ｎｍ程度形成される。一方、実施の形態では、第１のＮＯアニールは、１２００℃以上１３００℃未満、５分以上１０分以下であるため、温度が低く、時間が１／６～１／３なのでＳｉＯ2膜（第２ゲート絶縁膜２２）は１ｎｍ以下と薄く形成される。
また、ＳｉＣ表面は窒化と酸化が同時に起こるが、第１のＮＯアニールで酸化される量は１ｎｍ程度以下でＨＴＯの初期酸化量２ｎｍ程度より少ない。第１のＮＯアニール後、ＨＴＯ成膜を行うが、熱酸化ＳｉＯ2膜（第２ゲート絶縁膜２２）があるため、ＨＴＯの初期酸化がほぼなく第２のＮＯアニールによるＳｉＣ界面の追酸化量も低減される。
以上、説明したように、実施の形態によれば、ゲート絶縁膜を第１ゲート絶縁膜、第２ゲート絶縁膜、第３ゲート絶縁膜の３層としている。第２ゲート絶縁膜により、第３ゲート絶縁膜の初期酸化が抑えられ、チャネルが形成されるトレンチの側壁のＳｉＣの酸化が原因で発生するダメージ（余剰Ｃ、界面の結晶乱れ等）が低減している。
また、実施の形態によれば、ゲート絶縁膜を、第１のＮＯアニール、ＨＴＯにより酸化膜を堆積、第２のＮＯアニールで形成している。短時間かつ低温で第１のＮＯアニールを行うことにより、第１ゲート絶縁膜と第２ゲート絶縁膜が形成される。第１ゲート絶縁膜と第２ゲート絶縁膜により、ＨＴＯ成膜で発生する初期酸化は、大幅に低減される。第２のＮＯアニールにより再度Ｎを界面に積み重ねることができる。これにより、ＳｉＣ表面の酸化を最小にして、界面の結晶乱れおよび余剰Ｃの発生を抑えて、なおかつ、ゲート絶縁膜とＳｉＣとの界面を適正量窒化させることができる。このため、ＳｉＯ2／ＳｉＣ界面の乱れやダメージが原因で、悪化する素子特性を改善できる。例えば、移動度を極力落とさず、閾値電圧を向上させることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等のワイドバンドギャップ半導体以外の半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ-型炭化珪素エピタキシャル層
２ａ 下部ｎ-型炭化珪素エピタキシャル層
２ｂ 上部ｎ-型炭化珪素エピタキシャル層
３、１０３ 第１ｐ+型ベース領域
３ａ 下部第１ｐ+型ベース領域
３ｂ 上部第１ｐ+型ベース領域
４ 第２ｐ+型ベース領域
５、１０５ ｎ型高濃度領域
５ａ 下部ｎ型高濃度領域
５ｂ 上部ｎ型高濃度領域
６、１０６ ｐ型ベース層
７、１０７ ｎ+型ソース領域
８ ｐ+型コンタクト領域
９、１０９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ 裏面電極
１４ バリアメタル
１６、１１６ トレンチ
１７ ｎ+型領域
１８ 炭化珪素半導体基体
２１ 第１ゲート絶縁膜
２２ 第２ゲート絶縁膜
２３ 第３ゲート絶縁膜
７０ トレンチ型ＭＯＳＦＥＴ

Claims (8)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極上に設けられた層間絶縁膜と、
    前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
    前記炭化珪素半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記ゲート絶縁膜は、前記第１半導体領域、前記第２半導体層および前記第１半導体層から構成される半導体層のおもて面に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の、前記半導体層と反対側の表面に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜の、前記半導体層と反対側の表面に設けられた第３ゲート絶縁膜と、から構成され、
    前記第１ゲート絶縁膜は、窒化珪素層であり、
    前記第２ゲート絶縁膜は、酸化珪素膜であり、
    前記第３ゲート絶縁膜は、前記第２ゲート絶縁膜より窒素の面密度が低い酸化珪素膜であることを特徴とする炭化珪素半導体装置。
  2. 前記第１ゲート絶縁膜は、膜厚が１ｎｍ以下であり、
    前記第２ゲート絶縁膜は、前記第３ゲート絶縁膜より膜厚が薄く、
    前記第２ゲート絶縁膜は、熱酸化膜であり、
    前記第３ゲート絶縁膜は、堆積膜であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第１ゲート絶縁膜のＸ線光電子分光法で測定した窒素の面密度は、３．７×１０14／ｃｍ2より高く、２次イオン質量分析法で測定した窒素の濃度は、最も濃度が高いところが、７．０×１０20ａｔｏｍｓ／ｃｍ3以上であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記第２ゲート絶縁膜および前記第３ゲート絶縁膜は、窒素が５．０×１０18ａｔｏｍｓ／ｃｍ3以上２．０×１０20ａｔｏｍｓ／ｃｍ3以下含まれていることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
  5. 第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
    前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチを形成する第４工程と、
    前記トレンチの内部にゲート絶縁膜を形成する第５工程と、
    前記トレンチの内部に前記ゲート絶縁膜を介してゲート電極を形成する第６工程と、
    前記ゲート電極上に層間絶縁膜を形成する第７工程と、
    前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第８工程と、
    前記炭化珪素半導体基板の裏面に第２電極を形成する第９工程と、
    を含み、
    前記第５工程では、一酸化窒素と窒素の混合ガスによる２回以上の熱処理により窒化、酸化することで前記ゲート絶縁膜を形成することを特徴とする炭化珪素半導体装置の製造方法。
  6. 前記第５工程では、１回目の熱処理の温度は、２回目以降の熱処理の温度より低く、１回目の熱処理の時間は、２回目以降の熱処理の時間より短いことを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
  7. 前記第５工程では、一酸化窒素と窒素の混合ガスによる第１熱処理、高温酸化による酸化膜の堆積、一酸化窒素と窒素の混合ガスによる第２熱処理の順で行われることを特徴とする請求項５または６に記載の炭化珪素半導体装置の製造方法。
  8. 前記第１熱処理の一酸化窒素の濃度は８％であり、
    前記第２熱処理の一酸化窒素の濃度は１２％であることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
JP2020118064A 2020-07-08 2020-07-08 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Pending JP2022015323A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020118064A JP2022015323A (ja) 2020-07-08 2020-07-08 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US17/334,002 US11600702B2 (en) 2020-07-08 2021-05-28 Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020118064A JP2022015323A (ja) 2020-07-08 2020-07-08 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2022015323A true JP2022015323A (ja) 2022-01-21

Family

ID=79173876

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020118064A Pending JP2022015323A (ja) 2020-07-08 2020-07-08 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Country Status (2)

Country Link
US (1) US11600702B2 (ja)
JP (1) JP2022015323A (ja)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4549167B2 (ja) 2004-11-25 2010-09-22 三菱電機株式会社 炭化珪素半導体装置の製造方法
DE102016124968B4 (de) * 2016-12-20 2024-01-18 Infineon Technologies Ag Ausbilden von Siliziumoxidschichten durch Oxidation mit Radikalen
JP7154772B2 (ja) 2018-02-16 2022-10-18 株式会社豊田中央研究所 炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
US11600702B2 (en) 2023-03-07
US20220013641A1 (en) 2022-01-13

Similar Documents

Publication Publication Date Title
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
JP4965576B2 (ja) 半導体装置及びその製造方法
JP5668414B2 (ja) 半導体装置の製造方法
US8564017B2 (en) Silicon carbide semiconductor device and method for manufacturing same
JPWO2017064948A1 (ja) 半導体装置および半導体装置の製造方法
JP7103444B2 (ja) 炭化珪素半導体素子
KR20140085334A (ko) 반도체 장치 및 그 제조 방법
JP2014222735A (ja) 半導体装置及びその製造方法
JP6250230B2 (ja) 炭化珪素半導体装置の製造方法
JP2016201500A (ja) 炭化ケイ素ｍｏｓ型半導体装置およびその製造方法
JP6648852B1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2022060802A (ja) 炭化珪素半導体装置
JP6500912B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2022015323A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2014222734A (ja) 半導体装置及びその製造方法
JP2021180222A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2022038594A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2016213414A (ja) 半導体装置および半導体装置の製造方法
US20230018824A1 (en) Method of manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device
JP7462394B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US8866156B2 (en) Silicon carbide semiconductor device and method for manufacturing same
JP7379880B2 (ja) 半導体装置
JP2022187367A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2023001785A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230614

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240130

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240321