JP3144585B2 - 半導体装置 - Google Patents
半導体装置Info
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- 239000004020 conductor Substances 0.000 claims description 3
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
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Landscapes
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電力用の縦型半導体装
置に関し、特に、ＭＯＳＦＥＴ及びＩＧＢＴ(Insulated
Gate Bipolar Transistor)に関するものである。
置に関し、特に、ＭＯＳＦＥＴ及びＩＧＢＴ(Insulated
Gate Bipolar Transistor)に関するものである。
【０００２】
【従来の技術】図３に従来のＭＯＳ ＦＥＴの概略構造
を示す。図において、半導体基板１上に一方の主面側か
らＮ１層３（基板自体の導電層）、Ｎ２層４が順次形成
されている。また、選択拡散法あるいはイオン注入法等
の不純物導入法により前記Ｎ２層４中に、島状にＰ２層
５が形成され、このＰ２層５内に少なくともその外周部
及び中央部は、一方の主面に露出するようにＮ３エミッ
タ層６が形成されている。さらに、Ｐ２層５の外周部に
位置する半導体基板１の表面に、シリコン酸化膜等の絶
縁層７を介してポリシリコン等からなるゲート層８が設
けられ、Ｐ２層５及びＮ３エミッタ層６を短絡するよう
にソース電極９が形成されている。なお、ソース端子を
Ｓとする。前記ゲート層８からはゲート電極が引き出さ
れ、その端子をＧとする。一方、半導体基板１の他方の
主面側には、Ｎ１層３上にドレイン電極１０が形成さ
れ、その端子をＤとする。上記のような構造を有するＭ
ＯＳ ＦＥＴは、概略次のように動作する。図３におい
て、ドレイン端子Ｄ側を正（＋）、ソース端子側を負
（−）、ゲート端子Ｇをソース端子Ｓに対して正（＋）
にそれぞれ電圧を印加すると、Ｎ３層６からゲート層８
の直下のチャネル部、Ｎ２層４、Ｎ１層３、ドレイン電
極１０へと電子電流Ｉｅが流れ、ＭＯＳ ＦＥＴはター
ンオンする。
を示す。図において、半導体基板１上に一方の主面側か
らＮ１層３（基板自体の導電層）、Ｎ２層４が順次形成
されている。また、選択拡散法あるいはイオン注入法等
の不純物導入法により前記Ｎ２層４中に、島状にＰ２層
５が形成され、このＰ２層５内に少なくともその外周部
及び中央部は、一方の主面に露出するようにＮ３エミッ
タ層６が形成されている。さらに、Ｐ２層５の外周部に
位置する半導体基板１の表面に、シリコン酸化膜等の絶
縁層７を介してポリシリコン等からなるゲート層８が設
けられ、Ｐ２層５及びＮ３エミッタ層６を短絡するよう
にソース電極９が形成されている。なお、ソース端子を
Ｓとする。前記ゲート層８からはゲート電極が引き出さ
れ、その端子をＧとする。一方、半導体基板１の他方の
主面側には、Ｎ１層３上にドレイン電極１０が形成さ
れ、その端子をＤとする。上記のような構造を有するＭ
ＯＳ ＦＥＴは、概略次のように動作する。図３におい
て、ドレイン端子Ｄ側を正（＋）、ソース端子側を負
（−）、ゲート端子Ｇをソース端子Ｓに対して正（＋）
にそれぞれ電圧を印加すると、Ｎ３層６からゲート層８
の直下のチャネル部、Ｎ２層４、Ｎ１層３、ドレイン電
極１０へと電子電流Ｉｅが流れ、ＭＯＳ ＦＥＴはター
ンオンする。
【０００３】しかしながら、上記のような構造のＭＯＳ
ＦＥＴにおいては、次のような問題点がある。すなわ
ち、ＭＯＳ ＦＥＴに寄生するバイポーラ効果と呼ばれ
る現象がある。この現象を持つＭＯＳ ＦＥＴには、図
中の電子電流Ｉｅの他にも、僅かながら正孔電流Ｉｈ
（図示せず）が流れている。これらの正孔電流Ｉｈは本
来発生すべき電流ではないが、ＭＯＳ ＦＥＴのソース
端子Ｓ―ドレイン端子Ｄ間にかかる高電圧を阻止してい
る状態でのリーク電流成分として、あるいは上記ＭＯＳ
ＦＥＴのソース端子Ｓ側を正（＋）、ドレインＤ側を
負（−）として電圧を印加すると、図中の内蔵ダイオー
ド２１に対して順方向電圧を印加したことになり、ＭＯ
Ｓ ＦＥＴにとっては少数キャリアである正孔電流を積
極的に用いたバイポーラデバイスであるダイオード動作
となり、正孔電流が発生する。これらの結果、ＭＯＳ
ＦＥＴ本来の通流モード、ドレイン端子Ｄ側を正
（＋）、ソース端子Ｓ側を負（−）に戻した直後にはＮ
２層中には正孔が残留することになり、これらのことが
影響してある一定時間内にはＭＯＳ ＦＥＴ内部に正孔
電流Ｉｈが発生してしまう。この正孔電流Ｉｈが流れる
結果、図３に示すＮ３─Ｐ２─Ｎ２層より形成されるソ
ース部直下のｎｐｎトランジスタ２０が活性化し、いわ
ゆる寄生のバイポーラ効果と呼ばれる現象に至る。これ
は、図中のＮ３層６のソース部直下のＰ２層５を流れる
正孔電流Ｉｈが、この部分の横方向抵抗ＲＢにより、Ｐ
２層５に電圧降下を生じさせ、Ｎ３層６、Ｐ２層５の接
合部を順バイアスする結果、Ｎ３層６─Ｐ２層５─Ｎ２
層４からなるｎｐｎトランジスタ２０が動作しはじめ、
さらにＮ３層６から電子の注入が増大するようになり、
寄生のバイポーラ効果に至るというものである。一方、
ＩＧＢＴは、図４に示すように、ドレイン側基板をＰ１
層とする構造である。ＩＧＢＴでは、上述のＭＯＳ Ｆ
ＥＴのｎｐｎトランジスタ２０に加え、Ｐ１層２─Ｎ２
層４─Ｐ２層５によるｐｎｐトランジスタ２２が加わ
り、図中のようなｐｎｐｎサイリスタ動作に入り、いわ
ゆるラッチアップしてしまう。一旦ラッチアップする
と、ゲート電極Ｇへの信号を取り除いてもＩＧＢＴはオ
フすることができなくなり、当該ゲート電極Ｇで制御で
きないという問題点があった。これらの問題は、正孔電
流Ｉｈがソースパッドの周辺に最も集中し易いことに起
因している。
ＦＥＴにおいては、次のような問題点がある。すなわ
ち、ＭＯＳ ＦＥＴに寄生するバイポーラ効果と呼ばれ
る現象がある。この現象を持つＭＯＳ ＦＥＴには、図
中の電子電流Ｉｅの他にも、僅かながら正孔電流Ｉｈ
（図示せず）が流れている。これらの正孔電流Ｉｈは本
来発生すべき電流ではないが、ＭＯＳ ＦＥＴのソース
端子Ｓ―ドレイン端子Ｄ間にかかる高電圧を阻止してい
る状態でのリーク電流成分として、あるいは上記ＭＯＳ
ＦＥＴのソース端子Ｓ側を正（＋）、ドレインＤ側を
負（−）として電圧を印加すると、図中の内蔵ダイオー
ド２１に対して順方向電圧を印加したことになり、ＭＯ
Ｓ ＦＥＴにとっては少数キャリアである正孔電流を積
極的に用いたバイポーラデバイスであるダイオード動作
となり、正孔電流が発生する。これらの結果、ＭＯＳ
ＦＥＴ本来の通流モード、ドレイン端子Ｄ側を正
（＋）、ソース端子Ｓ側を負（−）に戻した直後にはＮ
２層中には正孔が残留することになり、これらのことが
影響してある一定時間内にはＭＯＳ ＦＥＴ内部に正孔
電流Ｉｈが発生してしまう。この正孔電流Ｉｈが流れる
結果、図３に示すＮ３─Ｐ２─Ｎ２層より形成されるソ
ース部直下のｎｐｎトランジスタ２０が活性化し、いわ
ゆる寄生のバイポーラ効果と呼ばれる現象に至る。これ
は、図中のＮ３層６のソース部直下のＰ２層５を流れる
正孔電流Ｉｈが、この部分の横方向抵抗ＲＢにより、Ｐ
２層５に電圧降下を生じさせ、Ｎ３層６、Ｐ２層５の接
合部を順バイアスする結果、Ｎ３層６─Ｐ２層５─Ｎ２
層４からなるｎｐｎトランジスタ２０が動作しはじめ、
さらにＮ３層６から電子の注入が増大するようになり、
寄生のバイポーラ効果に至るというものである。一方、
ＩＧＢＴは、図４に示すように、ドレイン側基板をＰ１
層とする構造である。ＩＧＢＴでは、上述のＭＯＳ Ｆ
ＥＴのｎｐｎトランジスタ２０に加え、Ｐ１層２─Ｎ２
層４─Ｐ２層５によるｐｎｐトランジスタ２２が加わ
り、図中のようなｐｎｐｎサイリスタ動作に入り、いわ
ゆるラッチアップしてしまう。一旦ラッチアップする
と、ゲート電極Ｇへの信号を取り除いてもＩＧＢＴはオ
フすることができなくなり、当該ゲート電極Ｇで制御で
きないという問題点があった。これらの問題は、正孔電
流Ｉｈがソースパッドの周辺に最も集中し易いことに起
因している。
【０００４】かかる現象を防止する策として各種の方法
が採用されている。高電圧、大電流を扱うＭＯＳ ＦＥ
Ｔでは寄生のバイポーラ効果、ＩＧＢＴについてはラッ
チアップの発生を防止するために、通常はソースパッド
下にはセルを設けずにＰ２層表面の全面がソース電極Ｓ
に接触する広いＰ型分離領域としている。例えば、図５
に示すように、ソースパッド内を符号ＩＮ、ソースパッ
ド外を符号ＯＵＴとした場合に、符号ＩＮで示されたソ
ースパッド内のＰ２層５には、Ｎ３層６を設けない構成
を採る。これにより正孔電流Ｉｈが流れてもＮ３層６が
存在しないので、この部分での寄生のバイポーラ効果、
あるいはＩＧＢＴではラッチアップが発生しないように
したものである。
が採用されている。高電圧、大電流を扱うＭＯＳ ＦＥ
Ｔでは寄生のバイポーラ効果、ＩＧＢＴについてはラッ
チアップの発生を防止するために、通常はソースパッド
下にはセルを設けずにＰ２層表面の全面がソース電極Ｓ
に接触する広いＰ型分離領域としている。例えば、図５
に示すように、ソースパッド内を符号ＩＮ、ソースパッ
ド外を符号ＯＵＴとした場合に、符号ＩＮで示されたソ
ースパッド内のＰ２層５には、Ｎ３層６を設けない構成
を採る。これにより正孔電流Ｉｈが流れてもＮ３層６が
存在しないので、この部分での寄生のバイポーラ効果、
あるいはＩＧＢＴではラッチアップが発生しないように
したものである。
【０００５】
【発明が解決しようとする課題】ところで、上記の改良
構造としたＭＯＳ ＦＥＴでは、確かにソースパッド近
傍での寄生のバイポーラ効果が生じ難くなる。しかしな
がら、半導体チップ中での活性領域（セル領域）の利用
率が低下し、装置単位面積当たりの駆動電源能力のコス
ト高を招来し、好ましくないとう新たな解決すべき課題
が生じていた。
構造としたＭＯＳ ＦＥＴでは、確かにソースパッド近
傍での寄生のバイポーラ効果が生じ難くなる。しかしな
がら、半導体チップ中での活性領域（セル領域）の利用
率が低下し、装置単位面積当たりの駆動電源能力のコス
ト高を招来し、好ましくないとう新たな解決すべき課題
が生じていた。
【０００６】
【発明の目的】本発明は、上記のような課題を解決する
ためになされたもので、寄生のバイポーラ効果又はＩＧ
ＢＴではラッチアップを抑制しつつ、半導体チップ中で
の活性領域の利用率を高め、装置単位面積当たりの駆動
電源能力のコストを低減することができる半導体装置を
提供することを目的とするものである。
ためになされたもので、寄生のバイポーラ効果又はＩＧ
ＢＴではラッチアップを抑制しつつ、半導体チップ中で
の活性領域の利用率を高め、装置単位面積当たりの駆動
電源能力のコストを低減することができる半導体装置を
提供することを目的とするものである。
【０００７】
【問題点を解決するための手段】本発明の半導体装置
は、Ｎ２型領域中に形成された島状のＰ２型領域と、該
Ｐ２型領域内に該Ｐ２型領域の外周部及び中央部が、一
方の主面に露出するように形成されたＮ３型エミッタ領
域と、該Ｐ２型領域の外周部に位置する半導体基板の一
方の主面に、絶縁層を介して設けられたゲート層と、該
Ｐ２型領域及びＮ３型エミッタ領域を短絡するように形
成されたソース電極と、前記ゲート層から引き出された
ゲート電極と、半導体基板の他方の主面に設けられたド
レイン電極とを備えた半導体装置において、前記ソース
電極から外部に導体を引き出すためのソースパッドの外
周部の直下に位置するＰ２型領域内には、前記Ｎ３型エ
ミッタ領域を形成しないようにし、前記ソースパッドの
中心部の直下に位置するＰ２型領域内には、前記Ｎ３型
エミッタ領域を形成するようにしたことを特徴とするも
のである。
は、Ｎ２型領域中に形成された島状のＰ２型領域と、該
Ｐ２型領域内に該Ｐ２型領域の外周部及び中央部が、一
方の主面に露出するように形成されたＮ３型エミッタ領
域と、該Ｐ２型領域の外周部に位置する半導体基板の一
方の主面に、絶縁層を介して設けられたゲート層と、該
Ｐ２型領域及びＮ３型エミッタ領域を短絡するように形
成されたソース電極と、前記ゲート層から引き出された
ゲート電極と、半導体基板の他方の主面に設けられたド
レイン電極とを備えた半導体装置において、前記ソース
電極から外部に導体を引き出すためのソースパッドの外
周部の直下に位置するＰ２型領域内には、前記Ｎ３型エ
ミッタ領域を形成しないようにし、前記ソースパッドの
中心部の直下に位置するＰ２型領域内には、前記Ｎ３型
エミッタ領域を形成するようにしたことを特徴とするも
のである。
【０００８】
【作用】本発明の半導体装置は、ソースパッドの外周部
では最も電流集中が生じるため、この部分にはＮ３層を
形成しない構成とする。一方、ソースパッドの中心部で
は、その外周部より電流集中が発生しにくいので、Ｎ３
層を設けて本来の活性領域の面積の低下を防止するよう
にする。これにより活性領域の減少を必要最小限に抑え
ながらラッチアップの発生を防止することができる。
では最も電流集中が生じるため、この部分にはＮ３層を
形成しない構成とする。一方、ソースパッドの中心部で
は、その外周部より電流集中が発生しにくいので、Ｎ３
層を設けて本来の活性領域の面積の低下を防止するよう
にする。これにより活性領域の減少を必要最小限に抑え
ながらラッチアップの発生を防止することができる。
【０００９】
【実施例】以下に、本発明の実施例を図面に基づいて詳
細に説明する。図１は本発明の半導体装置の概略構造図
であり、図２は上記半導体装置の平面図である。図１に
おいて、Ｎ型半導体基板Ｎ１層３上に、Ｎ２層４が形成
される。さらに、Ｎ２層４内に選択拡散法により島状に
Ｐ２層５が形成され、このＰ２層５内に少なくともその
外周部及び中央部は一方の主面に露出するように、Ｎ３
エミッタ層６が形成されている。さらに、Ｐ２層５の外
周部に位置する半導体基板１の表面に、シリコン酸化膜
等の絶縁層を介してポリシリコン等からなるゲート層８
が設けられ、Ｐ２層５及びＮ３エミッタ層６を短絡する
ようにソース電極９が形成され、そのソース端子をＳと
する。前記ソース電極９の一部は絶縁層１１により覆わ
れている。前記ゲート層８からはゲート電極が引き出さ
れ、その端子をＧとする。一方、半導体基板１の他方の
主面側には、Ｎ１層３上にドレイン電極１０が形成さ
れ、その端子をＤとする。上記のような半導体装置にお
いて、本発明の最も重要な構成要素は、ソース電極９か
ら外部に導体を引き出すためのソースパッドの外周部の
直下に位置するＰ２層５には、Ｎ３エミッタ層６を形成
しないようにし、該ソースパッドの中心部の直下に位置
するＰ２層５には、Ｎ３エミッタ層６を形成するように
したことである。すなわち、図２において、１２はソー
スパッド、１３はゲートパッド、１４は活性領域とする
と、該ソースパッド１２の外周部の斜線を施した境界領
域１５内には、上記のＮ３エミッタ層６を形成しないよ
うにし、斜線を施さない該ソースパッドの１２の中心部
には、上記のＮ３エミッタ層６を形成するようにしたも
のである。上記のように構成することにより、ソースパ
ッド１２の外周部に生じる電流集中を回避することがで
き、寄生のバイポーラ効果を防止することができる。ま
た、ソースパッド１２の中心部においては、その外周部
よりも電流集中が発生しにくいため、通常のＮ３エミッ
タ層６を設けて、活性領域の面積の低下を防止し、半導
体チップ中での活性領域の利用率を高め、装置単位面積
当たりの駆動電源能力のコストを低減することができる
こととなる。また、ＩＧＢＴ構造においては、図示を省
略したが、図１のＮ１層３を図４に示したようにＰ１層
２とすることによって上記と同様の効果を得ることがで
きる。なお、上記の構成は、従来の製造工程に何等付加
することなく、単にＮ３エミッタ層６の拡散形成時に使
用されるマスクパターンを変更するのみで容易に形成す
ることができ、製造コスト的にも顕著な利点がある。
細に説明する。図１は本発明の半導体装置の概略構造図
であり、図２は上記半導体装置の平面図である。図１に
おいて、Ｎ型半導体基板Ｎ１層３上に、Ｎ２層４が形成
される。さらに、Ｎ２層４内に選択拡散法により島状に
Ｐ２層５が形成され、このＰ２層５内に少なくともその
外周部及び中央部は一方の主面に露出するように、Ｎ３
エミッタ層６が形成されている。さらに、Ｐ２層５の外
周部に位置する半導体基板１の表面に、シリコン酸化膜
等の絶縁層を介してポリシリコン等からなるゲート層８
が設けられ、Ｐ２層５及びＮ３エミッタ層６を短絡する
ようにソース電極９が形成され、そのソース端子をＳと
する。前記ソース電極９の一部は絶縁層１１により覆わ
れている。前記ゲート層８からはゲート電極が引き出さ
れ、その端子をＧとする。一方、半導体基板１の他方の
主面側には、Ｎ１層３上にドレイン電極１０が形成さ
れ、その端子をＤとする。上記のような半導体装置にお
いて、本発明の最も重要な構成要素は、ソース電極９か
ら外部に導体を引き出すためのソースパッドの外周部の
直下に位置するＰ２層５には、Ｎ３エミッタ層６を形成
しないようにし、該ソースパッドの中心部の直下に位置
するＰ２層５には、Ｎ３エミッタ層６を形成するように
したことである。すなわち、図２において、１２はソー
スパッド、１３はゲートパッド、１４は活性領域とする
と、該ソースパッド１２の外周部の斜線を施した境界領
域１５内には、上記のＮ３エミッタ層６を形成しないよ
うにし、斜線を施さない該ソースパッドの１２の中心部
には、上記のＮ３エミッタ層６を形成するようにしたも
のである。上記のように構成することにより、ソースパ
ッド１２の外周部に生じる電流集中を回避することがで
き、寄生のバイポーラ効果を防止することができる。ま
た、ソースパッド１２の中心部においては、その外周部
よりも電流集中が発生しにくいため、通常のＮ３エミッ
タ層６を設けて、活性領域の面積の低下を防止し、半導
体チップ中での活性領域の利用率を高め、装置単位面積
当たりの駆動電源能力のコストを低減することができる
こととなる。また、ＩＧＢＴ構造においては、図示を省
略したが、図１のＮ１層３を図４に示したようにＰ１層
２とすることによって上記と同様の効果を得ることがで
きる。なお、上記の構成は、従来の製造工程に何等付加
することなく、単にＮ３エミッタ層６の拡散形成時に使
用されるマスクパターンを変更するのみで容易に形成す
ることができ、製造コスト的にも顕著な利点がある。
【００１０】
【発明の効果】以上のように、本発明によれば、ソース
パッドの外周部の直下に位置するＰ２型領域内には、Ｎ
３型エミッタ領域を形成しないようにし、ソースパッド
の中心部の直下に位置するＰ２型領域内には、Ｎ３型エ
ミッタ領域を形成するようにしたので、活性領域の減少
を最小限に抑えながら寄生のバイポーラ効果及びＩＧＢ
Ｔにおいてはラッチアップの発生を防止することができ
る効果がある。
パッドの外周部の直下に位置するＰ２型領域内には、Ｎ
３型エミッタ領域を形成しないようにし、ソースパッド
の中心部の直下に位置するＰ２型領域内には、Ｎ３型エ
ミッタ領域を形成するようにしたので、活性領域の減少
を最小限に抑えながら寄生のバイポーラ効果及びＩＧＢ
Ｔにおいてはラッチアップの発生を防止することができ
る効果がある。
【図１】本発明の半導体装置の概略構造図である。
【図２】本発明の半導体装置の平面図である。
【図３】従来の半導体装置の概略構造図である。
【図４】従来のＩＧＢＴの半導体装置の概略構造図であ
る。
る。
【図５】従来の改良型の半導体装置の概略構造図であ
る。
る。
１ 半導体装置 ２ Ｐ１層 ３ Ｎ１層 ４ Ｎ２層 ５ Ｐ２層 ６ Ｎ３エミッタ層７ 絶縁層 ８ ゲート層 ９ ソース電極 １０ ドレイン電極１１ 絶縁層 １２ ソースパッド １３ ゲートパッド １４ 活性領域 １５ 境界領域
Claims (1)
- 【請求項１】 Ｎ２型領域中に形成された島状のＰ２型
領域と、該Ｐ２型領域内に該Ｐ２型領域の外周部及び中
央部が、一方の主面に露出するように形成されたＮ３型
エミッタ領域と、該Ｐ２型領域の外周部に位置する半導
体基板の一方の主面に、絶縁層を介して設けられたゲー
ト層と、該Ｐ２型領域及びＮ３型エミッタ領域を短絡す
るように形成されたソース電極と、前記ゲート層から引
き出されたゲート電極と、半導体基板の他方の主面に設
けられたドレイン電極とを備えた半導体装置において、 前記ソース電極から外部に導体を引き出すためのソース
パッドの外周部の直下に位置するＰ２型領域内には、前
記Ｎ３型エミッタ領域を形成しないようにし、前記ソー
スパッドの中心部の直下に位置するＰ２型領域内には、
前記Ｎ３型エミッタ領域を形成するようにしたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35015091A JP3144585B2 (ja) | 1991-12-10 | 1991-12-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35015091A JP3144585B2 (ja) | 1991-12-10 | 1991-12-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160409A JPH05160409A (ja) | 1993-06-25 |
| JP3144585B2 true JP3144585B2 (ja) | 2001-03-12 |
Family
ID=18408569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35015091A Expired - Lifetime JP3144585B2 (ja) | 1991-12-10 | 1991-12-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144585B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089565A (ja) * | 2010-10-15 | 2012-05-10 | Honda Motor Co Ltd | 半導体装置 |
| US9859238B2 (en) | 2014-06-26 | 2018-01-02 | Mitsubishi Electric Corporation | Semiconductor device comprising regions of different current drive capabilities |
| DE112015007172B4 (de) | 2015-12-07 | 2022-10-27 | Mitsubishi Electric Corporation | Siliciumcarbid-halbleitereinheit |
-
1991
- 1991-12-10 JP JP35015091A patent/JP3144585B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05160409A (ja) | 1993-06-25 |
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