JPH06291320A - 絶縁ゲート型バイポーラトランジスタ - Google Patents

絶縁ゲート型バイポーラトランジスタ

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JPH06291320A
JPH06291320A JP7675993A JP7675993A JPH06291320A JP H06291320 A JPH06291320 A JP H06291320A JP 7675993 A JP7675993 A JP 7675993A JP 7675993 A JP7675993 A JP 7675993A JP H06291320 A JPH06291320 A JP H06291320A
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layer
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Naoto Okabe
直人 岡部
Naoto Kato
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Abstract

(57)【要約】 【目的】 過電圧保護,ドレイン電圧固定機能をモノリ
シックに内蔵した絶縁ゲート型バイポーラトランジスタ
(IGBT)素子を提供する。 【構成】 ソース・ドレイン間に電圧が印加されると
き、IGBT素子内部で空乏層がn- ドレイン層3を介
してp+ ドレイン層4に到達するときのドレイン−ソー
ス間電圧よりも低い印加電圧VBDS の下で、空乏層内に
おいてキャリアの衝突イオン化により電子−正孔対を大
量に発生する臨界電界値EB に達してドレイン−ソース
電極間が導通するように、n- ドレイン層3の不純物濃
度NDND と厚さte が所定の値に設定されている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、過電圧保護機能あるい
はドレイン電圧固定機能を一体化した絶縁ゲート型バイ
ポーラトランジスタ(以下IGBTという)に関する。
【0002】
【従来の技術】モータ回路あるいは無停電電源回路等の
インバータ用デバイスとして用いられるパワースイッチ
ング素子がターンオフする際、回路を流れる回路電流が
急激に変化することにより、回路の誘導性負荷あるいは
浮遊インダクタンスに高い電圧が誘起される。これが大
きなスパイク電圧としてパワースイッチング素子に印加
されることになり、パワースイッチング素子の劣化ある
いは破壊を引き起こす。この過電圧からパワースイッチ
ング素子を保護する手段として、雪崩降伏の作動原理に
基づく定電圧ダイオードを用い、印加されるスパイク電
圧によりパワースイッチング素子がブレークダウンする
前に定電圧ダイオードをオンさせてスパイク電圧値を素
子の安全動作領域の範囲内で固定する、いわゆる電圧ク
ランプ回路を組み込むことが行われている。
【0003】パワースイッチング素子としてIGBTを
使用する場合も同様の手段が適用できる。この場合、定
電圧ダイオードをIGBT素子のドレインとゲート間に
外付けで取り付けることになる。しかし組付コストが増
加し、さらに回路全体の体格が大きくなってしまう。ま
た、IGBT素子を形成した基板上に多結晶シリコン膜
を堆積し、この多結晶シリコン膜に定電圧ダイオードを
形成してIGBT素子と一体化することも考えられる
が、その場合、素子作製工程に要するホトマスク枚数が
増え製造コストが増加し、さらにIGBT素子表面に定
電圧ダイオードを作り込むためにセル領域の面積を狭め
るかチップ面積を大きくする必要がある。
【0004】これに対し、特開昭64−81270号公
報には、定電圧ダイオードを一体化する方法として、等
価回路上ドレイン・ソース間に雪崩降伏を動作原理とす
る定電圧ダイオードが接続されるようにIGBT素子内
部に作り込むものが示されており、IGBT素子のチッ
プ面積を狭くする等の問題を解決することができる。そ
の構造を図5に示す。
【0005】図5において、51はソース電極、52は
ドレイン電極、53はゲート電極である。基板の上層部
はDSA構造の絶縁ゲート、p+ ベース層55,n+
ース層56からなり、ゲート直下でp層のチャネルを形
成する。一方、基板を縦構造でみると、n+ ソース層5
6,p+ ベース層55,n- ドレイン層57,n+ 層5
8およびドレイン電極52間のp+ ドレイン層54から
なるnpnpの4層構造となっている。
【0006】そして、ドレイン電極側のp+ 層54は小
さく分離して蜂の巣状に多数個並列に並べた構造とされ
ており、これにより、縦方向に形成されるpnpトラン
ジスタのコレクタ・エミッタ間にpn接合のダイオード
が並列に接続された構造となっている。又、このダイオ
ードは、ダイオードのn+ 層の一部59をp+ 層55に
接近するようにn- 層57内に張り出した構造とされて
おり、それにより、所謂アバランシェ型の定電圧ダイオ
ード特性を有し、IGBT素子を過電圧から保護するよ
うに作用している。
【0007】
【発明が解決しようとする課題】しかしながら、定電圧
ダイオードを内蔵するために基板ドレイン側にn+ 層5
8を設けることは必須であり、このn+ 層58があるた
めにIGBT素子の導通時におけるドレイン側からの正
孔注入は抑制され、オン電圧が大きくなってしまうとい
う問題がある。
【0008】また、p+ 層54をドレイン電極52側に
おいて蜂の巣状に構成する、また、n+ 層58の一部5
9をn- ドレイン層57内に張り出すように形成すると
いうように、基板構造が複雑になるため、ウエハコス
ト,製造コストが高くなるという問題もある。
【0009】本発明は上記した種々の問題に鑑みてなさ
れたものであり、オン電圧を増加させるという犠牲無し
にドレイン・ソース間電圧をクランプする機能を持た
せ、過電圧保護,ドレイン電圧固定機能をモノリシック
構造で内蔵するIGBT素子を提供することをその目的
としている。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、本発明者らは、IGBT素子に定電圧ダイオードを
作り込む従来の方法ではなく、ドレイン・ソース間電圧
をクランプしたい条件下においてIGBT素子のベース
層,低不純物濃度ドレイン層,高不純物濃度ドレイン層
からなる3層構造の降伏動作を起こさせて、ドレイン電
極−ソース電極間に電流を流す構造とすることに着目し
た。
【0011】すなわち、本発明に係るIGBTは、ドレ
イン電極側から第1導電型の第1半導体層、この上にキ
ャリア注入により導電率変調を起こす第2導電型の第2
半導体層が形成され、この第2半導体層の表面に選択的
に第1導電型の第3半導体層が形成され、この第3半導
体層の表面に選択的に第2導電型の第4半導体層が形成
され、第2半導体層と第4半導体層の間の第3半導体層
表面をチャネル領域としてゲート絶縁膜を介してゲート
電極が形成され、第3半導体層表面から第4半導体層表
面に渡ってソース電極が形成されており、さらに次の特
徴を有するものである。
【0012】第1に、ドレイン電極とソース電極の間に
電圧が印加されて第3半導体層と第2半導体層との境界
面に当たるpn接合部から第2半導体層内部に向かって
空乏層が広がり、かつ、空乏層内の電界値が増加する
時、第2半導体層内部又はその近傍の一部がキャリアの
衝突イオン化により大量の電子−正孔対の発生する原因
となる臨界電界値に達し、さらに引き続き第1半導体層
と第2半導体層との間でキャリアの授受が発生し、その
結果ドレイン電極−ソース電極間が導通するように、前
記第2導電型の第2半導体層はその不純物濃度と厚さと
が所定の値に設定されていることを特徴としている。
【0013】さらに、第2に、第1半導体層と第2半導
体層との境界面に当たるpn接合面上または境界面近傍
に、第2半導体層よりも高不純物濃度で、かつ、第1半
導体層と第2半導体層との間のキャリアの授受のための
第1半導体層と第2半導体層の接触面を残した所定のパ
ターン形状を有する第2導電型の第5半導体層を設ける
ようにしてもよい。
【0014】
【作用】以下、上記構成において、nチャネル型IGB
Tを例にとってその作用について説明する。
【0015】ソース電極に対しドレイン電極に正の電圧
が印加されると、n型第2半導体層とp型第3半導体層
のつくるpn接合は逆バイアス状態となり、このpn接
合部から空乏層が広がる。ここでn型第2半導体層がp
型第3半導体層に比べ低い不純物濃度に設定されている
と、上記空乏層はソース電極−ドレイン電極間電圧の増
加とともにn型第2半導体層内をp型第1半導体層に向
かって広がって行く。そして、ソース−ドレイン間の電
圧の増加とともに空乏層内の電界値も増加していく。
【0016】そして空乏層内においてキャリアの衝突イ
オン化により電子−正孔対が大量に発生する臨界電界値
B に達すると、衝突イオン化により発生した電子と正
孔のうち、正孔はp型第3半導体層を通りソース電極へ
流れ出る。一方、電子はp型第1半導体層とn型第2半
導体層のつくるpn接合部に向かって流れていく。する
と、このpn接合部に拡散電位により形成されているポ
テンシャル障壁が減少される。これによりp型第1半導
体層からn型第2半導体層に少数キャリアである正孔の
注入が起こり、この正孔は空乏領域を通りp型第3半導
体層に至りソース電極に流れ出る。さらにこの正孔が空
乏層内を通過するとき、空乏領域内の電界により加速さ
れ、高い運動エネルギーを獲得し、新たに衝突イオン化
による電子−正孔対を発生させる。
【0017】上記メカニズムによりソース電極とドレイ
ン電極との間に急激に電流が流れ始め、ソース電極−ド
レイン電極間の電圧の増加は抑制される。この現象は、
バイポーラトランジスタにおいては、ベース電極オープ
ン時のベース−コレクタpn接合部近傍における最大電
界値が臨界電界値に到達することにより発生する降伏現
象として知られており、本発明はこの現象をIGBTに
応用している。
【0018】ここで、電流が流れ始める時のソース電極
−ドレイン電極間電圧VBDS は、素子内部の最大電界値
が降伏現象の原因となる臨界電界値EB に到達する時の
印加電圧である。ここでVBDS の値はn型第2半導体層
の不純物濃度値NDND に依存し、NDND が小さい程V
BDS は大きくなることがわかっている。従って第2半導
体層の不純物濃度NDND を選ぶことにより任意の電圧値
に設定する事ができる。すなわち、VBDS が素子の安全
動作領域内の値となるように、n型第2半導体層の不純
物濃度を所定の値に設定すれば(第1の特徴)、IGB
T素子を過電圧から保護することができることになる。
【0019】さらに、このドレイン電流の急激な増加が
起こることにより、ソース・ドレイン間電圧は特定の電
圧値付近に固定される。このように、ソース・ドレイン
間電圧をある電圧以上に増加するのを防ぐと同時に特定
の電圧範囲内に固定する機能を内蔵できることになる。
【0020】さらに、上述の第1の特徴を有する構造に
加えて、そのp型第1半導体層とn型第2半導体層とか
らなる基板pn接合面またはその近傍に、該pn接合面
を残した所定のパターン形状を有する高不純物濃度のn
型第5半導体層を付加すること(第2の特徴)により、
大量の電子−正孔対が発生したときのp型第1半導体層
から基板pn接合を介してn型第2半導体層へ注入され
る少数キャリア(正孔)の注入量を制限し、それに伴う
導電率変調領域の形成及び抵抗の減少が抑制される。そ
の結果、ドレイン電流の立ち上がり時において、少数キ
ャリア注入による導電率変調に起因したドレイン電圧の
変動は抑制され、しかして素子に電流が流れ始める時の
ドレイン電圧をより安定に固定することができることに
なる。
【0021】
【発明の効果】このように、本発明では第2半導体層の
不純物濃度を所定の値に設定することにより、ドレイン
−ソース間電圧をクランプしたい条件下においてIGB
T素子内部で、第3半導体層,第2半導体層,第1半導
体層からなる縦方向の3層構造によるブレークダウン動
作を起こさせることを動作原理としており、従来のよう
にIGBT素子に定電圧ダイオード構造を作り込んでお
らず、その結果、オン電圧を増加させるという犠牲無し
にドレイン−ソース間電圧をクランプする機能を持た
せ、過電圧保護・ドレイン電圧固定機能をモノリシック
構造で内蔵するIGBT素子を提供することができると
いう優れた効果が奏される。
【0022】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。実施例では、第1導電型としてp型、第2導電
型としてn型を用いたnチャネルIGBTの場合を説明
する。
【0023】図1は、本発明の第1実施例を適用したI
GBTの素子構造の単位セル部及びガードリング部の断
面図である。これを製造工程に従って説明する。まず、
半導体基板であるp+ ドレイン層4(第1半導体層)を
用意し、この上に気相成長法等により高抵抗のn- ドレ
イン層3(第2半導体層)を所定の不純物濃度NDND
厚さte で形成する。次に3〜6μmの深さにpベース
層7(第3半導体層)、p層13を選択拡散法により同
時に形成する。ここでp層13は高耐圧化の目的で形成
したガードリングである。更にpベース層7内に選択拡
散法によりn+ ソース層8(第4半導体層)を形成す
る。なお、以上の製造工程において、n- ドレイン層3
の表面を酸化して形成されたゲート酸化膜11の上に形
成されたゲート電極10をマスクとして、いわゆるDS
A技術(Diffusion Self Alignment)によりpベース層
7とn+ ソース層8が自己整合的に形成され、これによ
りチャネル領域が形成される。その後、層間絶縁膜12
を形成して、続いてpベース層7及びn+ ソース層8に
オーミック接触を形成するために、ゲート酸化膜11と
層間絶縁膜12にコンタクト孔を開口し、アルミニウム
を数μm蒸着し、選択エッチングしてソース電極9及び
図示しないゲート電極パッドを形成する。そして、p+
ドレイン層4の裏面に金属膜を蒸着して、ドレイン電極
1を形成する。
【0024】ここで、n- ドレイン層3の不純物濃度N
DND と厚さte は、外周ガードリング構造により決定さ
れるソース−ドレイン間耐圧VGRと同等あるいはそれよ
り小さい電圧でpベース層7,n- ドレイン層3および
+ ドレイン層4からなる3層構造のブレークダウンが
発生するように設定する。
【0025】このように構成されたIGBT素子の過電
圧保護機能とドレイン電圧固定機能の動作を以下に説明
する。ソース電極9及びゲート電極10は接地電位とし
ドレイン電極1に正の電圧V D が印加されると、pベー
ス層7とn- ドレイン層3とで形成されるpn接合2は
逆バイアスされるためn- ドレイン層3に空乏層が形成
される。この空乏層はVD の増加とともにp+ ドレイン
層4に向かって広がっていく。このときソース−ドレイ
ン間の電圧の増加とともに空乏層内の電界値も増加して
いく。
【0026】そして、空乏層内においてキャリアの衝突
イオン化により電子−正孔対が大量に発生する臨界電界
値EB に達すると、衝突イオン化により発生した電子と
正孔のうち、正孔はpベース層7を通りソース電極9へ
流れ出る。一方、電子はp+ドレイン層4とn- ドレイ
ン層3のつくるpn接合部に向かって流れていく。する
と、このpn接合部に拡散電位により形成されているポ
テンシャル障壁を減少させる。これによりp+ ドレイン
層4からn- ドレイン層3に少数キャリアである正孔の
注入が起こる。この正孔は空乏領域を通過しpベース層
7に至りソース電極9に流れ出る。さらにこの正孔が空
乏層内を通過するとき、空乏領域内の電界により加速さ
れ、高い運動エネルギーを獲得し、新たに衝突イオン化
による電子−正孔対を発生させる。
【0027】上記メカニズムによりpベース層7,n-
ドレイン層3及びp+ ドレイン層4からなるpnp3層
構造によるブレークダウンが発生し、ソース電極9とド
レイン電極1との間に急激に電流が流れ始める。これに
よりソース電極9−ドレイン電極1間の電圧の増加は抑
制され、ドレイン電圧に関する過電圧保護機能が実現さ
れる。
【0028】また、このドレイン電流の急激な増加のた
め、ソース・ドレイン間電圧は上述したように特定の電
圧値VBDS 付近に固定することができ、ドレイン電圧固
定機能が実現される。
【0029】ここで、上記のIGBT素子におけるpベ
ース層7,n- ドレイン層3及びp + ドレイン層4から
なるpnp3層構造によるブレークダウン動作は、pn
pバイポーラトランジスタにおけるベース端子の開放状
態でのエミッタ−コレクタ間のブレークダウン動作によ
り定性的に説明できる。
【0030】ブレークダウン電圧値VBDS は、pベース
層7−n- ドレイン層3(pnpバイポーラトランジス
タにおいてはp型コレクタ−n型ベース間)からなるp
n接合の雪崩降伏電圧値VBpn と、pnp3層バイポー
ラトランジスタ構造の電流増幅率hFEを用いて、数1で
表される。
【0031】
【数1】VBDS =VBpn /(hFE1/n ここで、n値は材料,構造に依存する定数である。
【0032】また、VBpn はpn接合の雪崩降伏電圧で
あり、片側階段接合のpn- 接合の場合、材料の比誘電
率KS 、真空の誘電率ε0 、雪崩降伏の発生する臨界電
界値ECRIT、電子の電荷量q及びn- ドレイン層3の不
純物濃度NDND により、数2で表される。
【0033】
【数2】 VBpn =KS ・ε0 ・ECRIT 2 /(2・q・NDND ) 数1に数2を代入すると、数3を得る。
【0034】
【数3】 VBDS =KS ・ε0 ・ECRIT 2 /(2・q・NDND ・(hFE1/n ) 数3より、ブレークダウン電圧値VBDS は不純物濃度N
DND 及びhFE値により決定される。
【0035】ここで、hFE値は、pnp3層バイポーラ
トランジスタ構造のベース領域に相当するn- ドレイン
層3の厚さte と不純物濃度NDND に依存する。従っ
て、VBDS は、n- ドレイン層3の不純物濃度NDND
び厚さte を選ぶことにより、pベース層7,n- ドレ
イン層3及びp+ ドレイン層4からなるpnp3層構造
によるブレークダウン電圧VBDS を所定の電圧に設定す
ることができる。
【0036】図2には、本発明第2実施例を適用したI
GBTの素子構造の単位セル部及びガードリング部の断
面構造を示す。図1に示す構造と異なる点は、基板pn
接合5の近傍に周期的な繰り返しパターンを有して縞形
状に選択的にn+ 層6を形成した事である。n+ 層6
は、半導体基板であるp+ ドレイン層4の表面にn型不
純物を選択拡散するか、あるいはp+ ドレイン層4の表
面にn- 層をある厚さ形成した後その表面にn型不純物
を選択拡散し、その後上記第1実施例で上述した製造工
程を施すことにより、基板pn接合5の近傍に形成する
ことができる。なお、図1と同一構成には同一符号が付
してある。
【0037】このように構成されたIGBT素子の、ド
レイン電圧に関する過電圧保護機能と電圧固定機能につ
いて説明する。ソース電極9及びゲート電極10は接地
電位としドレイン電極1に正の電圧V D が印加される
と、pベース層7とn- ドレイン層3とで形成されるp
n接合2は逆バイアスされるためn- ドレイン層に空乏
層が形成される。この空乏層はV D の増加とともにp+
ドレイン層4に向かって広がって行く。このとき、ソー
ス−ドレイン間の電圧の増加とともに空乏層内の電界値
も増加していく。
【0038】そして、空乏層内においてキャリアの衝突
イオン化により電子−正孔対が大量に発生する臨界電界
値EB に達すると、衝突イオン化により発生した電子と
正孔のうち、正孔はpベース層7を通りソース電極9へ
流れ出る。一方、電子はp+ドレイン層4とn- ドレイ
ン層3のつくるpn接合部に向かって流れていく。する
と、このpn接合部に拡散電位により形成されているポ
テンシャル障壁を減少させる。これによりp+ ドレイン
層4からn- ドレイン層3に少数キャリアである正孔の
注入が起こる。この正孔は空乏領域を通過しpベース層
7に至りソース電極9に流れ出る。さらにこの正孔が空
乏層内を通過するとき、空乏領域内の電界により加速さ
れ、高い運動エネルギーを獲得し、新たに衝突イオン化
による電子−正孔対を発生させる。
【0039】上記メカニズムによりpベース層7,n-
ドレイン層3及びp+ ドレイン層4からなるpnp3層
構造によるブレークダウンが発生し、ソース電極9とド
レイン電極1との間に急激に電流が流れ始め、ソース電
極9−ドレイン電極1間の電圧の増加は抑制される。
【0040】ここでブレークダウン動作はpベース層
7,n- ドレイン層3及びp+ ドレイン層4からなるp
np3層バイポーラトランジスタ構造により発生する。
このためドレイン電圧VBDS 値は数1で示されるよう
に、pベース層7,n- ドレイン層3及びp+ ドレイン
層4からなるpnp3層バイポーラトランジスタ構造の
電流増幅率hFEの値により変化する。通常のバイポーラ
トランジスタ構造においてはコレクタ電流の増加ととも
に電流増幅率hFEが増加していく。このことはpベース
層7,n- ドレイン層3及びp+ ドレイン層4からなる
pnp3層バイポーラトランジスタ構造のブレークダウ
ン動作にもあてはまる。つまりドレイン電極1−ソース
電極9間に流れる電流値IDSが増加するにつれて、pベ
ース層7,n - ドレイン層3及びp+ ドレイン層4から
なるpnp3層バイポーラトランジスタ構造のhFE値も
増加する。その結果、電流値の増加とともにソース−ド
レイン間電圧VDS値が減少する方向に変化することにな
り、図3に示すように、ドレイン電流IDSの増加ととも
にドレイン電圧VDSが減少する負抵抗特性を示す。
【0041】これに対し、図2に示すように、n+ 層6
を設けた構造においては、p+ ドレイン層4から注入さ
れる正孔の量が制限され、これによりpベース層7,n
- ドレイン層3及びp+ ドレイン層4からなるpnp3
層バイポーラトランジスタ構造のhFE値は減少するとと
もに、ドレイン電流の増加に伴うhFEの変化が小さくな
るという効果をもたらす。その結果、図4に示すよう
に、IDSの増加に伴うV DSの減少が抑制され、より安定
してVDSを固定することができる。
【0042】また、n+ 層6は、素子全面に周期的な繰
り返しパターンにすることにより、素子を流れる電流密
度を均一にすることができる。なお、図2において、n
+ 層6はp+ ドレイン層4とn- ドレイン層3との境界
面5の位置に形成している例を示したが、n+ 層6はp
+ ドレイン層4とn-ドレイン層3との境界面5の位置
より上部あるいは下部に位置していても同様の効果を得
ることができる。また、その形成パターンも縞状のみな
らず、他に例えば網目状に形成してもよい。
【0043】上記種々の実施例においてガードリング部
の耐圧は、p層13の深さと数を選ぶことにより、セル
部の耐圧と同等に設定できるが、別の方法として、ガー
ドリング部のn- ドレイン層3とp+ ドレイン層4との
境界面5の近傍において選択的に、かつ連続に連なった
+ 層6を設けることにより、セル部の耐圧をガードリ
ング部の耐圧より小さくすることもできる。これは、数
3に基づき、ガードリング部のpnpバイポーラトラン
ジスタ構造のhFEをセル部のpnpバイポーラトランジ
スタ構造のhFEに比べ小さくし、セル部の耐圧をガード
リング部の耐圧より高くすることを意味する。
【0044】また上記種々の実施例では、第1導電型と
してp型、第2導電型としてn型を用いたnチャネル型
のものを説明したが、これらの導電型を逆にしたpチャ
ネル型のものに本発明を適用しても有効である。
【図面の簡単な説明】
【図1】本発明第1実施例を適用したIGBTの単位セ
ル部と外周ガードリング部を示す断面構造図である。
【図2】本発明第2実施例を適用したIGBTの単位セ
ル部と外周ガードリング部を示す断面構造図である。
【図3】図1に示すIGBTの電気特性図である。
【図4】図2に示すIGBTの電気特性図である。
【図5】従来の雪崩降伏を動作原理とした定電圧ダイオ
ード一体型IGBT素子の断面斜視図である。
【符号の説明】
1 ドレイン電極 2 pベース層(第3半導体層)とn- ドレイン層(第
2半導体層)とからなるpn接合 3 n- ドレイン層(第2半導体層) 4 p+ ドレイン層(第1半導体層) 5 基板pn接合 6 n+ 層(第5半導体層) 7 pベース層(第3半導体層) 8 n+ ソース層(第4半導体層) 9 ソース電極 10 ゲート電極 11 ゲート絶縁膜 13 ガードリング

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 第1導電型の第1半導体層と、 この第1半導体層に接する第2導電型の第2半導体層
    と、 この第2半導体層内に形成されるとともに、前記第2半
    導体層表面に接合部が終端するように部分的に形成され
    た第1導電型の第3半導体層と、 この第3半導体層内に形成されるとともに、前記第3半
    導体層表面に接合部が終端するように部分的に形成され
    た第2導電型の第4半導体層と、 前記第2半導体層と第4半導体層間の前記第3半導体層
    表面をチャネル領域として、少なくともこのチャネル領
    域上にゲート絶縁膜を介して形成されたゲート電極と、 前記第3半導体層と前記第4半導体層の両方に接触部を
    有するソース電極と、 前記第1半導体層を介してドレイン電流を供給するドレ
    イン電極とを備え、さらに前記第1導電型の第3半導体
    層と前記第2導電型の第2半導体層とのpn接合面から
    前記第2半導体層内部に向かって空乏層が広がるように
    前記ドレイン電極と前記ソース電極の間に電圧を印加す
    るとき、前記空乏層が前記第2半導体層を介して前記第
    1半導体層に到達するときのドレイン−ソース間電圧よ
    りも低い印加電圧の下で、前記第2導電型の第2半導体
    層内部又はその近傍の一部でキャリアの衝突イオン化に
    より大量の電子−正孔対を発生する原因となる臨界電界
    値に達してドレイン−ソース電極間が導通するように、
    前記第2導電型の第2半導体層の不純物濃度と厚さが所
    定の値に予め設定されていることを特徴とする絶縁ゲー
    ト型バイポーラトランジスタ。
  2. 【請求項2】 前記第1半導体層と前記第2半導体層と
    のpn接合面またはその接合面近傍に、前記第2半導体
    層よりも高不純物濃度に形成されて、前記第1半導体層
    と前記第2半導体層との間のキャリアの授受のための前
    記第1半導体層と前記第2半導体層の接触面を残した所
    定のパターン形状を有する第2導電型の第5半導体層を
    設けたことを特徴とする請求項1に記載の絶縁ゲート型
    バイポーラトランジスタ。
  3. 【請求項3】 前記第5半導体層の所定のパターン形状
    は、前記第1半導体層と前記第2半導体層との境界面又
    は境界面近傍において、周期的な繰り返しパターンを有
    していることを特徴とする請求項2に記載の絶縁ゲート
    型バイポーラトランジスタ。
  4. 【請求項4】 前記第5半導体層の所定のパターン形状
    が、網形状あるいは縞形状であることを特徴とする請求
    項2もしくは請求項3に記載の絶縁ゲート型バイポーラ
    トランジスタ。
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