JP3216315B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Description
【０００１】
【産業上の利用分野】本発明は、過電圧保護機能あるい
はドレイン電圧固定機能を一体化した絶縁ゲート型バイ
ポーラトランジスタ（以下ＩＧＢＴという）に関する。
はドレイン電圧固定機能を一体化した絶縁ゲート型バイ
ポーラトランジスタ（以下ＩＧＢＴという）に関する。
【０００２】
【従来の技術】モータ回路あるいは無停電電源回路等の
インバータ用デバイスとして用いられるパワースイッチ
ング素子がターンオフする際、回路を流れる回路電流が
急激に変化することにより、回路の誘導性負荷あるいは
浮遊インダクタンスに高い電圧が誘起される。これが大
きなスパイク電圧としてパワースイッチング素子に印加
されることになり、パワースイッチング素子の劣化ある
いは破壊を引き起こす。この過電圧からパワースイッチ
ング素子を保護する手段として、雪崩降伏の作動原理に
基づく定電圧ダイオードを用い、印加されるスパイク電
圧によりパワースイッチング素子がブレークダウンする
前に定電圧ダイオードをオンさせてスパイク電圧値を素
子の安全動作領域の範囲内で固定する、いわゆる電圧ク
ランプ回路を組み込むことが行われている。
インバータ用デバイスとして用いられるパワースイッチ
ング素子がターンオフする際、回路を流れる回路電流が
急激に変化することにより、回路の誘導性負荷あるいは
浮遊インダクタンスに高い電圧が誘起される。これが大
きなスパイク電圧としてパワースイッチング素子に印加
されることになり、パワースイッチング素子の劣化ある
いは破壊を引き起こす。この過電圧からパワースイッチ
ング素子を保護する手段として、雪崩降伏の作動原理に
基づく定電圧ダイオードを用い、印加されるスパイク電
圧によりパワースイッチング素子がブレークダウンする
前に定電圧ダイオードをオンさせてスパイク電圧値を素
子の安全動作領域の範囲内で固定する、いわゆる電圧ク
ランプ回路を組み込むことが行われている。
【０００３】パワースイッチング素子としてＩＧＢＴを
使用する場合も同様の手段が適用できる。この場合、定
電圧ダイオードをＩＧＢＴ素子のドレインとゲート間に
外付けで取り付けることになる。しかし組付コストが増
加し、さらに回路全体の体格が大きくなってしまう。ま
た、ＩＧＢＴ素子を形成した基板上に多結晶シリコン膜
を堆積し、この多結晶シリコン膜に定電圧ダイオードを
形成してＩＧＢＴ素子と一体化することも考えられる
が、その場合、素子作製工程に要するホトマスク枚数が
増え製造コストが増加し、さらにＩＧＢＴ素子表面に定
電圧ダイオードを作り込むためにセル領域の面積を狭め
るかチップ面積を大きくする必要がある。
使用する場合も同様の手段が適用できる。この場合、定
電圧ダイオードをＩＧＢＴ素子のドレインとゲート間に
外付けで取り付けることになる。しかし組付コストが増
加し、さらに回路全体の体格が大きくなってしまう。ま
た、ＩＧＢＴ素子を形成した基板上に多結晶シリコン膜
を堆積し、この多結晶シリコン膜に定電圧ダイオードを
形成してＩＧＢＴ素子と一体化することも考えられる
が、その場合、素子作製工程に要するホトマスク枚数が
増え製造コストが増加し、さらにＩＧＢＴ素子表面に定
電圧ダイオードを作り込むためにセル領域の面積を狭め
るかチップ面積を大きくする必要がある。
【０００４】これに対し、特開昭６４−８１２７０号公
報には、定電圧ダイオードを一体化する方法として、等
価回路上ドレイン・ソース間に雪崩降伏を動作原理とす
る定電圧ダイオードが接続されるようにＩＧＢＴ素子内
部に作り込むものが示されており、ＩＧＢＴ素子のチッ
プ面積を狭くする等の問題を解決することができる。そ
の構造を図５に示す。
報には、定電圧ダイオードを一体化する方法として、等
価回路上ドレイン・ソース間に雪崩降伏を動作原理とす
る定電圧ダイオードが接続されるようにＩＧＢＴ素子内
部に作り込むものが示されており、ＩＧＢＴ素子のチッ
プ面積を狭くする等の問題を解決することができる。そ
の構造を図５に示す。
【０００５】図５において、５１はソース電極、５２は
ドレイン電極、５３はゲート電極である。基板の上層部
はＤＳＡ構造の絶縁ゲート、ｐ+ ベース層５５，ｎ+ ソ
ース層５６からなり、ゲート直下でｐ層のチャネルを形
成する。一方、基板を縦構造でみると、ｎ+ ソース層５
６，ｐ+ ベース層５５，ｎ- ドレイン層５７，ｎ+ 層５
８およびドレイン電極５２間のｐ+ ドレイン層５４から
なるｎｐｎｐの４層構造となっている。
ドレイン電極、５３はゲート電極である。基板の上層部
はＤＳＡ構造の絶縁ゲート、ｐ+ ベース層５５，ｎ+ ソ
ース層５６からなり、ゲート直下でｐ層のチャネルを形
成する。一方、基板を縦構造でみると、ｎ+ ソース層５
６，ｐ+ ベース層５５，ｎ- ドレイン層５７，ｎ+ 層５
８およびドレイン電極５２間のｐ+ ドレイン層５４から
なるｎｐｎｐの４層構造となっている。
【０００６】そして、ドレイン電極側のｐ+ 層５４は小
さく分離して蜂の巣状に多数個並列に並べた構造とされ
ており、これにより、縦方向に形成されるｐｎｐトラン
ジスタのコレクタ・エミッタ間にｐｎ接合のダイオード
が並列に接続された構造となっている。又、このダイオ
ードは、ダイオードのｎ+ 層の一部５９をｐ+ 層５５に
接近するようにｎ- 層５７内に張り出した構造とされて
おり、それにより、所謂アバランシェ型の定電圧ダイオ
ード特性を有し、ＩＧＢＴ素子を過電圧から保護するよ
うに作用している。
さく分離して蜂の巣状に多数個並列に並べた構造とされ
ており、これにより、縦方向に形成されるｐｎｐトラン
ジスタのコレクタ・エミッタ間にｐｎ接合のダイオード
が並列に接続された構造となっている。又、このダイオ
ードは、ダイオードのｎ+ 層の一部５９をｐ+ 層５５に
接近するようにｎ- 層５７内に張り出した構造とされて
おり、それにより、所謂アバランシェ型の定電圧ダイオ
ード特性を有し、ＩＧＢＴ素子を過電圧から保護するよ
うに作用している。
【０００７】
【発明が解決しようとする課題】しかしながら、定電圧
ダイオードを内蔵するために基板ドレイン側にｎ+ 層５
８を設けることは必須であり、このｎ+ 層５８があるた
めにＩＧＢＴ素子の導通時におけるドレイン側からの正
孔注入は抑制され、オン電圧が大きくなってしまうとい
う問題がある。
ダイオードを内蔵するために基板ドレイン側にｎ+ 層５
８を設けることは必須であり、このｎ+ 層５８があるた
めにＩＧＢＴ素子の導通時におけるドレイン側からの正
孔注入は抑制され、オン電圧が大きくなってしまうとい
う問題がある。
【０００８】また、ｐ+ 層５４をドレイン電極５２側に
おいて蜂の巣状に構成する、また、ｎ+ 層５８の一部５
９をｎ- ドレイン層５７内に張り出すように形成すると
いうように、基板構造が複雑になるため、ウエハコス
ト，製造コストが高くなるという問題もある。
おいて蜂の巣状に構成する、また、ｎ+ 層５８の一部５
９をｎ- ドレイン層５７内に張り出すように形成すると
いうように、基板構造が複雑になるため、ウエハコス
ト，製造コストが高くなるという問題もある。
【０００９】本発明は上記した種々の問題に鑑みてなさ
れたものであり、オン電圧を増加させるという犠牲無し
にドレイン・ソース間電圧をクランプする機能を持た
せ、過電圧保護，ドレイン電圧固定機能をモノリシック
構造で内蔵するＩＧＢＴ素子を提供することをその目的
としている。
れたものであり、オン電圧を増加させるという犠牲無し
にドレイン・ソース間電圧をクランプする機能を持た
せ、過電圧保護，ドレイン電圧固定機能をモノリシック
構造で内蔵するＩＧＢＴ素子を提供することをその目的
としている。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明者らは、ＩＧＢＴ素子に定電圧ダイオードを
作り込む従来の方法ではなく、ドレイン・ソース間電圧
をクランプしたい条件下においてＩＧＢＴ素子のベース
層，低不純物濃度ドレイン層，高不純物濃度ドレイン層
からなる３層構造の降伏動作を起こさせて、ドレイン電
極−ソース電極間に電流を流す構造とすることに着目し
た。
に、本発明者らは、ＩＧＢＴ素子に定電圧ダイオードを
作り込む従来の方法ではなく、ドレイン・ソース間電圧
をクランプしたい条件下においてＩＧＢＴ素子のベース
層，低不純物濃度ドレイン層，高不純物濃度ドレイン層
からなる３層構造の降伏動作を起こさせて、ドレイン電
極−ソース電極間に電流を流す構造とすることに着目し
た。
【００１１】すなわち、本発明に係るＩＧＢＴは、ドレ
イン電極側から第１導電型の第１半導体層、この上にキ
ャリア注入により導電率変調を起こす第２導電型の第２
半導体層が形成され、この第２半導体層の表面に選択的
に第１導電型の第３半導体層が形成され、この第３半導
体層の表面に選択的に第２導電型の第４半導体層が形成
され、第２半導体層と第４半導体層の間の第３半導体層
表面をチャネル領域としてゲート絶縁膜を介してゲート
電極が形成され、第３半導体層表面から第４半導体層表
面に渡ってソース電極が形成されており、さらに次の特
徴を有するものである。
イン電極側から第１導電型の第１半導体層、この上にキ
ャリア注入により導電率変調を起こす第２導電型の第２
半導体層が形成され、この第２半導体層の表面に選択的
に第１導電型の第３半導体層が形成され、この第３半導
体層の表面に選択的に第２導電型の第４半導体層が形成
され、第２半導体層と第４半導体層の間の第３半導体層
表面をチャネル領域としてゲート絶縁膜を介してゲート
電極が形成され、第３半導体層表面から第４半導体層表
面に渡ってソース電極が形成されており、さらに次の特
徴を有するものである。
【００１２】第１に、ドレイン電極とソース電極の間に
電圧が印加されて第３半導体層と第２半導体層との境界
面に当たるｐｎ接合部から第２半導体層内部に向かって
空乏層が広がり、かつ、空乏層内の電界値が増加する
時、第２半導体層内部又はその近傍の一部がキャリアの
衝突イオン化により大量の電子−正孔対の発生する原因
となる臨界電界値に達し、さらに引き続き第１半導体層
と第２半導体層との間でキャリアの授受が発生し、その
結果ドレイン電極−ソース電極間が導通するように、前
記第２導電型の第２半導体層はその不純物濃度と厚さと
が所定の値に設定されていることを特徴としている。
電圧が印加されて第３半導体層と第２半導体層との境界
面に当たるｐｎ接合部から第２半導体層内部に向かって
空乏層が広がり、かつ、空乏層内の電界値が増加する
時、第２半導体層内部又はその近傍の一部がキャリアの
衝突イオン化により大量の電子−正孔対の発生する原因
となる臨界電界値に達し、さらに引き続き第１半導体層
と第２半導体層との間でキャリアの授受が発生し、その
結果ドレイン電極−ソース電極間が導通するように、前
記第２導電型の第２半導体層はその不純物濃度と厚さと
が所定の値に設定されていることを特徴としている。
【００１３】さらに、第２に、第１半導体層と第２半導
体層との境界面に当たるｐｎ接合面上または境界面近傍
に、第２半導体層よりも高不純物濃度で、かつ、第１半
導体層と第２半導体層との間のキャリアの授受のための
第１半導体層と第２半導体層の接触面を残した所定のパ
ターン形状を有する第２導電型の第５半導体層を設ける
ようにしてもよい。
体層との境界面に当たるｐｎ接合面上または境界面近傍
に、第２半導体層よりも高不純物濃度で、かつ、第１半
導体層と第２半導体層との間のキャリアの授受のための
第１半導体層と第２半導体層の接触面を残した所定のパ
ターン形状を有する第２導電型の第５半導体層を設ける
ようにしてもよい。
【００１４】
【作用】以下、上記構成において、ｎチャネル型ＩＧＢ
Ｔを例にとってその作用について説明する。
Ｔを例にとってその作用について説明する。
【００１５】ソース電極に対しドレイン電極に正の電圧
が印加されると、ｎ型第２半導体層とｐ型第３半導体層
のつくるｐｎ接合は逆バイアス状態となり、このｐｎ接
合部から空乏層が広がる。ここでｎ型第２半導体層がｐ
型第３半導体層に比べ低い不純物濃度に設定されている
と、上記空乏層はソース電極−ドレイン電極間電圧の増
加とともにｎ型第２半導体層内をｐ型第１半導体層に向
かって広がって行く。そして、ソース−ドレイン間の電
圧の増加とともに空乏層内の電界値も増加していく。
が印加されると、ｎ型第２半導体層とｐ型第３半導体層
のつくるｐｎ接合は逆バイアス状態となり、このｐｎ接
合部から空乏層が広がる。ここでｎ型第２半導体層がｐ
型第３半導体層に比べ低い不純物濃度に設定されている
と、上記空乏層はソース電極−ドレイン電極間電圧の増
加とともにｎ型第２半導体層内をｐ型第１半導体層に向
かって広がって行く。そして、ソース−ドレイン間の電
圧の増加とともに空乏層内の電界値も増加していく。
【００１６】そして空乏層内においてキャリアの衝突イ
オン化により電子−正孔対が大量に発生する臨界電界値
ＥB に達すると、衝突イオン化により発生した電子と正
孔のうち、正孔はｐ型第３半導体層を通りソース電極へ
流れ出る。一方、電子はｐ型第１半導体層とｎ型第２半
導体層のつくるｐｎ接合部に向かって流れていく。する
と、このｐｎ接合部に拡散電位により形成されているポ
テンシャル障壁が減少される。これによりｐ型第１半導
体層からｎ型第２半導体層に少数キャリアである正孔の
注入が起こり、この正孔は空乏領域を通りｐ型第３半導
体層に至りソース電極に流れ出る。さらにこの正孔が空
乏層内を通過するとき、空乏領域内の電界により加速さ
れ、高い運動エネルギーを獲得し、新たに衝突イオン化
による電子−正孔対を発生させる。
オン化により電子−正孔対が大量に発生する臨界電界値
ＥB に達すると、衝突イオン化により発生した電子と正
孔のうち、正孔はｐ型第３半導体層を通りソース電極へ
流れ出る。一方、電子はｐ型第１半導体層とｎ型第２半
導体層のつくるｐｎ接合部に向かって流れていく。する
と、このｐｎ接合部に拡散電位により形成されているポ
テンシャル障壁が減少される。これによりｐ型第１半導
体層からｎ型第２半導体層に少数キャリアである正孔の
注入が起こり、この正孔は空乏領域を通りｐ型第３半導
体層に至りソース電極に流れ出る。さらにこの正孔が空
乏層内を通過するとき、空乏領域内の電界により加速さ
れ、高い運動エネルギーを獲得し、新たに衝突イオン化
による電子−正孔対を発生させる。
【００１７】上記メカニズムによりソース電極とドレイ
ン電極との間に急激に電流が流れ始め、ソース電極−ド
レイン電極間の電圧の増加は抑制される。この現象は、
バイポーラトランジスタにおいては、ベース電極オープ
ン時のベース−コレクタｐｎ接合部近傍における最大電
界値が臨界電界値に到達することにより発生する降伏現
象として知られており、本発明はこの現象をＩＧＢＴに
応用している。
ン電極との間に急激に電流が流れ始め、ソース電極−ド
レイン電極間の電圧の増加は抑制される。この現象は、
バイポーラトランジスタにおいては、ベース電極オープ
ン時のベース−コレクタｐｎ接合部近傍における最大電
界値が臨界電界値に到達することにより発生する降伏現
象として知られており、本発明はこの現象をＩＧＢＴに
応用している。
【００１８】ここで、電流が流れ始める時のソース電極
−ドレイン電極間電圧ＶBDS は、素子内部の最大電界値
が降伏現象の原因となる臨界電界値ＥB に到達する時の
印加電圧である。ここでＶBDS の値はｎ型第２半導体層
の不純物濃度値ＮDND に依存し、ＮDND が小さい程Ｖ
BDS は大きくなることがわかっている。従って第２半導
体層の不純物濃度ＮDND を選ぶことにより任意の電圧値
に設定する事ができる。すなわち、ＶBDS が素子の安全
動作領域内の値となるように、ｎ型第２半導体層の不純
物濃度を所定の値に設定すれば（第１の特徴）、ＩＧＢ
Ｔ素子を過電圧から保護することができることになる。
−ドレイン電極間電圧ＶBDS は、素子内部の最大電界値
が降伏現象の原因となる臨界電界値ＥB に到達する時の
印加電圧である。ここでＶBDS の値はｎ型第２半導体層
の不純物濃度値ＮDND に依存し、ＮDND が小さい程Ｖ
BDS は大きくなることがわかっている。従って第２半導
体層の不純物濃度ＮDND を選ぶことにより任意の電圧値
に設定する事ができる。すなわち、ＶBDS が素子の安全
動作領域内の値となるように、ｎ型第２半導体層の不純
物濃度を所定の値に設定すれば（第１の特徴）、ＩＧＢ
Ｔ素子を過電圧から保護することができることになる。
【００１９】さらに、このドレイン電流の急激な増加が
起こることにより、ソース・ドレイン間電圧は特定の電
圧値付近に固定される。このように、ソース・ドレイン
間電圧をある電圧以上に増加するのを防ぐと同時に特定
の電圧範囲内に固定する機能を内蔵できることになる。
起こることにより、ソース・ドレイン間電圧は特定の電
圧値付近に固定される。このように、ソース・ドレイン
間電圧をある電圧以上に増加するのを防ぐと同時に特定
の電圧範囲内に固定する機能を内蔵できることになる。
【００２０】さらに、上述の第１の特徴を有する構造に
加えて、そのｐ型第１半導体層とｎ型第２半導体層とか
らなる基板ｐｎ接合面またはその近傍に、該ｐｎ接合面
を残した所定のパターン形状を有する高不純物濃度のｎ
型第５半導体層を付加すること（第２の特徴）により、
大量の電子−正孔対が発生したときのｐ型第１半導体層
から基板ｐｎ接合を介してｎ型第２半導体層へ注入され
る少数キャリア（正孔）の注入量を制限し、それに伴う
導電率変調領域の形成及び抵抗の減少が抑制される。そ
の結果、ドレイン電流の立ち上がり時において、少数キ
ャリア注入による導電率変調に起因したドレイン電圧の
変動は抑制され、しかして素子に電流が流れ始める時の
ドレイン電圧をより安定に固定することができることに
なる。
加えて、そのｐ型第１半導体層とｎ型第２半導体層とか
らなる基板ｐｎ接合面またはその近傍に、該ｐｎ接合面
を残した所定のパターン形状を有する高不純物濃度のｎ
型第５半導体層を付加すること（第２の特徴）により、
大量の電子−正孔対が発生したときのｐ型第１半導体層
から基板ｐｎ接合を介してｎ型第２半導体層へ注入され
る少数キャリア（正孔）の注入量を制限し、それに伴う
導電率変調領域の形成及び抵抗の減少が抑制される。そ
の結果、ドレイン電流の立ち上がり時において、少数キ
ャリア注入による導電率変調に起因したドレイン電圧の
変動は抑制され、しかして素子に電流が流れ始める時の
ドレイン電圧をより安定に固定することができることに
なる。
【００２１】
【発明の効果】このように、本発明では第２半導体層の
不純物濃度を所定の値に設定することにより、ドレイン
−ソース間電圧をクランプしたい条件下においてＩＧＢ
Ｔ素子内部で、第３半導体層，第２半導体層，第１半導
体層からなる縦方向の３層構造によるブレークダウン動
作を起こさせることを動作原理としており、従来のよう
にＩＧＢＴ素子に定電圧ダイオード構造を作り込んでお
らず、その結果、オン電圧を増加させるという犠牲無し
にドレイン−ソース間電圧をクランプする機能を持た
せ、過電圧保護・ドレイン電圧固定機能をモノリシック
構造で内蔵するＩＧＢＴ素子を提供することができると
いう優れた効果が奏される。
不純物濃度を所定の値に設定することにより、ドレイン
−ソース間電圧をクランプしたい条件下においてＩＧＢ
Ｔ素子内部で、第３半導体層，第２半導体層，第１半導
体層からなる縦方向の３層構造によるブレークダウン動
作を起こさせることを動作原理としており、従来のよう
にＩＧＢＴ素子に定電圧ダイオード構造を作り込んでお
らず、その結果、オン電圧を増加させるという犠牲無し
にドレイン−ソース間電圧をクランプする機能を持た
せ、過電圧保護・ドレイン電圧固定機能をモノリシック
構造で内蔵するＩＧＢＴ素子を提供することができると
いう優れた効果が奏される。
【００２２】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。実施例では、第１導電型としてｐ型、第２導電
型としてｎ型を用いたｎチャネルＩＧＢＴの場合を説明
する。
明する。実施例では、第１導電型としてｐ型、第２導電
型としてｎ型を用いたｎチャネルＩＧＢＴの場合を説明
する。
【００２３】図１は、本発明の第１実施例を適用したＩ
ＧＢＴの素子構造の単位セル部及びガードリング部の断
面図である。これを製造工程に従って説明する。まず、
半導体基板であるｐ+ ドレイン層４（第１半導体層）を
用意し、この上に気相成長法等により高抵抗のｎ- ドレ
イン層３（第２半導体層）を所定の不純物濃度ＮDND と
厚さｔe で形成する。次に３〜６μｍの深さにｐベース
層７（第３半導体層）、ｐ層１３を選択拡散法により同
時に形成する。ここでｐ層１３は高耐圧化の目的で形成
したガードリングである。更にｐベース層７内に選択拡
散法によりｎ+ ソース層８（第４半導体層）を形成す
る。なお、以上の製造工程において、ｎ- ドレイン層３
の表面を酸化して形成されたゲート酸化膜１１の上に形
成されたゲート電極１０をマスクとして、いわゆるＤＳ
Ａ技術（Diffusion Self Alignment）によりｐベース層
７とｎ+ ソース層８が自己整合的に形成され、これによ
りチャネル領域が形成される。その後、層間絶縁膜１２
を形成して、続いてｐベース層７及びｎ+ ソース層８に
オーミック接触を形成するために、ゲート酸化膜１１と
層間絶縁膜１２にコンタクト孔を開口し、アルミニウム
を数μｍ蒸着し、選択エッチングしてソース電極９及び
図示しないゲート電極パッドを形成する。そして、ｐ+
ドレイン層４の裏面に金属膜を蒸着して、ドレイン電極
１を形成する。
ＧＢＴの素子構造の単位セル部及びガードリング部の断
面図である。これを製造工程に従って説明する。まず、
半導体基板であるｐ+ ドレイン層４（第１半導体層）を
用意し、この上に気相成長法等により高抵抗のｎ- ドレ
イン層３（第２半導体層）を所定の不純物濃度ＮDND と
厚さｔe で形成する。次に３〜６μｍの深さにｐベース
層７（第３半導体層）、ｐ層１３を選択拡散法により同
時に形成する。ここでｐ層１３は高耐圧化の目的で形成
したガードリングである。更にｐベース層７内に選択拡
散法によりｎ+ ソース層８（第４半導体層）を形成す
る。なお、以上の製造工程において、ｎ- ドレイン層３
の表面を酸化して形成されたゲート酸化膜１１の上に形
成されたゲート電極１０をマスクとして、いわゆるＤＳ
Ａ技術（Diffusion Self Alignment）によりｐベース層
７とｎ+ ソース層８が自己整合的に形成され、これによ
りチャネル領域が形成される。その後、層間絶縁膜１２
を形成して、続いてｐベース層７及びｎ+ ソース層８に
オーミック接触を形成するために、ゲート酸化膜１１と
層間絶縁膜１２にコンタクト孔を開口し、アルミニウム
を数μｍ蒸着し、選択エッチングしてソース電極９及び
図示しないゲート電極パッドを形成する。そして、ｐ+
ドレイン層４の裏面に金属膜を蒸着して、ドレイン電極
１を形成する。
【００２４】ここで、ｎ- ドレイン層３の不純物濃度Ｎ
DND と厚さｔe は、外周ガードリング構造により決定さ
れるソース−ドレイン間耐圧ＶGRと同等あるいはそれよ
り小さい電圧でｐベース層７，ｎ- ドレイン層３および
ｐ+ ドレイン層４からなる３層構造のブレークダウンが
発生するように設定する。
DND と厚さｔe は、外周ガードリング構造により決定さ
れるソース−ドレイン間耐圧ＶGRと同等あるいはそれよ
り小さい電圧でｐベース層７，ｎ- ドレイン層３および
ｐ+ ドレイン層４からなる３層構造のブレークダウンが
発生するように設定する。
【００２５】このように構成されたＩＧＢＴ素子の過電
圧保護機能とドレイン電圧固定機能の動作を以下に説明
する。ソース電極９及びゲート電極１０は接地電位とし
ドレイン電極１に正の電圧Ｖ D が印加されると、ｐベー
ス層７とｎ- ドレイン層３とで形成されるｐｎ接合２は
逆バイアスされるためｎ- ドレイン層３に空乏層が形成
される。この空乏層はＶD の増加とともにｐ+ ドレイン
層４に向かって広がっていく。このときソース−ドレイ
ン間の電圧の増加とともに空乏層内の電界値も増加して
いく。
圧保護機能とドレイン電圧固定機能の動作を以下に説明
する。ソース電極９及びゲート電極１０は接地電位とし
ドレイン電極１に正の電圧Ｖ D が印加されると、ｐベー
ス層７とｎ- ドレイン層３とで形成されるｐｎ接合２は
逆バイアスされるためｎ- ドレイン層３に空乏層が形成
される。この空乏層はＶD の増加とともにｐ+ ドレイン
層４に向かって広がっていく。このときソース−ドレイ
ン間の電圧の増加とともに空乏層内の電界値も増加して
いく。
【００２６】そして、空乏層内においてキャリアの衝突
イオン化により電子−正孔対が大量に発生する臨界電界
値ＥB に達すると、衝突イオン化により発生した電子と
正孔のうち、正孔はｐベース層７を通りソース電極９へ
流れ出る。一方、電子はｐ+ドレイン層４とｎ- ドレイ
ン層３のつくるｐｎ接合部に向かって流れていく。する
と、このｐｎ接合部に拡散電位により形成されているポ
テンシャル障壁を減少させる。これによりｐ+ ドレイン
層４からｎ- ドレイン層３に少数キャリアである正孔の
注入が起こる。この正孔は空乏領域を通過しｐベース層
７に至りソース電極９に流れ出る。さらにこの正孔が空
乏層内を通過するとき、空乏領域内の電界により加速さ
れ、高い運動エネルギーを獲得し、新たに衝突イオン化
による電子−正孔対を発生させる。
イオン化により電子−正孔対が大量に発生する臨界電界
値ＥB に達すると、衝突イオン化により発生した電子と
正孔のうち、正孔はｐベース層７を通りソース電極９へ
流れ出る。一方、電子はｐ+ドレイン層４とｎ- ドレイ
ン層３のつくるｐｎ接合部に向かって流れていく。する
と、このｐｎ接合部に拡散電位により形成されているポ
テンシャル障壁を減少させる。これによりｐ+ ドレイン
層４からｎ- ドレイン層３に少数キャリアである正孔の
注入が起こる。この正孔は空乏領域を通過しｐベース層
７に至りソース電極９に流れ出る。さらにこの正孔が空
乏層内を通過するとき、空乏領域内の電界により加速さ
れ、高い運動エネルギーを獲得し、新たに衝突イオン化
による電子−正孔対を発生させる。
【００２７】上記メカニズムによりｐベース層７，ｎ-
ドレイン層３及びｐ+ ドレイン層４からなるｐｎｐ３層
構造によるブレークダウンが発生し、ソース電極９とド
レイン電極１との間に急激に電流が流れ始める。これに
よりソース電極９−ドレイン電極１間の電圧の増加は抑
制され、ドレイン電圧に関する過電圧保護機能が実現さ
れる。
ドレイン層３及びｐ+ ドレイン層４からなるｐｎｐ３層
構造によるブレークダウンが発生し、ソース電極９とド
レイン電極１との間に急激に電流が流れ始める。これに
よりソース電極９−ドレイン電極１間の電圧の増加は抑
制され、ドレイン電圧に関する過電圧保護機能が実現さ
れる。
【００２８】また、このドレイン電流の急激な増加のた
め、ソース・ドレイン間電圧は上述したように特定の電
圧値ＶBDS 付近に固定することができ、ドレイン電圧固
定機能が実現される。
め、ソース・ドレイン間電圧は上述したように特定の電
圧値ＶBDS 付近に固定することができ、ドレイン電圧固
定機能が実現される。
【００２９】ここで、上記のＩＧＢＴ素子におけるｐベ
ース層７，ｎ- ドレイン層３及びｐ + ドレイン層４から
なるｐｎｐ３層構造によるブレークダウン動作は、ｐｎ
ｐバイポーラトランジスタにおけるベース端子の開放状
態でのエミッタ−コレクタ間のブレークダウン動作によ
り定性的に説明できる。
ース層７，ｎ- ドレイン層３及びｐ + ドレイン層４から
なるｐｎｐ３層構造によるブレークダウン動作は、ｐｎ
ｐバイポーラトランジスタにおけるベース端子の開放状
態でのエミッタ−コレクタ間のブレークダウン動作によ
り定性的に説明できる。
【００３０】ブレークダウン電圧値ＶBDS は、ｐベース
層７−ｎ- ドレイン層３（ｐｎｐバイポーラトランジス
タにおいてはｐ型コレクタ−ｎ型ベース間）からなるｐ
ｎ接合の雪崩降伏電圧値ＶBpn と、ｐｎｐ３層バイポー
ラトランジスタ構造の電流増幅率ｈFEを用いて、数１で
表される。
層７−ｎ- ドレイン層３（ｐｎｐバイポーラトランジス
タにおいてはｐ型コレクタ−ｎ型ベース間）からなるｐ
ｎ接合の雪崩降伏電圧値ＶBpn と、ｐｎｐ３層バイポー
ラトランジスタ構造の電流増幅率ｈFEを用いて、数１で
表される。
【００３１】
【数１】ＶBDS ＝ＶBpn ／（ｈFE）1/n ここで、ｎ値は材料，構造に依存する定数である。
【００３２】また、ＶBpn はｐｎ接合の雪崩降伏電圧で
あり、片側階段接合のｐｎ- 接合の場合、材料の比誘電
率ＫS 、真空の誘電率ε0 、雪崩降伏の発生する臨界電
界値ＥCRIT、電子の電荷量ｑ及びｎ- ドレイン層３の不
純物濃度ＮDND により、数２で表される。
あり、片側階段接合のｐｎ- 接合の場合、材料の比誘電
率ＫS 、真空の誘電率ε0 、雪崩降伏の発生する臨界電
界値ＥCRIT、電子の電荷量ｑ及びｎ- ドレイン層３の不
純物濃度ＮDND により、数２で表される。
【００３３】
【数２】 ＶBpn ＝ＫS ・ε0 ・ＥCRIT 2 ／（２・ｑ・ＮDND ） 数１に数２を代入すると、数３を得る。
【００３４】
【数３】 ＶBDS ＝ＫS ・ε0 ・ＥCRIT 2 ／（２・ｑ・ＮDND ・（ｈFE）1/n ） 数３より、ブレークダウン電圧値ＶBDS は不純物濃度Ｎ
DND 及びｈFE値により決定される。
DND 及びｈFE値により決定される。
【００３５】ここで、ｈFE値は、ｐｎｐ３層バイポーラ
トランジスタ構造のベース領域に相当するｎ- ドレイン
層３の厚さｔe と不純物濃度ＮDND に依存する。従っ
て、ＶBDS は、ｎ- ドレイン層３の不純物濃度ＮDND 及
び厚さｔe を選ぶことにより、ｐベース層７，ｎ- ドレ
イン層３及びｐ+ ドレイン層４からなるｐｎｐ３層構造
によるブレークダウン電圧ＶBDS を所定の電圧に設定す
ることができる。
トランジスタ構造のベース領域に相当するｎ- ドレイン
層３の厚さｔe と不純物濃度ＮDND に依存する。従っ
て、ＶBDS は、ｎ- ドレイン層３の不純物濃度ＮDND 及
び厚さｔe を選ぶことにより、ｐベース層７，ｎ- ドレ
イン層３及びｐ+ ドレイン層４からなるｐｎｐ３層構造
によるブレークダウン電圧ＶBDS を所定の電圧に設定す
ることができる。
【００３６】図２には、本発明第２実施例を適用したＩ
ＧＢＴの素子構造の単位セル部及びガードリング部の断
面構造を示す。図１に示す構造と異なる点は、基板ｐｎ
接合５の近傍に周期的な繰り返しパターンを有して縞形
状に選択的にｎ+ 層６を形成した事である。ｎ+ 層６
は、半導体基板であるｐ+ ドレイン層４の表面にｎ型不
純物を選択拡散するか、あるいはｐ+ ドレイン層４の表
面にｎ- 層をある厚さ形成した後その表面にｎ型不純物
を選択拡散し、その後上記第１実施例で上述した製造工
程を施すことにより、基板ｐｎ接合５の近傍に形成する
ことができる。なお、図１と同一構成には同一符号が付
してある。
ＧＢＴの素子構造の単位セル部及びガードリング部の断
面構造を示す。図１に示す構造と異なる点は、基板ｐｎ
接合５の近傍に周期的な繰り返しパターンを有して縞形
状に選択的にｎ+ 層６を形成した事である。ｎ+ 層６
は、半導体基板であるｐ+ ドレイン層４の表面にｎ型不
純物を選択拡散するか、あるいはｐ+ ドレイン層４の表
面にｎ- 層をある厚さ形成した後その表面にｎ型不純物
を選択拡散し、その後上記第１実施例で上述した製造工
程を施すことにより、基板ｐｎ接合５の近傍に形成する
ことができる。なお、図１と同一構成には同一符号が付
してある。
【００３７】このように構成されたＩＧＢＴ素子の、ド
レイン電圧に関する過電圧保護機能と電圧固定機能につ
いて説明する。ソース電極９及びゲート電極１０は接地
電位としドレイン電極１に正の電圧Ｖ D が印加される
と、ｐベース層７とｎ- ドレイン層３とで形成されるｐ
ｎ接合２は逆バイアスされるためｎ- ドレイン層に空乏
層が形成される。この空乏層はＶ D の増加とともにｐ+
ドレイン層４に向かって広がって行く。このとき、ソー
ス−ドレイン間の電圧の増加とともに空乏層内の電界値
も増加していく。
レイン電圧に関する過電圧保護機能と電圧固定機能につ
いて説明する。ソース電極９及びゲート電極１０は接地
電位としドレイン電極１に正の電圧Ｖ D が印加される
と、ｐベース層７とｎ- ドレイン層３とで形成されるｐ
ｎ接合２は逆バイアスされるためｎ- ドレイン層に空乏
層が形成される。この空乏層はＶ D の増加とともにｐ+
ドレイン層４に向かって広がって行く。このとき、ソー
ス−ドレイン間の電圧の増加とともに空乏層内の電界値
も増加していく。
【００３８】そして、空乏層内においてキャリアの衝突
イオン化により電子−正孔対が大量に発生する臨界電界
値ＥB に達すると、衝突イオン化により発生した電子と
正孔のうち、正孔はｐベース層７を通りソース電極９へ
流れ出る。一方、電子はｐ+ドレイン層４とｎ- ドレイ
ン層３のつくるｐｎ接合部に向かって流れていく。する
と、このｐｎ接合部に拡散電位により形成されているポ
テンシャル障壁を減少させる。これによりｐ+ ドレイン
層４からｎ- ドレイン層３に少数キャリアである正孔の
注入が起こる。この正孔は空乏領域を通過しｐベース層
７に至りソース電極９に流れ出る。さらにこの正孔が空
乏層内を通過するとき、空乏領域内の電界により加速さ
れ、高い運動エネルギーを獲得し、新たに衝突イオン化
による電子−正孔対を発生させる。
イオン化により電子−正孔対が大量に発生する臨界電界
値ＥB に達すると、衝突イオン化により発生した電子と
正孔のうち、正孔はｐベース層７を通りソース電極９へ
流れ出る。一方、電子はｐ+ドレイン層４とｎ- ドレイ
ン層３のつくるｐｎ接合部に向かって流れていく。する
と、このｐｎ接合部に拡散電位により形成されているポ
テンシャル障壁を減少させる。これによりｐ+ ドレイン
層４からｎ- ドレイン層３に少数キャリアである正孔の
注入が起こる。この正孔は空乏領域を通過しｐベース層
７に至りソース電極９に流れ出る。さらにこの正孔が空
乏層内を通過するとき、空乏領域内の電界により加速さ
れ、高い運動エネルギーを獲得し、新たに衝突イオン化
による電子−正孔対を発生させる。
【００３９】上記メカニズムによりｐベース層７，ｎ-
ドレイン層３及びｐ+ ドレイン層４からなるｐｎｐ３層
構造によるブレークダウンが発生し、ソース電極９とド
レイン電極１との間に急激に電流が流れ始め、ソース電
極９−ドレイン電極１間の電圧の増加は抑制される。
ドレイン層３及びｐ+ ドレイン層４からなるｐｎｐ３層
構造によるブレークダウンが発生し、ソース電極９とド
レイン電極１との間に急激に電流が流れ始め、ソース電
極９−ドレイン電極１間の電圧の増加は抑制される。
【００４０】ここでブレークダウン動作はｐベース層
７，ｎ- ドレイン層３及びｐ+ ドレイン層４からなるｐ
ｎｐ３層バイポーラトランジスタ構造により発生する。
このためドレイン電圧ＶBDS 値は数１で示されるよう
に、ｐベース層７，ｎ- ドレイン層３及びｐ+ ドレイン
層４からなるｐｎｐ３層バイポーラトランジスタ構造の
電流増幅率ｈFEの値により変化する。通常のバイポーラ
トランジスタ構造においてはコレクタ電流の増加ととも
に電流増幅率ｈFEが増加していく。このことはｐベース
層７，ｎ- ドレイン層３及びｐ+ ドレイン層４からなる
ｐｎｐ３層バイポーラトランジスタ構造のブレークダウ
ン動作にもあてはまる。つまりドレイン電極１−ソース
電極９間に流れる電流値ＩDSが増加するにつれて、ｐベ
ース層７，ｎ - ドレイン層３及びｐ+ ドレイン層４から
なるｐｎｐ３層バイポーラトランジスタ構造のｈFE値も
増加する。その結果、電流値の増加とともにソース−ド
レイン間電圧ＶDS値が減少する方向に変化することにな
り、図３に示すように、ドレイン電流ＩDSの増加ととも
にドレイン電圧ＶDSが減少する負抵抗特性を示す。
７，ｎ- ドレイン層３及びｐ+ ドレイン層４からなるｐ
ｎｐ３層バイポーラトランジスタ構造により発生する。
このためドレイン電圧ＶBDS 値は数１で示されるよう
に、ｐベース層７，ｎ- ドレイン層３及びｐ+ ドレイン
層４からなるｐｎｐ３層バイポーラトランジスタ構造の
電流増幅率ｈFEの値により変化する。通常のバイポーラ
トランジスタ構造においてはコレクタ電流の増加ととも
に電流増幅率ｈFEが増加していく。このことはｐベース
層７，ｎ- ドレイン層３及びｐ+ ドレイン層４からなる
ｐｎｐ３層バイポーラトランジスタ構造のブレークダウ
ン動作にもあてはまる。つまりドレイン電極１−ソース
電極９間に流れる電流値ＩDSが増加するにつれて、ｐベ
ース層７，ｎ - ドレイン層３及びｐ+ ドレイン層４から
なるｐｎｐ３層バイポーラトランジスタ構造のｈFE値も
増加する。その結果、電流値の増加とともにソース−ド
レイン間電圧ＶDS値が減少する方向に変化することにな
り、図３に示すように、ドレイン電流ＩDSの増加ととも
にドレイン電圧ＶDSが減少する負抵抗特性を示す。
【００４１】これに対し、図２に示すように、ｎ+ 層６
を設けた構造においては、ｐ+ ドレイン層４から注入さ
れる正孔の量が制限され、これによりｐベース層７，ｎ
- ドレイン層３及びｐ+ ドレイン層４からなるｐｎｐ３
層バイポーラトランジスタ構造のｈFE値は減少するとと
もに、ドレイン電流の増加に伴うｈFEの変化が小さくな
るという効果をもたらす。その結果、図４に示すよう
に、ＩDSの増加に伴うＶ DSの減少が抑制され、より安定
してＶDSを固定することができる。
を設けた構造においては、ｐ+ ドレイン層４から注入さ
れる正孔の量が制限され、これによりｐベース層７，ｎ
- ドレイン層３及びｐ+ ドレイン層４からなるｐｎｐ３
層バイポーラトランジスタ構造のｈFE値は減少するとと
もに、ドレイン電流の増加に伴うｈFEの変化が小さくな
るという効果をもたらす。その結果、図４に示すよう
に、ＩDSの増加に伴うＶ DSの減少が抑制され、より安定
してＶDSを固定することができる。
【００４２】また、ｎ+ 層６は、素子全面に周期的な繰
り返しパターンにすることにより、素子を流れる電流密
度を均一にすることができる。なお、図２において、ｎ
+ 層６はｐ+ ドレイン層４とｎ- ドレイン層３との境界
面５の位置に形成している例を示したが、ｎ+ 層６はｐ
+ ドレイン層４とｎ-ドレイン層３との境界面５の位置
より上部あるいは下部に位置していても同様の効果を得
ることができる。また、その形成パターンも縞状のみな
らず、他に例えば網目状に形成してもよい。
り返しパターンにすることにより、素子を流れる電流密
度を均一にすることができる。なお、図２において、ｎ
+ 層６はｐ+ ドレイン層４とｎ- ドレイン層３との境界
面５の位置に形成している例を示したが、ｎ+ 層６はｐ
+ ドレイン層４とｎ-ドレイン層３との境界面５の位置
より上部あるいは下部に位置していても同様の効果を得
ることができる。また、その形成パターンも縞状のみな
らず、他に例えば網目状に形成してもよい。
【００４３】上記種々の実施例においてガードリング部
の耐圧は、ｐ層１３の深さと数を選ぶことにより、セル
部の耐圧と同等に設定できるが、別の方法として、ガー
ドリング部のｎ-ドレイン層３とｐ+ドレイン層４との境
界面５の近傍において選択的に、かつ連続に連なったｎ
+層６を設けることにより、セル部の耐圧をガードリン
グ部の耐圧より小さくすることもできる。これは、数３
に基づき、ガードリング部のｐｎｐバイポーラトランジ
スタ構造のｈFEをセル部のｐｎｐバイポーラトランジス
タ構造のｈFEに比べ小さくし、ガードリング部の耐圧を
セル部の耐圧より高くすることを意味する。
の耐圧は、ｐ層１３の深さと数を選ぶことにより、セル
部の耐圧と同等に設定できるが、別の方法として、ガー
ドリング部のｎ-ドレイン層３とｐ+ドレイン層４との境
界面５の近傍において選択的に、かつ連続に連なったｎ
+層６を設けることにより、セル部の耐圧をガードリン
グ部の耐圧より小さくすることもできる。これは、数３
に基づき、ガードリング部のｐｎｐバイポーラトランジ
スタ構造のｈFEをセル部のｐｎｐバイポーラトランジス
タ構造のｈFEに比べ小さくし、ガードリング部の耐圧を
セル部の耐圧より高くすることを意味する。
【００４４】また上記種々の実施例では、第１導電型と
してｐ型、第２導電型としてｎ型を用いたｎチャネル型
のものを説明したが、これらの導電型を逆にしたｐチャ
ネル型のものに本発明を適用しても有効である。
してｐ型、第２導電型としてｎ型を用いたｎチャネル型
のものを説明したが、これらの導電型を逆にしたｐチャ
ネル型のものに本発明を適用しても有効である。
【図１】本発明第１実施例を適用したＩＧＢＴの単位セ
ル部と外周ガードリング部を示す断面構造図である。
ル部と外周ガードリング部を示す断面構造図である。
【図２】本発明第２実施例を適用したＩＧＢＴの単位セ
ル部と外周ガードリング部を示す断面構造図である。
ル部と外周ガードリング部を示す断面構造図である。
【図３】図１に示すＩＧＢＴの電気特性図である。
【図４】図２に示すＩＧＢＴの電気特性図である。
【図５】従来の雪崩降伏を動作原理とした定電圧ダイオ
ード一体型ＩＧＢＴ素子の断面斜視図である。
ード一体型ＩＧＢＴ素子の断面斜視図である。
１ ドレイン電極 ２ ｐベース層（第３半導体層）とｎ- ドレイン層（第
２半導体層）とからなるｐｎ接合 ３ ｎ- ドレイン層（第２半導体層） ４ ｐ+ ドレイン層（第１半導体層） ５ 基板ｐｎ接合 ６ ｎ+ 層（第５半導体層） ７ ｐベース層（第３半導体層） ８ ｎ+ ソース層（第４半導体層） ９ ソース電極 １０ ゲート電極 １１ ゲート絶縁膜 １３ ガードリング
２半導体層）とからなるｐｎ接合 ３ ｎ- ドレイン層（第２半導体層） ４ ｐ+ ドレイン層（第１半導体層） ５ 基板ｐｎ接合 ６ ｎ+ 層（第５半導体層） ７ ｐベース層（第３半導体層） ８ ｎ+ ソース層（第４半導体層） ９ ソース電極 １０ ゲート電極 １１ ゲート絶縁膜 １３ ガードリング
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−81270（ＪＰ，Ａ) 特開 平４−283968（ＪＰ，Ａ) 特開 平６−61497（ＪＰ，Ａ) 実開 昭63−97252（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (6)
- 【請求項１】 第１導電型の第１半導体層と、この第１
半導体層上に配置された第２導電型の第２半導体層とを
有し、 この第２半導体層表面において部分的に配置されるとと
もに、前記第２半導体層との間でＰＮ接合を形成する第
１導電型の第３半導体層と、 この第３半導体層表面において部分的に配置されるとと
もに、前記第３半導体層との間でＰＮ接合を形成する第
２導電型の第４半導体層と、 前記第２半導体層と第４半導体層間の前記第３半導体層
表面をチャネル領域として、少なくともこのチャネル領
域に対してゲート絶縁膜を介して配置されたゲート電極
と、 前記第３半導体層と前記第４半導体層の両方に接触部を
有するソース電極と、 前記第１半導体層を介してドレイン電流を供給するドレ
イン電極と、 前記第２半導体層表面において、前記第３半導体層の配
置領域とは別に設定された外周ガードリング領域と を備
え、さらに前記第１導電型の第３半導体層と前記第２導
電型の第２半導体層との間の前記ＰＮ接合面から前記第
２半導体層内部に向かって空乏層が広がるように前記ド
レイン電極と前記ソース電極の間に電圧を印加すると
き、前記空乏層が前記第２半導体層を介して前記第１半
導体層に到達するときのドレイン−ソース間電圧よりも
低い印加電圧の下で、前記第２導電型の第２半導体層内
部又はその近傍の一部でキャリアの衝突イオン化により
大量の電子−正孔対を発生する原因となる臨界電界値に
達してドレイン−ソース電極間が導通するように、前記
第２導電型の第２半導体層の不純物濃度と厚さが所定の
値に予め設定されているとともに、 前記外周ガードリング領域におけるガードリング構造で
決まるドレイン−ソース間耐圧が、前記印加電圧と同等
あるいはそれよりも高い耐圧に設定されている ことを特
徴とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項２】 前記第１半導体層と前記第２半導体層と
の間のｐｎ接合面またはその接合面近傍に、前記第２半
導体層よりも高不純物濃度に形成されるとともに、前記
第１半導体層と前記第２半導体層との間のキャリアの授
受のために前記第１半導体層と前記第２半導体層とが直
接接触する接触面を残した所定のパターン形状を有する
第２導電型の第５半導体層を設けたことを特徴とする請
求項１に記載の絶縁ゲート型バイポーラトランジスタ。 - 【請求項３】 前記第５半導体層の前記所定のパターン
形状は、前記第１半導体層と前記第２半導体層との境界
面又は境界面近傍において、周期的な繰り返しパターン
を有していることを特徴とする請求項２に記載の絶縁ゲ
ート型バイポーラトランジスタ。 - 【請求項４】 前記第５半導体層の前記所定のパターン
形状が、網形状あるいは縞形状であることを特徴とする
請求項２もしくは請求項３に記載の絶縁ゲート型バイポ
ーラトランジスタ。 - 【請求項５】 前記外周ガードリング領域における前記
第１半導体層と前記第２半導体層との間のｐｎ接合面ま
たはその接合面近傍には、前記第２半導体層よりも高不
純物濃度で、かつ、連続的に連なった所定のパターン形
状を有する第２導電型の第６半導体層が設けられている
ことを特徴とする請求項１に記載の絶縁ゲート型バイポ
ーラトランジスタ。 - 【請求項６】 前記第３半導体層は、前記第２半導体層
の前記厚さを実質的に決める深い接合部と、前記チャネ
ル領域を囲む浅い接合部とを有することを特徴とする請
求項１乃至請求項５の何れかに記載の絶縁ゲート型バイ
ポーラトランジスタ。
Priority Applications (4)
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| JP07675993A JP3216315B2 (ja) | 1993-04-02 | 1993-04-02 | 絶縁ゲート型バイポーラトランジスタ |
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| JP07675993A JP3216315B2 (ja) | 1993-04-02 | 1993-04-02 | 絶縁ゲート型バイポーラトランジスタ |
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- 1994-03-31 EP EP94105178A patent/EP0622853B1/en not_active Expired - Lifetime
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