JP3417013B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は、高耐圧大電流のパワー
スイッチング素子として用いる絶縁ゲート型バイポーラ
トランジスタ（以下、IGBTと記す）に関し、特に、ガー
ドリング構造を有するIGBTに関する。
スイッチング素子として用いる絶縁ゲート型バイポーラ
トランジスタ（以下、IGBTと記す）に関し、特に、ガー
ドリング構造を有するIGBTに関する。
【０００２】
【従来の技術】IGBT素子はパワーMOSFETと類似の構造を
持つが、ドレイン領域にpn接合を設けることにより、動
作時に高抵抗ドレイン層に導電率変調を起こさせ、パワ
ーMOSFETでは不可能な高耐圧と低オン抵抗の両立が達成
できる。このIGBTのセル領域（MOSFET一つに相当する領
域）の終端部の高耐圧化手段として、従来は一般的に素
子のセル領域外周部にガードリング構造が設けられてい
る。このガードリング構造により電界が階段状になり耐
圧が向上する。図３にガードリング構造を有する従来の
IGBT素子の主な断面図を示す。
持つが、ドレイン領域にpn接合を設けることにより、動
作時に高抵抗ドレイン層に導電率変調を起こさせ、パワ
ーMOSFETでは不可能な高耐圧と低オン抵抗の両立が達成
できる。このIGBTのセル領域（MOSFET一つに相当する領
域）の終端部の高耐圧化手段として、従来は一般的に素
子のセル領域外周部にガードリング構造が設けられてい
る。このガードリング構造により電界が階段状になり耐
圧が向上する。図３にガードリング構造を有する従来の
IGBT素子の主な断面図を示す。
【０００３】図３で、ドレイン電極１とソース電極９と
の間に電圧サージが印加され、第三半導体層７と第二半
導体層３とからなるｐｎ接合２が逆バイアス状態にな
り、高抵抗の第二半導体層３に空乏層（図示しない）が
広がる状況を考える。ここで、第三及び第四半導体層が
複数配置されたセル領域（以下Ａ領域と呼ぶ）つまり隣
合う第三半導体層とその間に位置する第二半導体層領域
では、隣合う第三半導体層７からその間に位置する第二
半導体層領域に向けて接近するように空乏層が伸び、互
いに重なる事により電界の緩和が達成される。そして第
三半導体層の底部のｐｎ接合部で最大の電界値ＥA をと
る。一方、第三半導体層の繰り返し配置が終わるＡ領域
の終端では上記電界緩和効果がなくなり、終端の第三半
導体層のコ−ナ−部ないし第三半導体近傍の第二半導体
層表面で最大電界値ＥB をとり、一般にＥA ＜ＥB とな
る。それでＥB 値を減少させＥA 値に近付けて、Ａ領域
の終端から第二半導体層の終端に至る領域（以下Ｂ領域
と呼ぶ）の耐圧を向上するために、Ｂ領域に一つ以上の
第五半導体層を設けてＢ領域の最大電界値ＥB を小さく
するため、ガ−ドリング構造が一般的に使われる。また
第五半導体層に加え、第五半導体層の一部と接触部を有
し、第二半導体層上に絶縁膜を介して延在する金属膜、
いわゆるフィ−ルドプレ−トを設ける場合もある。図３
は該フィ−ルドプレ−トを形成した場合を示している
（図３の１８）。
の間に電圧サージが印加され、第三半導体層７と第二半
導体層３とからなるｐｎ接合２が逆バイアス状態にな
り、高抵抗の第二半導体層３に空乏層（図示しない）が
広がる状況を考える。ここで、第三及び第四半導体層が
複数配置されたセル領域（以下Ａ領域と呼ぶ）つまり隣
合う第三半導体層とその間に位置する第二半導体層領域
では、隣合う第三半導体層７からその間に位置する第二
半導体層領域に向けて接近するように空乏層が伸び、互
いに重なる事により電界の緩和が達成される。そして第
三半導体層の底部のｐｎ接合部で最大の電界値ＥA をと
る。一方、第三半導体層の繰り返し配置が終わるＡ領域
の終端では上記電界緩和効果がなくなり、終端の第三半
導体層のコ−ナ−部ないし第三半導体近傍の第二半導体
層表面で最大電界値ＥB をとり、一般にＥA ＜ＥB とな
る。それでＥB 値を減少させＥA 値に近付けて、Ａ領域
の終端から第二半導体層の終端に至る領域（以下Ｂ領域
と呼ぶ）の耐圧を向上するために、Ｂ領域に一つ以上の
第五半導体層を設けてＢ領域の最大電界値ＥB を小さく
するため、ガ−ドリング構造が一般的に使われる。また
第五半導体層に加え、第五半導体層の一部と接触部を有
し、第二半導体層上に絶縁膜を介して延在する金属膜、
いわゆるフィ−ルドプレ−トを設ける場合もある。図３
は該フィ−ルドプレ−トを形成した場合を示している
（図３の１８）。
【０００４】ここでドレイン電極にサ−ジ電圧が印加さ
れ、ガ−ドリング領域での最大電界値ＥB が、アバラン
シェブレ−クダウンの発生する臨海電界値に到達する
と、大量の電子−正孔対が発生し、一方のキャリアはソ
−ス電極に流れ、もうひとつのキャリアは基板の第一半
導体層に流れる。この時の電流は素子面内においてガ−
ドリング領域に局所的に集中する。また基板の第一半導
体層に流れたキャリアは新たに第二半導体層に少数キャ
リアを注入することになるため、さらに大きな電流が流
れ、ガ−ドリング領域の電流密度はさらに大きくなり、
局所的な電流、電界の集中によりブレークダウンしてし
まう。それで大きなアバランシェ耐量が得られない。つ
まり、IGBT素子のドレイン電極に高い電圧サージが印加
されるような場合、ガードリング領域においてアバラン
シェブレークダウンが発生し、局所的にサージエネルギ
ーが集中し、破壊に至ることがある。この破壊対量を向
上するためにはガードリング領域に形成する拡散層の深
さを深くするか、拡散層の数を増やす事により達成でき
る。
れ、ガ−ドリング領域での最大電界値ＥB が、アバラン
シェブレ−クダウンの発生する臨海電界値に到達する
と、大量の電子−正孔対が発生し、一方のキャリアはソ
−ス電極に流れ、もうひとつのキャリアは基板の第一半
導体層に流れる。この時の電流は素子面内においてガ−
ドリング領域に局所的に集中する。また基板の第一半導
体層に流れたキャリアは新たに第二半導体層に少数キャ
リアを注入することになるため、さらに大きな電流が流
れ、ガ−ドリング領域の電流密度はさらに大きくなり、
局所的な電流、電界の集中によりブレークダウンしてし
まう。それで大きなアバランシェ耐量が得られない。つ
まり、IGBT素子のドレイン電極に高い電圧サージが印加
されるような場合、ガードリング領域においてアバラン
シェブレークダウンが発生し、局所的にサージエネルギ
ーが集中し、破壊に至ることがある。この破壊対量を向
上するためにはガードリング領域に形成する拡散層の深
さを深くするか、拡散層の数を増やす事により達成でき
る。
【０００５】
【発明が解決しようとする課題】しかしながら、IGBT素
子の拡散層の深さを深くすることは、横方向の拡散距離
も増加するため、ガードリング領域の面積を増加しなけ
ればならなくなる。さらに一般的にガードリング領域の
拡散層は、ホトマスク枚数を節約するためにセル領域の
拡散層と同時に形成されるため、セル領域の拡散層の幅
も増加し、さらにチップ面積が増大するという問題が生
ずる。また、ガードリング領域に形成する拡散層の数を
増やすことは、やはりガードリング領域の増加を伴い、
チップ面積の増大にもつながる。
子の拡散層の深さを深くすることは、横方向の拡散距離
も増加するため、ガードリング領域の面積を増加しなけ
ればならなくなる。さらに一般的にガードリング領域の
拡散層は、ホトマスク枚数を節約するためにセル領域の
拡散層と同時に形成されるため、セル領域の拡散層の幅
も増加し、さらにチップ面積が増大するという問題が生
ずる。また、ガードリング領域に形成する拡散層の数を
増やすことは、やはりガードリング領域の増加を伴い、
チップ面積の増大にもつながる。
【０００６】本発明は上記の問題に鑑みてなされたもの
で、IGBT素子のチップ面積を大幅に増加させることな
く、電圧サージ印加時のガードリング部の破壊耐圧を向
上させる構造のIGBT素子を提供する。
で、IGBT素子のチップ面積を大幅に増加させることな
く、電圧サージ印加時のガードリング部の破壊耐圧を向
上させる構造のIGBT素子を提供する。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
め本発明の構成は、第一導電型の第一半導体層と、該第
一半導体層に接する第二導電型の第二半導体層と、該第
二半導体層内に形成されるとともに、前記第二半導体層
表面に接合部が終端するように部分的に形成された第一
導電型の第三半導体層と、該第三半導体層内に形成され
るとともに、前記第三半導体層表面に接合部が終端する
ように部分的に形成された第二導電型の第四半導体層
と、前記第二半導体層と該第四半導体層との間の前記第
三半導体層をチャネル領域として、少なくとも前記チャ
ネル領域上にゲート絶縁膜を介して形成されたゲート電
極と、前記第三半導体層と前記第四半導体層の両方に接
触部を有するソース電極と、前記第三半導体層および前
記第四半導体層が少なくとも一つ以上配置された領域の
終端部の外側第二半導体層において、高耐圧化の目的
で、前記第二半導体層内に形成されるとともに、前記第
二半導体層表面に接合部が終端するように部分的に一つ
ないしは複数個形成された第一導電型の第五半導体層
と、前記第一半導体層を介してドレイン電流を供給する
ドレイン電極とを備えてなる絶縁ゲート型バイポーラト
ランジスタにおいて、第一導電型の第六半導体層が、ド
レイン電圧が上昇して前記第五半導体層近傍でアバラン
シェブレークダウンが発生する臨界電界値に到達する前
に、空乏層端が第六半導体層に到達してパンチスルー現
象を起こす距離に、前記第二半導体層内に前記第一導電
型の第五半導体層から離れて形成されるとともに、前記
第二半導体層表面に接合部が終端するように部分的に形
成され、前記第一導電型の第六半導体層と前記ドレイン
電極を電気的に接続した構造となっていることである。
め本発明の構成は、第一導電型の第一半導体層と、該第
一半導体層に接する第二導電型の第二半導体層と、該第
二半導体層内に形成されるとともに、前記第二半導体層
表面に接合部が終端するように部分的に形成された第一
導電型の第三半導体層と、該第三半導体層内に形成され
るとともに、前記第三半導体層表面に接合部が終端する
ように部分的に形成された第二導電型の第四半導体層
と、前記第二半導体層と該第四半導体層との間の前記第
三半導体層をチャネル領域として、少なくとも前記チャ
ネル領域上にゲート絶縁膜を介して形成されたゲート電
極と、前記第三半導体層と前記第四半導体層の両方に接
触部を有するソース電極と、前記第三半導体層および前
記第四半導体層が少なくとも一つ以上配置された領域の
終端部の外側第二半導体層において、高耐圧化の目的
で、前記第二半導体層内に形成されるとともに、前記第
二半導体層表面に接合部が終端するように部分的に一つ
ないしは複数個形成された第一導電型の第五半導体層
と、前記第一半導体層を介してドレイン電流を供給する
ドレイン電極とを備えてなる絶縁ゲート型バイポーラト
ランジスタにおいて、第一導電型の第六半導体層が、ド
レイン電圧が上昇して前記第五半導体層近傍でアバラン
シェブレークダウンが発生する臨界電界値に到達する前
に、空乏層端が第六半導体層に到達してパンチスルー現
象を起こす距離に、前記第二半導体層内に前記第一導電
型の第五半導体層から離れて形成されるとともに、前記
第二半導体層表面に接合部が終端するように部分的に形
成され、前記第一導電型の第六半導体層と前記ドレイン
電極を電気的に接続した構造となっていることである。
【０００８】また関連発明の構成は、第一導電型の前記
第六半導体層の外部近傍に形成した第二導電型の第七半
導体層が、該第六半導体層と共に、前記ドレイン電極と
外部導体を介して電気的に接続されていることである。
更には、第五半導体層と前記第六半導体層との距離が数
十μmから100μmであることである。
第六半導体層の外部近傍に形成した第二導電型の第七半
導体層が、該第六半導体層と共に、前記ドレイン電極と
外部導体を介して電気的に接続されていることである。
更には、第五半導体層と前記第六半導体層との距離が数
十μmから100μmであることである。
【０００９】
【作用および発明の効果】Ｂ領域の最外周に位置するガ
ードリングの第五半導体層から特定の距離、即ち、空乏
層形成時の雪崩破壊の臨界電圧に至る前に前記空乏層が
前記第六半導体層に到達する距離Ｌp （図１参照）だけ
離れた位置に第六半導体層が設けられ、さらに第六半導
体層と接触部を有する金属電極が設けられ、この金属電
極とドレイン電極が電気的に接続されているので、ドレ
イン電圧が上昇して第五半導体層近傍でアバランシェブ
レ−クダウンが発生する臨界電界値に到達する前に、ガ
−ドリング領域に伸びた空乏層端が第六半導体層に到達
し、またその様にこの距離Ｌp が設定されるので、臨界
電界値に到達する前に空乏層端が第六半導体層に届きパ
ンチスル−状態になる。それで電界の増加が抑えられ
る。これによりアバランシェブレ−クダウンの発生が抑
制され、アバランシェ耐量が向上する。
ードリングの第五半導体層から特定の距離、即ち、空乏
層形成時の雪崩破壊の臨界電圧に至る前に前記空乏層が
前記第六半導体層に到達する距離Ｌp （図１参照）だけ
離れた位置に第六半導体層が設けられ、さらに第六半導
体層と接触部を有する金属電極が設けられ、この金属電
極とドレイン電極が電気的に接続されているので、ドレ
イン電圧が上昇して第五半導体層近傍でアバランシェブ
レ−クダウンが発生する臨界電界値に到達する前に、ガ
−ドリング領域に伸びた空乏層端が第六半導体層に到達
し、またその様にこの距離Ｌp が設定されるので、臨界
電界値に到達する前に空乏層端が第六半導体層に届きパ
ンチスル−状態になる。それで電界の増加が抑えられ
る。これによりアバランシェブレ−クダウンの発生が抑
制され、アバランシェ耐量が向上する。
【００１０】また第一の構成に加えて第六半導体層の近
傍に第七半導体層を設け、さらに第七半導体層と接触部
を有する金属電極を設け、この金属電極とドレイン電極
を電気的に接続することで、サージ等でドレイン電圧が
上昇してガ−ドリングを形成する第五半導体層の近傍で
電界が増加すると、キャリアの衝突イオン化により発生
する電子−正孔対のうち、基板第一半導体層に流れこも
うとする一方のキャリアが、基板第一半導体層を介さず
第七半導体層−接触電極−外部導体−ドレイン電極を介
して流れだすため、基板第一半導体層からのキャリア注
入が抑制され、これによりガ−ドリング領域での電流密
度が低減され、さらにアバランシェ耐量が向上する。
傍に第七半導体層を設け、さらに第七半導体層と接触部
を有する金属電極を設け、この金属電極とドレイン電極
を電気的に接続することで、サージ等でドレイン電圧が
上昇してガ−ドリングを形成する第五半導体層の近傍で
電界が増加すると、キャリアの衝突イオン化により発生
する電子−正孔対のうち、基板第一半導体層に流れこも
うとする一方のキャリアが、基板第一半導体層を介さず
第七半導体層−接触電極−外部導体−ドレイン電極を介
して流れだすため、基板第一半導体層からのキャリア注
入が抑制され、これによりガ−ドリング領域での電流密
度が低減され、さらにアバランシェ耐量が向上する。
【００１１】このように本発明によると、ドレイン電流
と接続した第六半導体層あるいは第七半導体層を前記第
五半導体層から上記特定の距離Ｌp だけ離れて設けるよ
うにしたため、電圧サージ印加時のガードリング部の破
壊耐圧を向上させる構造のIGBT素子を提供することがで
きる。この距離Ｌ p は、10μmから100μmとすると良い。
と接続した第六半導体層あるいは第七半導体層を前記第
五半導体層から上記特定の距離Ｌp だけ離れて設けるよ
うにしたため、電圧サージ印加時のガードリング部の破
壊耐圧を向上させる構造のIGBT素子を提供することがで
きる。この距離Ｌ p は、10μmから100μmとすると良い。
【００１２】
（第一実施例）以下、第一導電型としてｐ型、第二導電
型としてｎ型を用いたｎチャネルIGBT素子の例を説明す
る。図１は、本発明を適用したIGBT素子１００の単位セ
ル領域（Ａ領域）及びガ−ドリング領域（Ｂ領域）の断
面図である。この構造を製造工程に従って説明する。ま
ず、半導体基板であるｐ+ 層４（第一半導体層）を用意
し、この上に気相成長法により高抵抗のｎ- 層３（第二
半導体層）を所定の不純物濃度ＮD と厚さｔe （＞＞６
μｍ）で形成する。次に３〜６μｍの深さにｐ層７（第
三半導体層）、ｐ層６、６’（第五半導体層、ガ−ドリ
ング構造）及びｐ層１４を選択拡散法により同時に形成
する。なおｐ層６’はソース電極９と接触している。
型としてｎ型を用いたｎチャネルIGBT素子の例を説明す
る。図１は、本発明を適用したIGBT素子１００の単位セ
ル領域（Ａ領域）及びガ−ドリング領域（Ｂ領域）の断
面図である。この構造を製造工程に従って説明する。ま
ず、半導体基板であるｐ+ 層４（第一半導体層）を用意
し、この上に気相成長法により高抵抗のｎ- 層３（第二
半導体層）を所定の不純物濃度ＮD と厚さｔe （＞＞６
μｍ）で形成する。次に３〜６μｍの深さにｐ層７（第
三半導体層）、ｐ層６、６’（第五半導体層、ガ−ドリ
ング構造）及びｐ層１４を選択拡散法により同時に形成
する。なおｐ層６’はソース電極９と接触している。
【００１３】そしてｐ層１４（第六半導体層）の位置
は、ソ−ス電極９に対しドレイン電極１に正の電圧が印
加される際にｐ層７からガ−ドリング領域に空乏層が広
がるとき、ガ−ドリング領域にてアバランシェブレ−ク
ダウンが発生する前に空乏層端がｐ層１４に到達するよ
うな位置に設定される。この位置、即ちガードリング外
周端からの距離Ｌp は、およそ数十μｍから 100μｍの
程度である。そしてｐ層７内に選択拡散法によりｎ+ 層
８（第四半導体層）を形成する。なお、以上の製造工程
において、ｎ- 層３の表面を酸化して形成されたゲ−ト
酸化膜１１の上に形成されたゲ−ト電極１０をマスクと
して、いわゆる DSA技術（Diffusion SelfAlignment)
によりｐ層７とｎ+ 層８が自己整合的に形成され、これ
により絶縁ゲートおよびチャネルが形成される。その
後、層間絶縁膜１２を形成し、続いてｐ層７及びｎ+ 層
８及びｐ層１４にオ−ミック接触を形成するために、上
部の酸化膜にコンタクト孔を開口し、アルミニウムを数
μｍ蒸着して選択エッチングし、ソ−ス電極９及びゲ−
ト電極（図示しない）及び金属電極１５を形成する。そ
して、ｐ+ 層４の裏面に金属膜を蒸着してドレイン電極
１を形成する。最後に金属電極１５とドレイン電極１を
電気的に接続する。
は、ソ−ス電極９に対しドレイン電極１に正の電圧が印
加される際にｐ層７からガ−ドリング領域に空乏層が広
がるとき、ガ−ドリング領域にてアバランシェブレ−ク
ダウンが発生する前に空乏層端がｐ層１４に到達するよ
うな位置に設定される。この位置、即ちガードリング外
周端からの距離Ｌp は、およそ数十μｍから 100μｍの
程度である。そしてｐ層７内に選択拡散法によりｎ+ 層
８（第四半導体層）を形成する。なお、以上の製造工程
において、ｎ- 層３の表面を酸化して形成されたゲ−ト
酸化膜１１の上に形成されたゲ−ト電極１０をマスクと
して、いわゆる DSA技術（Diffusion SelfAlignment)
によりｐ層７とｎ+ 層８が自己整合的に形成され、これ
により絶縁ゲートおよびチャネルが形成される。その
後、層間絶縁膜１２を形成し、続いてｐ層７及びｎ+ 層
８及びｐ層１４にオ−ミック接触を形成するために、上
部の酸化膜にコンタクト孔を開口し、アルミニウムを数
μｍ蒸着して選択エッチングし、ソ−ス電極９及びゲ−
ト電極（図示しない）及び金属電極１５を形成する。そ
して、ｐ+ 層４の裏面に金属膜を蒸着してドレイン電極
１を形成する。最後に金属電極１５とドレイン電極１を
電気的に接続する。
【００１４】このように構成されたIGBT素子１００にお
いて、ソ−ス電極９に対してドレイン電極１が正の電位
となるような電圧サ−ジが印加される時（図１のバイア
スの状態）、ｐ層７−ｎ- 層３から成るｐｎ接合２が逆
バイアス状態になり、ｐ層７からｎ- 層３に空乏層（図
示しない）が広がる。空乏層は繰り返し配置されるｐ層
７の終端部ではガ−ドリングのＢ領域に広がり、ドレイ
ン電圧の増加とともにガ−ドリング領域のｐ層６の近傍
における電界値ＥG が増加する。このＥG 値がアバラン
シェブレ−クダウンが発生する臨界電界値に到達する前
に、空乏層端がｐ層１４に到達する。ｐ層１４はドレイ
ン電極に接続されているので、パンチスルー現象を起こ
す。このパンチスル−現象によりガ−ドリング領域の電
界値の増加が抑えられる。従って雪崩降伏現象の発生し
た場合に起こる、ガ−ドリング領域内での高電界の発生
及び大きな電流集中が防止される。この結果、ドレイン
電極へ電圧サ−ジが印加されたときの破壊耐量が向上す
る。
いて、ソ−ス電極９に対してドレイン電極１が正の電位
となるような電圧サ−ジが印加される時（図１のバイア
スの状態）、ｐ層７−ｎ- 層３から成るｐｎ接合２が逆
バイアス状態になり、ｐ層７からｎ- 層３に空乏層（図
示しない）が広がる。空乏層は繰り返し配置されるｐ層
７の終端部ではガ−ドリングのＢ領域に広がり、ドレイ
ン電圧の増加とともにガ−ドリング領域のｐ層６の近傍
における電界値ＥG が増加する。このＥG 値がアバラン
シェブレ−クダウンが発生する臨界電界値に到達する前
に、空乏層端がｐ層１４に到達する。ｐ層１４はドレイ
ン電極に接続されているので、パンチスルー現象を起こ
す。このパンチスル−現象によりガ−ドリング領域の電
界値の増加が抑えられる。従って雪崩降伏現象の発生し
た場合に起こる、ガ−ドリング領域内での高電界の発生
及び大きな電流集中が防止される。この結果、ドレイン
電極へ電圧サ−ジが印加されたときの破壊耐量が向上す
る。
【００１５】なお本実施例では、ｐ層１４とドレイン電
極１の電気的接続は、外部導体で連結する構成としてい
るが、電極１５、外部導体を使わず、ｐ層１４とｐ層４
とをｐ領域で連なげる構成としてもよい。
極１の電気的接続は、外部導体で連結する構成としてい
るが、電極１５、外部導体を使わず、ｐ層１４とｐ層４
とをｐ領域で連なげる構成としてもよい。
【００１６】（第二実施例）図２に他の実施例の構造の
IGBT素子２００を示す。図１の構成に加え、ｐ層１４の
近傍のｎ- 層３にｎ+ 層１６（第七半導体層）を形成
し、このｎ+ 層１６に接触する金属電極１７を設け、さ
らに金属電極１７とドレイン電極１とを電気的に接続し
てものである。なおｎ+ 層１６は第一実施例の説明の中
で述べた製造手順において、ｎ+ 層８の形成時に同時に
形成することができる。ドレイン電極１に電圧サ−ジが
印加され、ｐ層７からガ−ドリング領域のｎ- 層３内に
空乏層が広がる時、ガ−ドリング領域における電界値が
増加し、衝突イオン化により電子−正孔対が発生する。
このうち電子はｎ- 層３−ｎ+ 層１６−金属電極１７−
ドレイン電極１を経由して素子外部に流れ出す。これに
より基板ｐ層４に到達する電子の量が減り、それに伴い
基板ｐ層４から正孔の注入が抑制され、ガ−ドリング領
域に流れる電流密度はさらに低減され、この結果ドレイ
ン電極への電圧サ−ジ印可時の破壊耐量はさらに向上す
る。なお上記金属電極１５及び１７は、図２においては
共通に接触する電極として示されているが、ｐ層１４と
ｎ+ 層１６に個別に分離された二つの金属電極を形成
し、これらの電極とドレイン電極とを電気的に接続する
構成にしても良い。
IGBT素子２００を示す。図１の構成に加え、ｐ層１４の
近傍のｎ- 層３にｎ+ 層１６（第七半導体層）を形成
し、このｎ+ 層１６に接触する金属電極１７を設け、さ
らに金属電極１７とドレイン電極１とを電気的に接続し
てものである。なおｎ+ 層１６は第一実施例の説明の中
で述べた製造手順において、ｎ+ 層８の形成時に同時に
形成することができる。ドレイン電極１に電圧サ−ジが
印加され、ｐ層７からガ−ドリング領域のｎ- 層３内に
空乏層が広がる時、ガ−ドリング領域における電界値が
増加し、衝突イオン化により電子−正孔対が発生する。
このうち電子はｎ- 層３−ｎ+ 層１６−金属電極１７−
ドレイン電極１を経由して素子外部に流れ出す。これに
より基板ｐ層４に到達する電子の量が減り、それに伴い
基板ｐ層４から正孔の注入が抑制され、ガ−ドリング領
域に流れる電流密度はさらに低減され、この結果ドレイ
ン電極への電圧サ−ジ印可時の破壊耐量はさらに向上す
る。なお上記金属電極１５及び１７は、図２においては
共通に接触する電極として示されているが、ｐ層１４と
ｎ+ 層１６に個別に分離された二つの金属電極を形成
し、これらの電極とドレイン電極とを電気的に接続する
構成にしても良い。
【００１７】なお上記の実施例では、第一導電型として
ｐ型、第二導電型としてｎ型を用いた例を説明したが、
これらの導電型を逆にしたｐチャネルのIGBT素子の場合
でも本発明の効果は同様である。
ｐ型、第二導電型としてｎ型を用いた例を説明したが、
これらの導電型を逆にしたｐチャネルのIGBT素子の場合
でも本発明の効果は同様である。
【図１】本発明の一実施例のIGBT素子のセル領域とガ−
ドリング領域の断面構造図。
ドリング領域の断面構造図。
【図２】本発明の他の実施例のIGBTのセル領域とガ−ド
リング領域の断面構造図。
リング領域の断面構造図。
【図３】従来のIGBTのセル領域とガ−ドリング領域の断
面構造図。
面構造図。
１ ドレイン電極
２ ｐ+ 層（第三半導体層）とｎ- 層（第二半導体層）
からなるｐｎ接合 ３ ｎ- 層（第二半導体層） ４ ｐ+ 層（第一半導体層） ５ 基板ｐｎ接合 ６ ｐ層（第五半導体層） ７ ｐ+ 層（第三半導体層） ８ ｎ+ 層（第四半導体層） ９ ソ−ス電極 １０ ゲ−ト電極 １１ ゲ−ト絶縁膜 １２ 層間絶縁膜 １４ ｐ層（第六半導体層） １５ 金属電極 １６ ｎ+ 層（第七半導体層） １７ 金属電極
からなるｐｎ接合 ３ ｎ- 層（第二半導体層） ４ ｐ+ 層（第一半導体層） ５ 基板ｐｎ接合 ６ ｐ層（第五半導体層） ７ ｐ+ 層（第三半導体層） ８ ｎ+ 層（第四半導体層） ９ ソ−ス電極 １０ ゲ−ト電極 １１ ゲ−ト絶縁膜 １２ 層間絶縁膜 １４ ｐ層（第六半導体層） １５ 金属電極 １６ ｎ+ 層（第七半導体層） １７ 金属電極
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (3)
- 【請求項１】 第一導電型の第一半導体層と、該第一半
導体層に接する第二導電型の第二半導体層と、該第二半
導体層内に形成されるとともに、前記第二半導体層表面
に接合部が終端するように部分的に形成された第一導電
型の第三半導体層と、該第三半導体層内に形成されると
ともに、前記第三半導体層表面に接合部が終端するよう
に部分的に形成された第二導電型の第四半導体層と、前
記第二半導体層と該第四半導体層との間の前記第三半導
体層をチャネル領域として、少なくとも前記チャネル領
域上にゲート絶縁膜を介して形成されたゲート電極と、
前記第三半導体層と前記第四半導体層の両方に接触部を
有するソース電極と、前記第三半導体層および前記第四
半導体層が少なくとも一つ以上配置された領域の終端部
の外側第二半導体層において、高耐圧化の目的で、前記
第二半導体層内に形成されるとともに、前記第二半導体
層表面に接合部が終端するように部分的に一つないしは
複数個形成された第一導電型の第五半導体層と、前記第
一半導体層を介してドレイン電流を供給するドレイン電
極とを備えてなる絶縁ゲート型バイポーラトランジスタ
において、 第一導電型の第六半導体層が、 ドレイン電圧が上昇して前記第五半導体層近傍でアバラ
ンシェブレークダウンが発生する臨界電界値に到達する
前に、空乏層端が第六半導体層に到達してパンチスルー
現象を起こす距離に、前記第二半導体層内に前記第一導
電型の第五半導体層から離れて形成されるとともに、前
記第二半導体層表面に接合部が終端するように部分的に
形成され、 前記第一導電型の第六半導体層と前記ドレイン電極を電
気的に接続した構造となっていることを特徴とする絶縁
ゲート型バイポーラトランジスタ。 - 【請求項２】 第一導電型の前記第六半導体層の外部近
傍に形成した第二導電型の第七半導体層が、該第六半導
体層と共に、前記ドレイン電極と外部導体を介して電気
的に接続されていることを特徴とする請求項１に記載の
絶縁ゲート型バイポーラトランジスタ。 - 【請求項３】 前記第五半導体層と前記第六半導体層と
の距離が数十μｍから１００μｍであることを特徴とす
る請求項１又は請求項２に記載の絶縁ゲート型バイポー
ラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28592293A JP3417013B2 (ja) | 1993-10-18 | 1993-10-18 | 絶縁ゲート型バイポーラトランジスタ |
| US08/324,508 US5510634A (en) | 1993-01-18 | 1994-10-18 | Insulated gate bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28592293A JP3417013B2 (ja) | 1993-10-18 | 1993-10-18 | 絶縁ゲート型バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07115189A JPH07115189A (ja) | 1995-05-02 |
| JP3417013B2 true JP3417013B2 (ja) | 2003-06-16 |
Family
ID=17697756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28592293A Expired - Fee Related JP3417013B2 (ja) | 1993-01-18 | 1993-10-18 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3417013B2 (ja) |
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| US5723882A (en) * | 1994-03-10 | 1998-03-03 | Nippondenso Co., Ltd. | Insulated gate field effect transistor having guard ring regions |
| DE19531369A1 (de) * | 1995-08-25 | 1997-02-27 | Siemens Ag | Halbleiterbauelement auf Siliciumbasis mit hochsperrendem Randabschluß |
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| US6150675A (en) * | 1996-07-16 | 2000-11-21 | Siemens Aktiengesellschaft | Semiconductor component with a control electrode for modulating the conductivity of a channel area by means of a magnetoresistor structure |
| EP0845813A1 (en) * | 1996-12-02 | 1998-06-03 | Zetex Plc | Insulated gate bipolar transistor |
| EP0913872A1 (en) | 1997-10-29 | 1999-05-06 | Motorola Semiconducteurs S.A. | Insulated gate bipolar transistor |
| US6011280A (en) * | 1998-06-26 | 2000-01-04 | Delco Electronics Corporation | IGBT power device with improved resistance to reverse power pulses |
| GB2403346B (en) * | 2000-10-31 | 2005-05-11 | Fuji Electric Co Ltd | Semiconductor device |
| GB2373634B (en) * | 2000-10-31 | 2004-12-08 | Fuji Electric Co Ltd | Semiconductor device |
| JP5011611B2 (ja) | 2001-06-12 | 2012-08-29 | 富士電機株式会社 | 半導体装置 |
| US6831329B2 (en) | 2001-10-26 | 2004-12-14 | Fairchild Semiconductor Corporation | Quick punch through IGBT having gate-controllable DI/DT and reduced EMI during inductive turn off |
| DE10226664B4 (de) * | 2002-06-14 | 2006-10-26 | Infineon Technologies Ag | Kompensations-Halbleiterbauelement |
| DE102004017723B4 (de) * | 2003-04-10 | 2011-12-08 | Fuji Electric Co., Ltd | In Rückwärtsrichtung sperrendes Halbleiterbauteil und Verfahren zu seiner Herstellung |
| JP4889072B2 (ja) * | 2003-12-19 | 2012-02-29 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
| JP2005340550A (ja) * | 2004-05-28 | 2005-12-08 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2005353991A (ja) * | 2004-06-14 | 2005-12-22 | Sanyo Electric Co Ltd | 半導体装置 |
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| US8174067B2 (en) * | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8227855B2 (en) * | 2009-02-09 | 2012-07-24 | Fairchild Semiconductor Corporation | Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same |
| US8148749B2 (en) * | 2009-02-19 | 2012-04-03 | Fairchild Semiconductor Corporation | Trench-shielded semiconductor device |
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| JP6089733B2 (ja) * | 2013-01-30 | 2017-03-08 | 富士電機株式会社 | 半導体装置 |
| WO2019087920A1 (ja) * | 2017-10-30 | 2019-05-09 | 三菱電機株式会社 | 電力用半導体装置および電力用半導体装置の製造方法 |
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|---|---|---|---|---|
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| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
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| US5223919A (en) * | 1987-02-25 | 1993-06-29 | U. S. Philips Corp. | Photosensitive device suitable for high voltage operation |
| GB8901342D0 (en) * | 1989-01-21 | 1989-03-15 | Lucas Ind Plc | Semiconductor device |
| GB9009558D0 (en) * | 1990-04-27 | 1990-06-20 | Lucas Ind Plc | Semiconductor device |
-
1993
- 1993-10-18 JP JP28592293A patent/JP3417013B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-18 US US08/324,508 patent/US5510634A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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