CN111697057A - 半导体结构及其制造方法 - Google Patents

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Abstract

本申请公开了一种半导体结构及其制造方法，该半导体结构包括：衬底；N型掺杂区，位于衬底中；金属结构，位于衬底表面并包括中间部分与边缘部分，中间部分与N型掺杂区接触以形成肖特基二极管；第一P型阱区，位于N型掺杂区中与边缘部分接触，并将边缘部分与N型掺杂区隔开；以及第一P型接触区，位于第一P型阱区中，并与边缘部分隔开，其中，第一P型接触区的掺杂浓度高于第一P型阱区的掺杂浓度，在第一P型接触区接地的状态下，第一P型阱区用于接收肖特基二极管的阳极电压。该半导体结构在提高肖特基二极管的击穿电压、降低肖特基二极管的漏电流的前提下保持了肖特基二极管的低压降和高频特性。

Description

半导体结构及其制造方法
技术领域
本申请涉及半导体器件制造领域，更具体地，涉及半导体结构及其制造方法。
背景技术
肖特基二极管(Schottky Barrier Diode，SBD)具有开关频率高和正向压降低等优点，被广泛的应用在电子电路中。如图1所示，现有技术中的SBD包括由金属结构10与掺杂浓度较低的N型半导体20形成的肖特基结，其中，金属结构10的中间部分与N型半导体20之间形成的肖特基结呈平面，金属结构10的边缘部分与N型半导体20之间形成的肖特基结呈弧面。在对N型半导体20施加正压使得N型半导体20耗尽的情况下，由于金属结构10的边缘部分对应的肖特基结(耗尽层)具有一定曲率(可参考图1中的虚线)，从而导致此处的电场偏大，进而引起带间隧穿电流，使得SBD的反向漏电流增大。在电场偏大且持续增大的情况下，SBD会提前发生击穿，导致SBD的击穿电压偏低。
因此，希望提供一种改进的半导体结构及其制造方法，以提高SBD的击穿电压、降低SBD的漏电流。
发明内容
有鉴于此，本发明提供了一种改进的半导体结构及其制造方法，通过将肖特基二极管的阳极与第一P型阱区连接，并通过第一P型接触区使得第一P型阱区接地，从而在提高SBD的击穿电压、降低SBD的漏电流的前提下保持了肖特基二极管的低压降和高频特性。
根据本发明实施例的一方面，提供了一种半导体结构，包括：衬底；N型掺杂区，位于所述衬底中；金属结构，位于所述衬底表面并包括中间部分与边缘部分，所述中间部分与所述N型掺杂区接触以形成肖特基二极管；第一P型阱区，位于所述N型掺杂区中与所述边缘部分接触，并将所述边缘部分与所述N型掺杂区隔开；以及第一P型接触区，位于所述第一P型阱区中，并与所述边缘部分隔开，其中，所述第一P型接触区的掺杂浓度高于所述第一P型阱区的掺杂浓度，在所述第一P型接触区接地的状态下，所述第一P型阱区用于接收所述肖特基二极管的阳极电压。
优选地，还包括：N型阱区，位于所述N型掺杂区中并与所述边缘部分隔开；以及第一N型接触区，位于所述N型阱区中，所述第一N型接触区的掺杂浓度高于所述N型阱区的掺杂浓度，其中，所述第一N型接触区用于接收所述肖特基二极管的阴极电压。
优选地，所述N型阱区围绕所述第一P型阱区。
优选地，还包括：第二P型阱区，位于所述衬底中；以及第二P型接触区，位于所述第二P型阱区中并接地，其中，所述衬底的掺杂类型为P型。
优选地，所述第二P型阱区围绕所述N型掺杂区。
优选地，还包括多个隔离部，分别位于所述第一P型接触区与所述边缘部分之间、所述第一P型接触区与所述第一N型接触区之间以及所述第一N型接触区与所述第二P型接触区之间。
优选地，还包括：第二N型接触区，位于所述第一P型阱区中与所述边缘部分接触，所述第二N型接触区的掺杂浓度高于所述第一P型阱区的掺杂浓度，其中，所述第二N型接触区用于接收所述肖特基二极管的阳极电压。
优选地，还包括：绝缘层，位于所述衬底上并覆盖所述金属结构，所述绝缘层具有暴露所述边缘部分的阳极接触孔，所述阳极接触孔的位置与所述第二N型触区对应。
优选地，还包括多个导电结构，分别与所述第一P型接触区、所述第二P型接触区以及所述第一N型接触区接触，所述绝缘结构还具有阴极接触孔与地接触孔，所述阴极接触孔暴露覆盖所述第一N型接触区的所述导电结构，所述地接触孔分别暴露覆盖所述第一P型接触区与所述第二P型接触区的所述导电结构。
优选地，所述多个隔离部包括浅槽隔离部和/或硅局部氧化隔离部。
根据本发明实施例的另一方面，提供了一种半导体结构的制造方法，包括：形成如上所述的半导体结构。
根据本发明实施例提供的半导体结构及其制造方法，通过金属结构与N型掺杂区形成肖特基二极管，并在N型掺杂区中设置第一P型阱区，该第一P型阱区与金属结构的边缘部分接触并将边缘部分与N型掺杂区隔开，使得肖特基二极管的阳极与第一P型阱区连接，并通过第一P型接触区使得第一P型阱区接地。与现有技术相比，由于在金属结构的边缘部分引入一个PN结，使得器件中的耗尽层向金属结构的边缘两侧延伸，降低了现有技术中肖特基结的边缘曲率，从而提高了SBD的击穿电压、降低SBD的漏电流。
与此同时，在肖特基二极管的阳极施加正电压的情况下，肖特基结正偏，而通过第一P型接触区使得第一P型阱区接地，第一P型阱区与N型掺杂区构成的PN结不会工作；在肖特基二极管的阳极施加负电压的情况下，第一P型阱区与N型掺杂区构成的PN结与肖特基结并联且同时反偏，进一步提高了SBD的击穿电压、降低SBD的漏电流，并且保持了肖特基二极管的低压降和高频特性。
进一步的，通过在第一P型阱区中设置第二N型接触区，该第二N型接触区与金属结构的边缘部分形成欧姆接触，在形成阳极接触孔的步骤中，由于阳极接触孔的位置与第二N型接触区对应，增加了阳极接触孔的刻蚀窗口，降低了由于阳极接触孔的过刻蚀造成对硅表面的损伤，进而引起SBD反向漏电的风险。
因此，本发明提供的半导体结构及其制造方法可以大大提高产品的性能。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本申请的一些实施例，而非对本申请的限制。
图1示出了现有技术中肖特基二极管的原理示意图。
图2与图3示出了具有肖特基二极管的半导体结构示意图。
图4示出了本发明第一实施例的半导体结构的示意图。
图5示出了本发明第二实施例的半导体结构的示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”等表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图2与图3示出了具有肖特基二极管的半导体结构示意图。为了缓解现有技术中肖特基二极管的漏电流偏大和击穿电压偏低的问题，可以引入P型杂质，下面将针对图2与图3示出的两种半导体结构进行具体说明。
在如图2所示的半导体结构中，包括P型衬底101、N型掺杂区110、N型阱区121、P型阱区122、P型接触区131，133、N型接触区132、多个隔离部140、金属阳极电极151、阴极电极152以及地电极153。N型掺杂区110位于衬底101中，N型阱区121位于N型掺杂区110中，P型阱区122位于衬底101中并围绕N型掺杂区110。P型接触区131位于N型掺杂区110中，N型接触区132位于N型阱区121中，P型接触区133位于P型阱区122中。其中，P型接触区131的掺杂浓度大于N型阱区121，N型掺杂区110的掺杂浓度小于N型阱区121。多个隔离部140分别位于P型接触区131与N型接触区132之间、N型接触区132与P型接触区133之间以及P型接触区133远离N型接触区132的一侧，隔离部140之间作为该半导体结构的有源区。金属阳极电极151、阴极电极152以及地电极153位于衬底101上方，金属阳极电极151与N型掺杂区110的接触部分形成金属硅化物，金属阳极电极151中间部分与N型掺杂区110形成肖特基二极管(SBD)，金属阳极电极151的边缘部分与P型接触区131形成欧姆接触。阴极电极152与N型接触区132接触，地电极153与P型掺杂区133接触。
在如图2所示的半导体结构中，由于P型接触区131位于金属阳极电极151的两端，且与金属阳极电极151的边缘部分形成欧姆接触，从而在N型掺杂区110中延长了耗尽层的长度，使得耗尽层向属阳极电极151边缘的两侧延伸(可参考图2中的虚线)，进而降低了肖特基结的边缘曲率，提高了肖特基结的边缘的击穿电压。然而，由于P型接触区131与金属阳极电极151呈欧姆接触，从而使得SBD中并联了一个P型接触区131与N型掺杂区110形成的silicon PN结。在对金属阳极电极151施加正电压且流经SBD的正向电流较大的情况下，silicon PN结也会导通，从而使得单一的SBD变成SBD与silicon PN结共同工作，在两种载流子都参与导电的情况下，会减弱肖特基二极管器件的低压降和高频特性。
在如图3所示的半导体结构中，与图2的区别仅在于将P型接触区131替换为P型阱区123，其中，P型阱区123的掺杂浓度小于P型接触区131，未能和金属阳极电极151形成欧姆接触，P型阱区123接近与浮空状态。在P型阱区123未与金属阳极电极151形成欧姆接触的情况下，SBD并不会并联新的silicon PN，该器件依然只有电子参与导电。然而，由于引入的P型阱区123接近于浮空状态，在向金属阳极电极151施加反向电压的情况下，P型阱区123中会被耗尽，空穴需要流出，而在突然切换为正向电压的情况下，P型阱区123不再是耗尽状态，又需要快速补充耗尽状态时流出的空穴，由于P型阱区123接近于浮空状态，使得P型阱区123无法快速被耗尽和恢复，也就牺牲了SBD的高频性能。
图4示出了本发明第一实施例的半导体结构的示意图。
如图4所示，本发明第一实施例的半导体结构包括：衬底201、N型掺杂区210、第一P型阱区221、N型阱区222、第二P型阱区223、第一P型接触区231、第一N型接触区232、第二P型接触区233、金属阳极电极251(金属结构)、阴极电极252、地电极253以及绝缘层260，其中，衬底201例如为P型掺杂的硅衬底。
N型掺杂区210与第二P型阱区223位于衬底201中，第一P型阱区221与N型阱区222位于N型掺杂区210中，第一P型接触区231位于第一P型阱区221中，第一N型接触区232位于N型阱区222中，第二P型接触区233位于第二P型阱区223中。在本实施例中，接触区(231、232、233)的掺杂浓度大于阱区(221、222、223)的掺杂浓度，阱区的掺杂浓度大于N型掺杂区210的掺杂浓度。然而本发明实施例并不限于此，本领域技术人员可以将第一P型阱区221替换为其他P型轻掺杂结构。
在一些具体的实施例中，N型阱区222围绕第一P型阱区221并与第一P型阱区221接触，第二P型阱区223围绕N型掺杂区210并与N型掺杂区210、N型阱区222接触。
N型掺杂区210、第一P型阱区221、N型阱区222、第二P型阱区223、第一P型接触区231、第一N型接触区232以及第二P型接触区233均自衬底201的第一表面向第二表面方向延伸，其中，衬底201的第一表面与第二表面相对。
多个隔离部240分别位于金属阳极电极251与第一P型接触区231之间、第一P型接触区231与第一N型接触区232之间、第一N型接触区232与第二P型接触区233之间以及第二P型接触区233远离第一N型接触区232的一侧，其中，隔离部240之间的区域作为该半导体结构的有源区。多个隔离部240包括浅槽隔离部(Shallow TrenchIsolation,SIT)和/或硅局部氧化隔离部(Local Oxidation of Silicon,Locos)。
金属阳极电极251、阴极电极252以及地电极253均位于衬底201的第一表面，与衬底201的第一表面接触的部分形成金属硅化物。金属阳极电极251包括中间部分与边缘部分，中间部分与N型掺杂区210接触以形成肖特基二极管，边缘部分与第一P型阱区221接触，并且边缘部分通过第一P型阱区221与N型掺杂区210以及N型阱区222隔开。阴极电极252覆盖第一N型掺杂区232并与之形成欧姆接触，地电极233分别覆盖第一P型掺杂区231和第二P型掺杂区233并与二者形成欧姆接触。
绝缘层260位于衬底201上方并覆盖金属阳极电极251、阴极电极252以及地电极253，其中，绝缘层260具有多个阳极接触孔261、阴极接触孔262以及地接触孔263。在本实施例中，部分阴极电极252被阴极接触孔261暴露，部分地电极253被地接触孔263暴露，部分金属阳极电极251被多个阳极接触孔261暴露，其中，部分阳极接触孔261暴露金属阳极电极251的中间部分，另一部分阳极接触孔261暴露金属阳极电极251的边缘部分。在后续的步骤中，可以在多个阳极接触孔261、阴极接触孔262以及地接触孔263填充导电材料，将金属阳极电极251、阴极电极252以及地电极253引出。
在如图4所示的半导体结构中，首先利用第一P型阱区221降低了肖特基结的边缘曲率，提高了肖特基结的边缘的击穿电压，然后在与SBD不同的有源区中利用第一P型接触区231和地电极253将第一P型阱区221接地，换句话说，第一P型阱区221与SBD的阳极连接在一起。这就使得SBD在反偏状态下，SBD与第一P型阱区221和N型掺杂区210形成的siliconPN结并联，而SBD在正偏状态下，只有SBD结正偏，silicon PN结不会正偏。所以该结构在提高了SBD反向击穿电压的同时，既没有使SBD被迫并入silicon PN结，也没有因为引入浮空的P阱而影响SBD的高频特性，既在提高SBD反向击穿电压并减小漏电的同时，保持了SBD单一载流子参与导电及高频特性。
图5示出了本发明第二实施例的半导体结构的示意图。
如图5所示，本发明第二实施例的半导体结构包括：衬底201、N型掺杂区210、第一P型阱区221、N型阱区222、第二P型阱区223、第一P型接触区231、第一N型接触区232、第二P型接触区233、第二N型接触区234、金属阳极电极251、阴极电极252、地电极253以及具有多个阳极接触孔261、阴极接触孔262以及地接触孔263的绝缘层260。本发明第二实施例的半导体结构与第一实施例大体一致，此处不再赘述，与第一实施例的不同之处在于，新增了第二N型接触区234，第二N型接触区234位于第一P型阱区221中并与金属阳极电极251的边缘部分接触，第二N型接触区234的掺杂浓度高于第一P型阱区221的掺杂浓度，其中，阳极接触孔261仅暴露金属阳极电极251的边缘部分，且阳极接触孔261的位置与第二N型接触区234对应。在SBD反偏的情况下，依然是SBD与第一P型阱区221和N型掺杂区210形成的silicon PN结并联，而SBD在正偏状态下，由于第二N型接触区234与第一P型阱区221之间的PN结的反偏状态使得silicon PN结不会参与工作，因此只有SBD正偏，silicon PN结不会正偏。
在第一实施例中，阳极接触孔261例如采用刻蚀工艺形成，阳极接触孔261对应在整个SBD所在的有源区里，如果刻蚀工艺的停止位置控制不精确，阳极接触孔261可能会穿过金属阳极电极251并损伤硅表面，极易引起SBD反向漏电。与第一实施例相比，第二实施例去掉了暴露金属阳极电极251中间部分的阳极接触孔261，并将阳极接触孔261与第二N型接触区234对应。由于第二N型接触区234与金属阳极电极251的边缘部分会形成欧姆接触，第二N型接触区234与金属阳极电极251属于直通状态，即使阳极接触孔261穿过金属阳极电极251与第二N型接触区234，也不存在漏电的问题。
本发明实施例提供还提供了一种半导体结构的制造方法，用于形成第一实施例与第二实施例的半导体结构。
根据本发明实施例提供的半导体结构结构及其制造方法，通过金属结构与N型掺杂区形成肖特基二极管，并在N型掺杂区中设置第一P型阱区，该第一P型阱区与金属结构的边缘部分接触并将边缘部分与N型掺杂区隔开，使得肖特基二极管的阳极与第一P型阱区连接，并通过第一P型接触区使得第一P型阱区接地。与现有技术相比，由于在金属结构的边缘部分引入一个PN结，使得器件中的耗尽层向金属结构的边缘两侧延伸，降低了现有技术中肖特基结的边缘曲率，从而提高了SBD的击穿电压、降低SBD的漏电流。
与此同时，在肖特基二极管的阳极施加正电压的情况下，肖特基结正偏，而通过第一P型接触区使得第一P型阱区接地，第一P型阱区与N型掺杂区构成的PN结不会工作；在肖特基二极管的阳极施加负电压的情况下，第一P型阱区与N型掺杂区构成的PN结与肖特基结并联且同时反偏，进一步提高了SBD的击穿电压、降低SBD的漏电流，并且保持了肖特基二极管的低压降和高频特性。
进一步的，通过在第一P型阱区中设置第二N型接触区，该第二N型接触区与金属结构的边缘部分形成欧姆接触，在形成阳极接触孔的步骤中，由于阳极接触孔的位置与第二N型接触区对应，增加了阳极接触孔的刻蚀窗口，降低了由于阳极接触孔的过刻蚀造成对硅表面的损伤，进而引起SBD反向漏电的风险。
因此，本发明提供的半导体结构及其制造方法可以大大提高产品的性能。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (10)

1.一种半导体结构，其特征在于，包括：
衬底；
N型掺杂区，位于所述衬底中；
金属结构，位于所述衬底表面并包括中间部分与边缘部分，所述中间部分与所述N型掺杂区接触以形成肖特基二极管；
第一P型阱区，位于所述N型掺杂区中与所述边缘部分接触，并将所述边缘部分与所述N型掺杂区隔开；以及
第一P型接触区，位于所述第一P型阱区中，并与所述边缘部分隔开，
其中，所述第一P型接触区的掺杂浓度高于所述第一P型阱区的掺杂浓度，在所述第一P型接触区接地的状态下，所述第一P型阱区用于接收所述肖特基二极管的阳极电压。
2.根据权利要求1所述的半导体结构，其特征在于，还包括：
N型阱区，位于所述N型掺杂区中并与所述边缘部分隔开；以及
第一N型接触区，位于所述N型阱区中，所述第一N型接触区的掺杂浓度高于所述N型阱区的掺杂浓度，
其中，所述第一N型接触区用于接收所述肖特基二极管的阴极电压。
3.根据权利要求2所述的半导体结构，其特征在于，所述N型阱区围绕所述第一P型阱区。
4.根据权利要求2所述的半导体结构，其特征在于，还包括：
第二P型阱区，位于所述衬底中；以及
第二P型接触区，位于所述第二P型阱区中并接地，
其中，所述衬底的掺杂类型为P型。
5.根据权利要求4所述的半导体结构，其特征在于，所述第二P型阱区围绕所述N型掺杂区。
6.根据权利要求4所述的半导体结构，其特征在于，还包括多个隔离部，分别位于所述第一P型接触区与所述边缘部分之间、所述第一P型接触区与所述第一N型接触区之间以及所述第一N型接触区与所述第二P型接触区之间。
7.根据权利要求1-6任一项所述的半导体结构，其特征在于，还包括：
第二N型接触区，位于所述第一P型阱区中与所述边缘部分接触，所述第二N型接触区的掺杂浓度高于所述第一P型阱区的掺杂浓度，
其中，所述第二N型接触区用于接收所述肖特基二极管的阳极电压。
8.根据权利要求7所述的半导体结构，其特征在于，还包括：
绝缘层，位于所述衬底上并覆盖所述金属结构，所述绝缘层具有暴露所述边缘部分的阳极接触孔，所述阳极接触孔的位置与所述第二N型触区对应。
9.根据权利要求8所述的半导体结构，其特征在于，还包括多个导电结构，分别与所述第一P型接触区、所述第二P型接触区以及所述第一N型接触区接触，
所述绝缘结构还具有阴极接触孔与地接触孔，所述阴极接触孔暴露覆盖所述第一N型接触区的所述导电结构，所述地接触孔分别暴露覆盖所述第一P型接触区与所述第二P型接触区的所述导电结构，
所述多个隔离部包括浅槽隔离部和/或硅局部氧化隔离部。
10.一种半导体结构的制造方法，其特征在于，包括：形成如权利要求1至9任一项所述的半导体结构。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115954358A (zh) * 2023-03-14 2023-04-11 合肥晶合集成电路股份有限公司 一种半导体装置的制造方法及半导体装置
CN117116995A (zh) * 2023-10-24 2023-11-24 粤芯半导体技术股份有限公司 半导体器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030080355A1 (en) * 2001-10-26 2003-05-01 Hitachi, Ltd. Semiconductor device
EP1944810A2 (en) * 2007-01-11 2008-07-16 Kabushiki Kaisha Toshiba SiC schottky barrier semiconductor device
CN101593751A (zh) * 2008-05-27 2009-12-02 台湾积体电路制造股份有限公司 集成电路结构
JP2013008997A (ja) * 2012-09-05 2013-01-10 Renesas Electronics Corp 半導体装置
CN105576014A (zh) * 2015-12-22 2016-05-11 上海华虹宏力半导体制造有限公司 肖特基二极管及其制造方法
CN110518064A (zh) * 2019-09-06 2019-11-29 电子科技大学 一种半导体器件及其制造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5889315A (en) * 1994-08-18 1999-03-30 National Semiconductor Corporation Semiconductor structure having two levels of buried regions
US5925910A (en) * 1997-03-28 1999-07-20 Stmicroelectronics, Inc. DMOS transistors with schottky diode body structure
JP2002134744A (ja) * 2000-10-25 2002-05-10 Nec Corp 横型絶縁ゲート型電界効果トランジスタ及びその駆動方法
DE10223950B4 (de) * 2002-05-29 2005-08-11 Infineon Technologies Ag MOS-Leistungstransistor
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US20050275027A1 (en) * 2003-09-09 2005-12-15 Micrel, Incorporated ESD protection for integrated circuits
JP2005116876A (ja) * 2003-10-09 2005-04-28 Toshiba Corp 半導体装置
US20070052057A1 (en) * 2005-09-07 2007-03-08 Texas Instruments Incorporated Method and Schottky diode structure for avoiding intrinsic NPM transistor operation
US7808223B1 (en) * 2007-05-08 2010-10-05 Netlogic Microsystems, Inc. Transistor with spatially integrated schottky diode
JP5085241B2 (ja) * 2007-09-06 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2010081043A (ja) * 2008-09-24 2010-04-08 Oki Semiconductor Co Ltd Ｈブリッジ回路
US7915704B2 (en) * 2009-01-26 2011-03-29 Freescale Semiconductor, Inc. Schottky diode
WO2016176248A1 (en) * 2015-04-29 2016-11-03 Zeno Semiconductor, Inc. A mosfet and memory cell having improved drain current through back bias application
US7960754B2 (en) * 2009-03-10 2011-06-14 Micrel, Inc. Diode having high breakdown voltage and low on-resistance
US8541787B2 (en) * 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US20110156810A1 (en) * 2009-12-30 2011-06-30 Intersil Americas Inc. Integrated dmos and schottky
JP5790214B2 (ja) * 2010-09-09 2015-10-07 株式会社デンソー 横型の絶縁ゲート型バイポーラトランジスタ
US9214512B2 (en) * 2013-05-07 2015-12-15 Eta Semiconductor Inc. Three-terminal variable capacitor
US20140001546A1 (en) * 2012-06-29 2014-01-02 Hubert M. Bode Semiconductor device and driver circuit with a current carrying region and isolation structure interconnected through a resistor circuit, and method of manufacture thereof
US9142554B2 (en) * 2012-06-29 2015-09-22 Freescale Semiconductor, Inc. Semiconductor device and driver circuit with an active device and isolation structure interconnected through a diode circuit, and method of manufacture thereof
US9111767B2 (en) * 2012-06-29 2015-08-18 Freescale Semiconductor, Inc. Semiconductor device and driver circuit with source and isolation structure interconnected through a diode circuit, and method of manufacture thereof
US8860168B2 (en) * 2012-09-04 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Schottky isolated NMOS for latch-up prevention
US8735950B2 (en) * 2012-09-06 2014-05-27 Freescale Semiconductor, Inc. Tunable schottky diode with depleted conduction path
US20140152349A1 (en) * 2012-11-30 2014-06-05 Macronix International Co., Ltd. Semiconductor device, manufacturing method thereof and operating method thereof
US9214542B2 (en) * 2013-03-11 2015-12-15 Freescale Semiconductor, Inc. Semiconductor device with integrated electrostatic discharge (ESD) clamp
US9287413B2 (en) * 2013-05-13 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Junction gate field-effect transistor (JFET) and semiconductor device
US9882012B2 (en) * 2013-05-13 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Junction gate field-effect transistor (JFET) having source/drain and gate isolation regions
US10600903B2 (en) * 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
KR101938909B1 (ko) * 2014-02-21 2019-01-16 매그나칩 반도체 유한회사 수직형 바이폴라 정션 트랜지스터 소자 및 제조 방법
KR101872069B1 (ko) * 2015-05-22 2018-06-28 매그나칩 반도체 유한회사 플로팅 구조를 갖는 쇼트키 다이오드
CN205752185U (zh) 2016-05-06 2016-11-30 杰华特微电子（杭州）有限公司 肖特基二极管
US10177252B2 (en) * 2016-11-10 2019-01-08 Nxp Usa, Inc. Semiconductor device isolation with RESURF layer arrangement
US9941350B1 (en) * 2017-03-10 2018-04-10 Nxp Usa, Inc. Semiconductor device isolation via depleted coupling layer
WO2020058473A1 (en) * 2018-09-21 2020-03-26 Lfoundry S.R.L. Semiconductor vertical schottky diode and method of manufacturing thereof
TWI761712B (zh) * 2019-10-16 2022-04-21 通嘉科技股份有限公司 可阻擋逆電流之金氧半電晶體
US20220199611A1 (en) * 2020-12-21 2022-06-23 Texas Instruments Incorporated Insulated-gate bipolar transistor with integrated schottky barrier

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030080355A1 (en) * 2001-10-26 2003-05-01 Hitachi, Ltd. Semiconductor device
EP1944810A2 (en) * 2007-01-11 2008-07-16 Kabushiki Kaisha Toshiba SiC schottky barrier semiconductor device
CN101593751A (zh) * 2008-05-27 2009-12-02 台湾积体电路制造股份有限公司 集成电路结构
JP2013008997A (ja) * 2012-09-05 2013-01-10 Renesas Electronics Corp 半導体装置
CN105576014A (zh) * 2015-12-22 2016-05-11 上海华虹宏力半导体制造有限公司 肖特基二极管及其制造方法
CN110518064A (zh) * 2019-09-06 2019-11-29 电子科技大学 一种半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115954358A (zh) * 2023-03-14 2023-04-11 合肥晶合集成电路股份有限公司 一种半导体装置的制造方法及半导体装置
CN117116995A (zh) * 2023-10-24 2023-11-24 粤芯半导体技术股份有限公司 半导体器件及其制造方法

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