CN110571283A - 半导体器件及半导体器件制作方法 - Google Patents
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Abstract
本申请的实施例提供了一种半导体器件及半导体器件制作方法，通过在肖特基二极管的N型掺杂层上，依次制作形成第一N型掺杂层以及P型掺杂层，并将阳极金属制作于P型掺杂层上，阴极金属制作于N型掺杂层上。由新增的第一N型掺杂层和P型掺杂层形成PN结，由于形成PN结的耗尽区相比传统肖特基二极管的耗尽区要大，因此得到的半导体器件耐压能力更强，从而提升了器件的静电保护能力。
Description
技术领域
本申请涉及微电子技术领域，具体而言，涉及一种半导体器件及半导体器件制作方法。
背景技术
肖特基二极管主要是利用金属-半导体结作为肖特基势垒，载流子为电子，而PN二极管的载流子为电子和空穴。而同时肖特基势垒的特性使得肖特基二极管的导通电压较低，可以提高切换的速度。在高频电路中，由于肖特基二极管相比于PN二极管具有更低的导通电压、更快的反向恢复速度，因此肖特基二极管被广泛应用于高频率的应用场景。
但是，由于肖特基二极管的击穿电压和寄生参数等的原因，导致肖特基二极管在用于静电保护时，存在耐压能力较弱、静电保护能力欠佳的问题。
发明内容
本申请的目的包括，例如，提供了一种半导体器件及半导体器件制作方法，其能够在肖特基二极管的基础上，通过新增第一N型掺杂层及P型掺杂层形成的PN结，以提高器件的静电保护能力。
本申请的实施例可以这样实现：
第一方面，本申请实施例提供一种半导体器件，所述半导体器件包括外延结构以及与该外延结构连接的阳极金属和阴极金属，所述外延结构包括：
肖特基二极管的N型掺杂层；
基于所述N型掺杂层制作形成的第一N型掺杂层；
基于所述第一N型掺杂层远离所述N型掺杂层一侧制作形成的P型掺杂层；
其中，所述阴极金属基于所述N型掺杂层制作形成且与所述N型掺杂层接触，所述阳极金属制作形成于所述P型掺杂层远离所述第一N型掺杂层的一侧。
在可选的实施方式中，所述半导体器件还包括：
基于所述第一N型掺杂层制作形成的、位于所述第一N型掺杂层和所述P型掺杂层之间的本征半导体层。
在可选的实施方式中，所述N型掺杂层包括：
第二N型掺杂层；
基于所述第二N型掺杂层制作形成的第三N型掺杂层，所述第二N型掺杂层的掺杂浓度高于所述第三N型掺杂层的掺杂浓度；
其中，所述阴极金属制作形成于所述第三N型掺杂层远离所述第二N型掺杂层的一侧，且与所述第三N型掺杂层接触。
在可选的实施方式中，所述N型掺杂层包括：
第二N型掺杂层；
基于所述第二N型掺杂层制作形成的第三N型掺杂层，所述第二N型掺杂层的掺杂浓度高于所述第三N型掺杂层的掺杂浓度；
其中，所述第三N型掺杂层开设有贯穿其两侧且延伸至所述第二N型掺杂层的通孔，所述阴极金属制作形成于所述通孔内且与所述第二N型掺杂层接触。
在可选的实施方式中，所述第一N型掺杂层和所述第三N型掺杂层的掺杂浓度为1e16 cm-3～1e17 cm-3，且所述第一N型掺杂层的掺杂浓度与所述第三N型掺杂层的掺杂浓度不同，所述第二N型掺杂层的掺杂浓度为1e17 cm-3～1e19 cm-3。
在可选的实施方式中，所述第一N型掺杂层的掺杂浓度低于所述P型掺杂层的掺杂浓度。
在可选的实施方式中，所述N型掺杂层和所述第一N型掺杂层由GaAs材料制成，所述P型掺杂层由GaAs材料、AlGaAs材料、GaAsSb材料和InGaAs材料中的任意一种制成。
在可选的实施方式中，所述N型掺杂层、所述第一N型掺杂层和所述P型掺杂层由InP材料或GaN材料制成。
第二方面，本申请实施例提供一种半导体器件制作方法，所述半导体器件用于肖特基二极管的静电保护，所述方法包括：
提供一肖特基二极管的N型掺杂层；
在所述N型掺杂层的一端制作形成与所述N型掺杂层接触的阴极金属；
基于所述N型掺杂层的与所述阴极金属同一侧的另一端制作形成第一N型掺杂层；
基于所述第一N型掺杂层远离所述N型掺杂层的一侧制作形成P型掺杂层；
在所述P型掺杂层远离所述第一N型掺杂层的一侧制作形成阳极金属。
本申请实施例的有益效果包括，例如：
本申请实施例提供的半导体器件及半导体器件制作方法，通过在肖特基二极管的N型掺杂层上，依次制作形成第一N型掺杂层以及P型掺杂层，并将阳极金属制作于P型掺杂层上，阴极金属制作于N型掺杂层上。由新增的第一N型掺杂层和P型掺杂层形成PN结，由于形成PN结的耗尽区相比传统肖特基二极管的耗尽区要大，因此得到的半导体器件耐压能力更强，从而提升了器件的静电保护能力。该方案通过上述方式能够在独立的肖特基二极管制作工艺中，基于肖特基二极管的基底得到高性能的静电保护器件。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的半导体器件剖面结构示意图之一；
图2为本申请实施例提供的半导体器件剖面结构示意图之二；
图3为现有技术中传统肖特基二极管剖面结构示意图；
图4为本申请实施例提供的半导体器件剖面结构示意图之三；
图5为本申请实施例提供的半导体器件剖面结构示意图之四；
图6为本申请提供的半导体器件的ESD测试结果示意图；
图7为本申请实施例提供的半导体器件制作方法的流程图。
图标：10-半导体器件；100-外延结构；110-N型掺杂层；111-第二N型掺杂层；112-第三N型掺杂层；1121-通孔；120-第一N型掺杂层；130-P型掺杂层；140-本征半导体层；200-阴极金属；300-阳极金属。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本申请的实施例中的特征可以相互结合。
现有的肖特基二极管工艺中，为了能够使肖特基二极管的性能更加优化，因此常采用独立的肖特基二极管制程，以避免工艺中为了优化其它器件的性能，而无法使肖特基二极管的性能最优化的问题。例如，若同一工艺中既有肖特基二极管又有三极管，则工艺过程中可能会为了优化三极管的性能而对工艺参数等进行调整。如此，有可能导致肖特基二极管的性能无法达到最优化。
而在独立的肖特基二极管制程中，由于独立工艺的限制，在工艺中用于静电保护的器件也是肖特基二极管。而由于肖特基二极管存在的击穿电压较为薄弱以及寄生参数等的原因，在独立的肖特基二极管工艺中，利用传统的肖特基二极管用作静电保护，存在耐压能力弱、静电保护能力不足的问题。
为了改善上述现有技术中存在的问题，如图1所示，本申请实施例提供一种半导体器件10，该半导体器件10可用于肖特基二极管的静电保护。该半导体器件10包括外延结构100以及与该外延结构100连接的阳极金属300和阴极金属200。该外延结构100包括肖特基二极管的N型掺杂层110、基于该N型掺杂层110制作形成的第一N型掺杂层120、基于该第一N型掺杂层120远离N型掺杂层110制作形成的P型掺杂层130。其中，阴极金属200基于N型掺杂层110制作形成且与N型掺杂层110接触，而阳极金属300制作形成于P型掺杂层130远离第一N型掺杂层120的一侧。
如此，通过在肖特基二极管的基底上，增加第一N型掺杂层120以及P型掺杂层130以形成PN结，由于形成PN结的耗尽区相比传统肖特基二极管的耗尽区要大，因此得到的半导体器件10耐压能力更强，提升了器件的静电保护性能。该半导体器件10可用于在独立的肖特基二极管制作工艺中，基于肖特基二极管的基底实现高性能的静电保护。
请再次参阅图1，图1为本申请实施例提供的半导体器件10的剖面结构示意图，该半导体器件10包括肖特基二极管的N型掺杂层110、基于该N型掺杂层110制作形成的第一N型掺杂层120、基于该第一N型掺杂层120远离N型掺杂层110一侧制作形成的P型掺杂层130。
其中，所述的肖特基二极管的N型掺杂层110包括第二N型掺杂层111、基于该第二N型掺杂层111制作形成的第三N型掺杂层112。应当理解，在半导体中已经历添加了受体原子(例如硼)以便于增大自由正空穴电荷载流子的数目的掺杂工艺，则该半导体可以为P型或叫P型掺杂。相反，如果半导体已经历添加了施体原子(例如磷)以便于增大自由负电子电荷载流子的数目的掺杂工艺，则该半导体可以为N型或者叫N型掺杂。
本实施例中，第二N型掺杂层111和第三N型掺杂层112可由GaAs材料制成。该第二N型掺杂层111和第三N型掺杂层112中可掺杂铝杂质或硼杂质。
所述第二N型掺杂层111为N+掺杂层，第三N型掺杂层112为N-掺杂层，即第二N型掺杂层111的掺杂浓度高于第三N型掺杂层112的掺杂浓度。此处需要说明的是，N+掺杂层以及N-掺杂层并不是绝对的高浓度掺杂层以及低浓度掺杂层，而是相对来说，N+掺杂层的掺杂浓度高于N-掺杂层的掺杂浓度。
在本实施例中，第二N型掺杂层111的掺杂浓度可以为1e17 cm-3～1e19 cm-3，而第三N型掺杂层112的掺杂浓度可以为1e16 cm-3～1e17cm-3。
作为一种可能的实施方式，半导体器件10包括的阴极金属200可制作形成于第三N型掺杂层112远离第二N型掺杂层111的一侧，并且与第三N型掺杂层112接触，如图1中所示。
作为另一种可能的实施方式，如图2中所示，第三N型掺杂层112上可开设贯穿其两侧且延伸至第二N型掺杂层111的通孔1121。而半导体器件10包括的阴极金属200可制作形成于该通孔1121内，且与第二N型掺杂层111接触。
通过在第三N型掺杂层112上开设通孔1121的方式，使得阴极金属200能够与下方掺杂浓度更高的第二N型掺杂层111直接接触，从而可以降低串联电阻大小。
本实施例中，可通过对第三N型掺杂层112进行刻蚀以形成所述通孔1121。具体地，可首先在第三N型掺杂层112的远离第二N型掺杂层111的一侧涂覆光刻胶，再对光刻胶进行部分曝光显影，暴露出的部分第三N型掺杂层112即为刻蚀形成通孔1121的区域。基于该曝光显影出的区域对第三N型掺杂层112进行刻蚀，以制备贯穿第三N型掺杂层112的通孔1121。
在对第三N型掺杂层112进行刻蚀时，可采用干法刻蚀技术、氧化刻蚀技术、湿法刻蚀技术中的任意一种刻蚀技术，具体本实施例不作限制。
在本实施例中，所述通孔1121的截面面积可由第三N型掺杂层112往第二N型掺杂层111的方向逐渐减小，以形成上口较大、下口较小的通孔1121，便于后续在通孔1121位置制作金属层。
本实施例中，在进行通孔1121的刻蚀时，可对第三N型掺杂层112的刻蚀截止于第二N型掺杂层111的表面，即通孔1121刚好贯穿第三N型掺杂层112即可，如图2中所示。也可以将对第三N型掺杂层112刻蚀贯穿之后并延伸至第二N型掺杂层111内，并在第二N型掺杂层111的表面形成凹槽。本实施例中，对于通孔1121的深度不作具体限定，只要能够使制作形成于通孔1121内的阴极金属200直接与第二N型掺杂层111接触即可。
在制备完成通孔1121之后，可利用有机溶剂去第三N型掺杂层112上的光刻胶，可采用N甲基吡咯烷酮或丙酮对光刻胶进行去除处理。再利用氧气等离子体对去除处理后的器件进行再次滤除处理，以确保光刻胶被完全去除。
在上述基础上，在第三N型掺杂层112的一侧依次制作形成PI结或PIN结的第一N型掺杂层120以及P型掺杂层130，并在P型掺杂层130上制作形成阳极金属300。其中，第一N型掺杂层120为N-掺杂层，P型掺杂层130为P+掺杂层，即第一N型掺杂层120的掺杂浓度低于P型掺杂层130的掺杂浓度。具体地，第一N型掺杂层120的掺杂浓度可以为1e16 cm-3～1e17 cm-3，P型掺杂层130的掺杂浓度可以为1e17 cm-3～1e19 cm-3。
第一N型掺杂层120可以通过掺杂铝杂质或硼杂质形成，P型掺杂层130可通过掺杂磷杂质或砷杂质形成。
在本实施例中，还需注意，虽然第一N型掺杂层120和第三N型掺杂层112同为N-掺杂层，但第一N型掺杂层120的掺杂浓度应与第三N型掺杂层112的掺杂浓度不同。
本实施例中，在N型掺杂层110由GaAs材料制成的情况下，所述的第一N型掺杂层120也可以由GaAs材料制成，且P型掺杂层130可以由GaAs材料、AlGaAs材料、GaAsSb材料和InGaAs材料中的任意一种制成。
此外，作为另一种可能的实施方式，N型掺杂层110、第一N型掺杂层120和P型掺杂层130也可以由InP材料或GaN材料制成。
通过在N型掺杂层110上依次形成低掺杂的第一N型掺杂层120以及高掺杂的P型掺杂层130，第一N型掺杂层120和P型掺杂层130结合后，能够形成较宽的耗尽层，从而提高器件的耐压性能，进而提升器件的静电保护性能。
具体地，第一N型掺杂层120和P型掺杂层130结合后，由于N型区内电子很多而空穴很少，而P型区内空穴很多电子很少，在它们的交界处就出现了电子和空穴的浓度差别。这样，电子和空穴都要从浓度高的地方向浓度低的地方扩散。于是，有一些电子要从N型区向P型区扩散，有一些空穴要从P型区向N型区扩散。扩散后P型区一边失去空穴、留下带负电的杂质离子，N型区一边失去电子、留下带正电的杂质离子。这些带电离子在P型区和N型区交界面附近形成一个空间电荷区，即PN结，也叫耗尽层。而耗尽层的存在可以提高器件的耐压能力，增强静电保护能力。
此外，本实施例提供的半导体器件10相比传统的肖特基二极管来说，还可以减少一层光罩的制作。具体地，如图3中所示的传统肖特基二极管，需要在N-砷化镓层的界面处做欧姆接触之后，才能连接阳极金属。需要通过一层光罩用于制作欧姆接触。
而如图2所示的本实施例提供的半导体器件10中，由于P型掺杂层130为高浓度掺杂，可近似看着一个导体，可以起到欧姆接触的作用，阳极金属300可以直接制作于P型掺杂层130上，在P型掺杂层130上不需要制备欧姆接触的光罩。
请参阅图4以及图5，在上述基础上，本实施例还提供了半导体器件10的其他可能的层级结构。在图1和图2所示的半导体器件10基础上，该半导体器件10还可包括基于第一N型掺杂层120制作形成的、位于第一N型掺杂层120和P型掺杂层130之间的本征半导体层140(I层)，从而分别构成如图4和图5中所示的半导体器件10，由第一N型掺杂层120、本征半导体层140以及P型掺杂层130形成PIN结。
其中，上述本征半导体层140可以是无掺杂层，也可以是低掺杂层。第一N型掺杂层120、本征半导体层140以及P型掺杂层130可以构成PIN二极管。所形成的PIN二极管具有与PN二极管相似的静电保护性能，能够提高得到的半导体器件10的静电保护能力。
为了进一步说明本申请提供的半导体器件10的静电保护能力，分别利用图3中所示的传统肖特基二极管以及本申请提供的图2中所示的半导体器件10进行人体放电模式(Human Body Model，HBM)下的静电放电(Electro-Static discharge，ESD)测试。基于传统肖特基二极管测试所得的数据如表1中所示，基于本申请提供的半导体器件10测试所得的数据如表2以及图6中所示。
表1传统肖特基二极管的ESD测试数据
| Size | 400um<sup>2</sup> | 800um<sup>2</sup> | 1200um<sup>2</sup> |
| HBM(V) | 550V | 700V | 1250V |
表2本申请提供的半导体器件10的ESD测试数据
| Size | 100um<sup>2</sup> | 400um<sup>2</sup> | 900um<sup>2</sup> |
| HBM(V) | 1300V | 2200V | 2750V |
由表1、表2以及图6中的数据可以看出，在相同的尺寸下，相比传统肖特基二极管而言，本申请提供的半导体器件10的能耐电压值更高，进一步说明了在肖特基二极管的基础上增加第一N型掺杂层120、P型掺杂层130，或者是增加第一N型掺杂层120、本征半导体层140、P型掺杂层130，可以增强得到的器件的ESD能力。
请参阅图7，本申请实施例还提供一种半导体器件制作方法，用于上述半导体器件10的制作，所应说明的是，本实施例给出的半导体器件制作方法并不以图7以及以下所述的具体顺序为限制。应当理解，本实施例所述的半导体器件制作方法中的部分步骤的顺序可以根据实际需要相互交换，或者其中的部分步骤也可以省略或删除，本实施例在此不做限制。该半导体器件制作方法的详细步骤介绍如下。
步骤S110，提供一肖特基二极管的N型掺杂层110。
步骤S120，在所述N型掺杂层110的一端制作形成与所述N型掺杂层110接触的阴极金属200。
步骤S130，基于所述N型掺杂层110的与所述阴极金属200同一侧的另一端制作形成第一N型掺杂层120。
步骤S140，基于所述第一N型掺杂层120远离所述N型掺杂层110的一侧制作形成P型掺杂层130。
步骤S150，在所述P型掺杂层130远离所述第一N型掺杂层120的一侧制作形成阳极金属300。
可以理解的是，通过上述步骤S110-步骤S150中给出的工艺流程可制作得到如图1或图2中所示的半导体器件10，其中，关于各步骤的详细描述可参照上述实施例中对半导体器件10的描述，本实施例在此不再赘述。
综上所述，本申请实施例提供的半导体器件10及半导体器件制作方法，通过在肖特基二极管的N型掺杂层110上，依次制作形成第一N型掺杂层120以及P型掺杂层130，并将阳极金属300制作于P型掺杂层130上，阴极金属200制作于N型掺杂层110上。由新增的第一N型掺杂层120和P型掺杂层130形成PN结，或者还可在第一N型掺杂层120和P型掺杂层130之间增加一层本征半导体层140，以形成PIN结。由于形成PN结或PIN结的耗尽区相比传统肖特基二极管的耗尽区要大，因此得到的半导体器件10耐压能力更强，从而提升了器件的静电保护性能。该方案通过上述方式能够在独立的肖特基二极管制作工艺中，基于肖特基二极管的基底得到高性能的静电保护器件。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种半导体器件，其特征在于，所述半导体器件包括外延结构以及与该外延结构连接的阳极金属和阴极金属，所述外延结构包括：
肖特基二极管的N型掺杂层；
基于所述N型掺杂层制作形成的第一N型掺杂层；
基于所述第一N型掺杂层远离所述N型掺杂层一侧制作形成的P型掺杂层；
其中，所述阴极金属基于所述N型掺杂层制作形成且与所述N型掺杂层接触，所述阳极金属制作形成于所述P型掺杂层远离所述第一N型掺杂层的一侧。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
基于所述第一N型掺杂层制作形成的、位于所述第一N型掺杂层和所述P型掺杂层之间的本征半导体层。
3.根据权利要求1所述的半导体器件，其特征在于，所述N型掺杂层包括：
第二N型掺杂层；
基于所述第二N型掺杂层制作形成的第三N型掺杂层，所述第二N型掺杂层的掺杂浓度高于所述第三N型掺杂层的掺杂浓度；
其中，所述阴极金属制作形成于所述第三N型掺杂层远离所述第二N型掺杂层的一侧，且与所述第三N型掺杂层接触。
4.根据权利要求1所述的半导体器件，其特征在于，所述N型掺杂层包括：
第二N型掺杂层；
基于所述第二N型掺杂层制作形成的第三N型掺杂层，所述第二N型掺杂层的掺杂浓度高于所述第三N型掺杂层的掺杂浓度；
其中，所述第三N型掺杂层开设有贯穿其两侧且延伸至所述第二N型掺杂层的通孔，所述阴极金属制作形成于所述通孔内且与所述第二N型掺杂层接触。
5.根据权利要求3或4所述的半导体器件，其特征在于，所述第一N型掺杂层和所述第三N型掺杂层的掺杂浓度为1e16cm-3～1e17cm-3，且所述第一N型掺杂层的掺杂浓度与所述第三N型掺杂层的掺杂浓度不同，所述第二N型掺杂层的掺杂浓度为1e17cm-3～1e19cm-3。
6.根据权利要求1所述的半导体器件，其特征在于，所述第一N型掺杂层的掺杂浓度低于所述P型掺杂层的掺杂浓度。
7.根据权利要求1所述的半导体器件，其特征在于，所述N型掺杂层和所述第一N型掺杂层由GaAs材料制成，所述P型掺杂层由GaAs材料、AlGaAs材料、GaAsSb材料和InGaAs材料中的任意一种制成。
8.根据权利要求1所述的半导体器件，其特征在于，所述N型掺杂层、所述第一N型掺杂层和所述P型掺杂层由InP材料或GaN材料制成。
9.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件用于肖特基二极管的静电保护。
10.一种半导体器件制作方法，其特征在于，所述半导体器件用于肖特基二极管的静电保护，所述方法包括：
提供一肖特基二极管的N型掺杂层；
在所述N型掺杂层的一端制作形成与所述N型掺杂层接触的阴极金属；
基于所述N型掺杂层的与所述阴极金属同一侧的另一端制作形成第一N型掺杂层；
基于所述第一N型掺杂层远离所述N型掺杂层的一侧制作形成P型掺杂层；
在所述P型掺杂层远离所述第一N型掺杂层的一侧制作形成阳极金属。
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2019
- 2019-08-29 CN CN201910805236.5A patent/CN110571283A/zh active Pending
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