JP2010206096A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】チャネル濃度を安定化させつつ素子面積を縮小した半導体装置及びその製造方法を提供する。
【解決手段】第１導電型の第１の半導体層１０と、第２導電型の第２の半導体層２０と、第１導電型の第３の半導体層３０と、第１の電極１５と、第１の絶縁層４０と、第２の電極５０と、絶縁膜５１と、第３の電極６０と、を備えた半導体装置が提供される。第１の電極は、第１の半導体層下面に設けられ、第１の絶縁層は、第３の半導体層上に一定の間隔で複数形成される。第２の電極は、第１の絶縁層の底面から第１の半導体層にかけて形成され、第１の絶縁層よりも幅が狭い。絶縁膜は、第２の電極の側面と底面を覆う。第３の電極は、隣接する第１の絶縁層間の第３の半導体層上面から第２の半導体層にかけて形成される。第１の絶縁層の側面は第３の半導体層上面に対して垂直で、第３の電極の両側面は第１の絶縁層の側面と接する。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

トレンチ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタにおいて、素子面積の縮小が求められている。素子面積の縮小のためには、電極の形成の際のフォトリソグラフィの合わせ精度による設計マージンを小さくすることが重要である。

例えば、特許文献１には、トレンチどうしの間のメサ領域に漏斗状の拡張部分を形成し、この拡張部分の絶縁部をマスクとして電極用のコンタクトホールを形成することにより、トレンチとコンタクトホールの位置精度を向上させる方法が提案されている。しかしながら、この方法では、マスクとなる拡張部分が漏斗状であるため、コンタクトホールの形成の際の加工のばらつきによってコンタクトホールの開口部の幅がばらつき、結果としてチャネル濃度のばらつきが大きくなり特性が安定しないという問題が発生する。

特開２００６−１５７０１６号公報

本発明は、チャネル濃度を安定化させつつ素子面積を縮小した半導体装置及びその製造方法を提供する。

本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層下面に設けられた第１の電極と、前記第１の半導体層上面に設けられた第２導電型の第２の半導体層と、前記第２の半導体層上面に形成された第１導電型の第３の半導体層と、前記第３の半導体層上に一定の間隔を置いて複数形成された第１の絶縁層と、前記第１の絶縁層の各々において前記第１の絶縁層の底面から前記第１の半導体層にかけて形成され、前記第１の絶縁層の幅よりも狭い幅を有する第２の電極と、前記第２の電極の側面及び底面を覆うように形成された絶縁膜と、隣接する前記第１の絶縁層間において前記第３の半導体層上面から前記第２の半導体層にかけて形成された第３の電極と、を備え、前記第１の絶縁層の側面は前記第３の半導体層上面に対して垂直であり、前記第３の電極の両側面は隣接する前記第１の絶縁層の側面と接していることを特徴とする半導体装置が提供される。

また、本発明の他の一態様によれば、第１導電型の第１の半導体層と、第２導電型の第２の半導体層と、第１導電型の第３の半導体層との積層体を形成する工程と、前記第１の半導体層下面に第１の電極を形成する工程と、前記第３の半導体層に一定の間隔を置いて複数の第１のトレンチを形成する工程と、前記第１のトレンチの側面にマスク層を形成して、前記マスク層をマスクにして前記第１のトレンチの底面に第２のトレンチを形成する工程と、前記第２のトレンチの内側に絶縁膜と第２の電極とを形成する工程と、前記第１のトレンチ内に第１の絶縁層を形成する工程と、隣接する前記第１の絶縁層間に、前記第１の絶縁層をマスクとして第３のトレンチを形成する工程と、前記第３のトレンチ内に第３の電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、チャネル濃度を安定化させつつ素子面積を縮小した半導体装置及びその製造方法が提供される。

本発明の第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。 図２に続く工程順模式的断面図である。 図３に続く工程順模式的断面図である。 図４に続く工程順模式的断面図である。 図５に続く工程順模式的断面図である。 本発明の第１の実施形態に係る変形例の半導体装置の構成を例示する模式的断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施の形態）
図１は、本発明の第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１に表したように、本発明の第１の実施形態に係る半導体装置１１０は、第１導電型の第１の半導体層１０と、その上に設けられた第２導電型の第２の半導体層２０と、その上に設けられた第１導電型の第３の半導体層３０と、を備える。

第２導電型は、第１導電型と反対の導電型である。
そして、本発明の実施形態において、第１導電型と第２導電型とは、互いに入れ替えることができる。以下では、第１導電型がｎ型であり、第２導電型がｐ型である例として説明する。

すなわち、半導体装置１１０は、ｎ型の第１の半導体層１０と、第１の半導体層１０の第１主面１０ａとは反対の側に設けられ、ｐ型の第２の半導体層２０と、第２の半導体層２０の第１の半導体層１０とは反対の側に設けられ、ｎ型の第３の半導体層３０と、を備える。

本具体例では、第１の半導体層１０は、ｎ^＋層１１と、ｎ^＋層１１と第２の半導体層２０との間に設けられたｎ⁻層１２と、を有する。

そして、本具体例では、第２の半導体層２０はｐ⁻層であり、第３の半導体層３０はｎ^＋層である。

そして、半導体装置１１０は、第１の半導体層１０の第１主面１０ａ（すなわち、第１の半導体層１０の第２の半導体層２０とは反対の側の面）に設けられた第１の電極１５をさらに備える。

ここで、便宜的に、第１の半導体層１０の第２の半導体層２０の側の方向を上方向とし、第１の半導体層１０の第２の半導体層２０とは反対の側の方向を下方向とする。

すなわち、第２の半導体層２０は、第１の半導体層１０上面に設けられ、第３の半導体層３０は、第２の半導体層２０上面に設けられる。そして、第１の電極１５は、第１の半導体層１０下面に設けられる。

そして、第３の半導体層３０上に、複数の第１の絶縁層４０が設けられる。第１の絶縁層４０は、一定の間隔を置いて複数形成されている。

ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、第１の半導体層１０、第２の半導体層２０及び第３の半導体層３０の積層方向をＺ軸方向とする。そして、第１の絶縁層４０が並ぶ方向をＸ軸方向とし、Ｚ軸方向とＹ軸方向とに垂直な方向をＹ軸方向とする。

そして、半導体装置１１０は、第１の絶縁層４０の各々において、第１の絶縁層４０の底面から第１の半導体層１０にかけて形成された第２の電極５０をさらに備える。第２の電極５０の幅は、第１の絶縁層４０の幅よりも狭い。ここで、幅とは、複数の第１の絶縁層４０が並ぶ方向であり、すなわち、Ｘ軸方向における長さである。すなわち、図１に例示したように、第２の電極５０の幅Ｗ２は、第１の絶縁層４０の幅Ｗ１よりも狭い。

そして、第２の電極５０の側面及び底面を覆うように絶縁膜５１が設けられる。すなわち、絶縁膜５１は、第２の電極５０と、第１の半導体層１０、第２の半導体層２０及び第３の半導体層３０と、の間に設けられる。

そして、半導体装置１１０は、隣接する第１の絶縁層４０間において、第３の半導体層３０上面から第２の半導体層２０にかけて形成された第３の電極６０をさらに備える。なお、第３の電極６０の直下には、オーミックコンタクトをとるために、高濃度の第２導電型のコンタクト層（ｐ^＋層２１）が設けられている。

そして、半導体装置１１０においては、第１の絶縁層４０の側面は、第３の半導体層３０上面（すなわち、第２主面３０ａ）に対して垂直であり、第３の電極６０の両側面は、隣接する第１の絶縁層４０の側面と接している。

ただし、本願明細書において、「垂直」は厳密な垂直の他、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直であれば良い。なお、同様に、本願明細書において、「平行」は厳密な平行の他、例えば製造工程におけるばらつきなどを含むものであり、実質的に平行であれば良い。

第２の電極５０は、第１の絶縁層４０のＸ軸方向における位置の中心に設けられる。すなわち、第２の電極５０の一方の側壁のＸ軸方向における位置と、その側壁に近接する方の第１の絶縁層４０の側壁のＸ軸方向における位置と、の間の距離ｄ１は、第２の電極５０の他方の側壁のＸ軸方向における位置と、その他方の側壁に近接する方の第１の絶縁層４０の側壁のＸ軸方向における位置と、の間の距離ｄ２は実質的に等しい。

なお、後述するように、第１の絶縁層４０の形状に対応する第１のトレンチの内側面に設けられたマスク層をマスクにして、第１のトレンチの底面に第２のトレンチを形成し、その第２のトレンチに導電膜を埋め込んで第２の電極５０を形成することにより、上記の距離ｄ１と距離ｄ２とを実質的に同じにすることができる。

上記において、例えば、第１の電極１５はドレイン電極となり、第２の電極５０はゲート電極となり、絶縁膜５１はゲート絶縁膜となり、第３の電極６０はソース電極となる。そして、絶縁膜５１と第３の電極６０との間の第３の半導体層３０がソース領域となる。そして、第２の半導体層２０の絶縁膜５１に接している部分が、チャネルとなる。

ここで、第３の電極６０に着目すると、第３の電極６０の一方の側面とそれに隣接する第２の電極５０との間の距離ｄ３は、上記の距離ｄ２と同じであり、第３の電極６０の他方の側面とそれに隣接する別の第２の電極５０との間の距離ｄ４は、上記の距離ｄ１と同じである。従って、距離ｄ３と距離ｄ４とは、互いに実質的に同じである。

既に説明したように、本実施形態に係る半導体装置１１０においては、第１の絶縁層４０が第３の半導体層３０の上面（第２主面３０ａ）に対して垂直である。すなわち、第１の絶縁層４０の形状に対応する第１のトレンチの側面が、第３の半導体層３０の上面に対して垂直である。このため、第１のトレンチの内側の側面にマスク層を設け、そのマスク層をマスクにして、第１のトレンチの底面に第２のトレンチを形成し、その第２のトレンチに導電膜を埋め込む方法によって第２の電極５０を形成した場合に、加工プロセスが変動した時においても、距離ｄ３及び距離ｄ４は一定となる。このため、チャネルと第１の絶縁層４０の底部に形成されるｐ^＋層２１との距離は一定であり、結果として、チャネル濃度も一定となり、安定した特性が得られる。

すなわち、第３の電極６０と、第３の電極６０に隣接する一方の第２の電極５０と、の間の第３の半導体層３０の、第３の電極６０の側面に対して垂直な方向の厚さ（距離ｄ３）は、第３の電極６０と、第３の電極６０に隣接する他方の第２の電極５０と、の間の第３の半導体層３０の、第３の電極６０の側面に対して垂直な方向の厚さ（距離ｄ４）と、実質的に等しい。

なお、本実施形態に係る半導体装置１１０においては、第１の絶縁層４０、第２の電極５０及び第３の電極６０は、Ｙ軸方向に沿って延在し、第１の絶縁層４０、第２の電極５０及び第３の電極６０のＹ軸方向の長さは、Ｘ軸方向のそれぞれの長さよりも長いものとして説明する。ただし、第１の絶縁層４０、第２の電極５０及び第３の電極６０のＹ軸方向の長さは、Ｘ軸方向の長さと実質的に同じでも良い。

なお、第１の絶縁層４０、第２の電極５０及び第３の電極６０のそれぞれのＸ軸方向の長さが幅である。後述するように、第１の絶縁層４０、第２の電極５０及び第３の電極６０のそれぞれは、第１のトレンチ、第２のトレンチ及び第３のトレンチに対応し、これら第１〜第３のトレンチにおいて、Ｘ軸方向において互いに対向する内壁どうしの距離がトレンチの幅である。そして、第１〜第３のトレンチのＺ軸方向の長さを深さと言うことにする。

なお、第２の電極５０は複数設けられ、複数の第２の電極５０のそれぞれの間に第３の電極６０が設けられる。そして図示はしないが、例えば複数の第２の電極５０のそれぞれのＹ軸方向の端は互いに連結されている。そして、複数の第３の電極６０は、例えば、それぞれ第２主面３０ａの上方で互いに結合される。または、例えば、第２の電極５０が結合されるのとは別のＹ軸方向の端の複数の第３の電極６０の端において、複数の第３の電極６０は互いに連結される。すなわち、第２の電極５０と第３の電極６０とは、交叉指形電極（inter digital electrodeまたはmulti-finger electrode）の構造を有することができる。

なお、第２の電極５０及び第３の電極６０の数は任意である。

このような構成の半導体装置１１０は、例えば以下のようにして製造できる。
図２は、本発明の第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
すなわち、図２（ａ）は最初の工程の図であり、図２（ｂ）は図２（ａ）に続く図である。
図３は、図２に続く工程順模式的断面図である。
図４は、図３に続く工程順模式的断面図である。
図５は、図４に続く工程順模式的断面図である。
図６は、図５に続く工程順模式的断面図である。

図２（ａ）に表したように、まず、第１の半導体層１０の一部となるｎ^＋層１１の上に、ｎ⁻層１２、第２の半導体層２０、第３の半導体層３０を積層する。これらの半導体層は、ｎ型またはｐ型の不純物をそれぞれ含有するシリコンである。
そして、例えば、第１の半導体層１０の第１主面１０ａに第１の電極１５となる導電膜を形成する。ただし、この導電膜の形成の順序は任意であり、例えば、以下に説明する任意の工程の後に実施しても良い。また、例えば、ｎ^＋層１１の上に、ｎ⁻層１２、第２の半導体層２０、第３の半導体層３０を積層する前に、ｎ^＋層１１の第１主面１０ａに第１の電極１５となる導電膜を形成しても良い。

そして、第３の半導体層３０の第２主面３０ａに、例えば酸化シリコンからなるマスク３０ｒをフォトリソグラフィ技術により形成し、例えばドライエッチング法により、第１のトレンチ４１を形成する。マスク３０ｒの幅は例えば０．５μｍであり、マスク３０ｒどうしの間隔は例えば０．６μｍである。従って、第１のトレンチ４１どうしの間の幅Ｗ１Ｓは０．５μｍであり、第１のトレンチ４１の幅Ｗ１は０．６μｍである。そして、第１のトレンチ４１どうしの間の第３の半導体層３０の幅は０．５μｍになる。また、第１のトレンチ４１の深さｔ４１は、例えば０．５μｍである。

次に、図２（ｂ）に表したように、第１のトレンチ４１の内側面４１ｓ及び底面４１ｂに、シリコン酸化膜４１ｏを形成する。シリコン酸化膜４１ｏは、第３の半導体層３０の表面を酸化することで形成することができ、シリコン酸化膜４１ｏの厚さは、例えば０．２μｍとすることができる。
この時、シリコン酸化膜４１ｏは、マスク３０ｒの下にも若干入りこみ、マスク３０ｒの下の第３の半導体層３０の幅Ｗ３１は例えば０．４μｍになる。そして、第３の半導体層３０どうしの間の幅Ｗ３２は例えば０．７μｍとなる。

なお、シリコン酸化膜４１ｏは、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって形成することもできる。

そして、図３（ａ）に表したように、第１のトレンチ４１の内側面４１ｓのシリコン酸化膜４１ｏを残しつつ、第１のトレンチ４１の底面４１ｂのシリコン酸化膜４１ｏを除去する。これには、異方性のＲＩＥ（Reactive Ion Etching）を用いることができる。その後、必要に応じて表面の後処理を行う。

そして、図３（ｂ）に表したように、第１のトレンチ４１の内側面４１ｓのシリコン酸化膜４１ｏｓをマスクにして、第１のトレンチ４１の底面４１ｂに第２のトレンチ４２を形成する。この時、シリコン酸化膜４１ｏｓどうしの間の幅Ｗｏｓは、例えば０．４μｍである。従って、第２のトレンチ４２の幅Ｗ２は、０．４μｍとなる。

また、第２のトレンチ４２の深さｔ４２は、第１のトレンチ４１のそれぞれ底面４１ｂから第１の半導体層１０にかけての深さである。第２のトレンチ４２の深さｔ４２（すなわち、第１のトレンチ４１の底面４１ｂからの深さ）は、例えば１．５μｍである。なお、第２のトレンチ４２の第３の半導体層３０の第２主面３０ａからの深さは、深さｔ４１と深さｔ４２の合計であり、例えば２．０μｍである。

そして、図４（ａ）に表したように、第１のトレンチ４１の内側面４１ｓのシリコン酸化膜４１ｏｓを除去する。これには、例えばウエットエッチングを用いることができる。これにより、第１のトレンチ４１の内側において対向する２つの内側面４１ｓから同じ距離において、複数の第１のトレンチ４１の幅（幅Ｗ１）よりも狭い幅（幅Ｗ２）を有する複数の第２のトレンチ４２が形成される。すなわち、第１のトレンチ４１の一方の内側面４１ｓから第２のトレンチ４２の開口部までの距離ｄ１と、第１のトレンチ４１の他方の内側面４１ｓから第２のトレンチ４２の開口部までの距離ｄ２と、はそれぞれ０．２μｍ程度であり、互いに実質的に等しい。

なお、上記において、表面のシリコン酸化膜４１ｏｓは薄い厚さで残ることがあり、この後、後処理とＣＤＥ処理を行い、シリコン酸化膜４１ｏｓを完全に除去し、さらに、第２のトレンチ４２の表面を若干後退させ、第３の半導体層３０及び第２の半導体層２０としてダメージのない層を露出させる。

なお、この状態において、第３の半導体層３０の幅Ｗ３３は例えば０．３μｍである。なお、第１のトレンチ４１及び第２のトレンチ４２の配設ピッチの幅Ｗｐは、例えば１．１μｍである。

なお、この時、必要に応じて、第２のトレンチ４２の底面の部分にｎ型の不純物を注入しても良い。

次に、図４（ｂ）に表したように、表面のマスク３０ｒ及び、残存するシリコン酸化膜を除去する。これには、例えばウエットエッチングを用いることができる。そして、絶縁膜５１（ゲート酸化膜）となるシリコン酸化膜５１ｆを、第１のトレンチ４１及び第２のトレンチ４２の内側に形成する。

そして、第２のトレンチ４２の残余の空間に、第２の電極５０となる第１導電膜５０ｆとしてポリシリコン膜を埋め込んで、形成する。

なお、上記では、第２のトレンチ４２の内側に絶縁膜５１と第１導電膜５０ｆとを形成する前に、第１のトレンチ４１の内側面４１ｓのシリコン酸化膜４１ｏｓを除去したが、このシリコン酸化膜４１ｏｓの少なくとも一部を残したまま、第２のトレンチ４２の内側に絶縁膜５１と第１導電膜５０ｆを形成しても良い。

そして、図５（ａ）に表したように、第１のトレンチ４１の残余の空間に、層間絶縁膜４４として、例えばシリコン酸化膜を形成する。この層間絶縁膜４４は、例えばＣＶＤ法によって形成することができる。

そして、図５（ｂ）に表したように、層間絶縁膜４４をエッチバックし、第１のトレンチ４１の内部へと後退させる。これにより、第３の半導体層３０の表面を露出させる。この時、第１のトレンチ４１の内側面４１ｓが第２主面３０ａに対して垂直なので、層間絶縁膜４４のエッチバックの量が変動しても、層間絶縁膜４４の表面における層間絶縁膜４４どうしの間の距離は変動しない。

そして、図６に表したように、層間絶縁膜４４をマスクとして、第１のトレンチ４１どうしの間の第３の半導体層３０に第３のトレンチ４３を形成する。第３のトレンチ４３の深さは、第２の半導体層２０に達する深さである。

この時、層間絶縁膜４４の側面は、第１のトレンチ４１の内側面４１ｓに相当し、層間絶縁膜４４の側面は、第２主面３０ａに対して実質的に垂直である。すなわち、第３のトレンチの幅Ｗ３は、深さ方向（Ｚ軸方向）において一定である。すなわち、第３のトレンチ４３の形成の際のエッチングの深さが変動した場合においても第３のトレンチ４３の幅Ｗ３は一定である。

従って、第３のトレンチ４３の一方の内側面４１ｓと第１のトレンチ４１との間の距離ｄ３と、第３のトレンチ４３の他方の内側面４１ｓと別の隣接する第１のトレンチ４１との間の距離ｄ４と、は、実質的に同じであり、そして、第３のトレンチ４３の形成の際のエッチングの深さが変動した場合においても、距離ｄ３及び距離ｄ４は変動しない。

そして、第３の電極６０とのオーミックコンタクトのために、第３のトレンチ４３の底部にｐ型の不純物を注入してｐ^＋層２１を形成する。その後、第３のトレンチ４３の内部に、第３の電極６０となる例えば金属などの導電膜を埋め込むことで、図１に例示した半導体装置１１０が作製できる。

なお、この時、第３のトレンチ４３の上及び層間絶縁膜４４を覆うように、上記の導電膜を形成することで、複数の第３のトレンチ４３の第３の電極６０を互いに電気的に接続できる。

層間絶縁膜４４は、図１に例示した第１の絶縁層４０となる。

このようにして作製された半導体装置１１０においては、第２のトレンチ４２は、第１のトレンチ４１の内側面４１ｓのマスク層（シリコン酸化膜４１ｏｓ）をマスクにして形成され、第３の電極６０は、第１の絶縁層４０に対してセルフアラインで形成される。

このように、上記の製造方法においては、第１のトレンチ４１を形成する際のマスク３０ｒの１回のフォトリソグラフィによって、その後の第２のトレンチ４２及び第３のトレンチ４３が形成される。すなわち、第１の絶縁層４０を形成する際のマスク３０の１回のフォトリソグラフィによって、第２の電極５０及び第３の電極６０が形成される。

従って、第３の電極６０の両側面は、隣接する第１の絶縁層４０の側面と接する。すなわち、第３の電極６０の両側面は、第１の絶縁層４０の側面と実質的に同一の平面内に配置される。

そして、第１の絶縁層４０の幅方向の中心と、第２の電極５０の幅方向の中心と、は一致する。このため、第１のトレンチ４１と第２のトレンチ４２を別のリソグラフィによって形成する場合に比べて、設計マージンを縮小でき、素子面積を縮小できる。

そして、半導体装置１１０においては、層間絶縁膜４４のエッチバックの深さが変動しても、また、第３のトレンチ４３の形成の際のエッチングの深さが変動しても、距離ｄ３及び距離ｄ４は変動せず、このため、チャネルと第３のトレンチ４３の底部に形成されるｐ^＋層２１との距離も変動せず、結果として、チャネル濃度が一定となり、安定した特性が得られる。

このように、半導体装置１１０によれば、チャネル濃度を安定化させつつ素子面積を縮小した半導体装置を提供できる。

なお、第１のトレンチ４１の内側面４１ｓが、製造工程のばらつきにより第２主面３０ａに対してごく僅かに傾いている場合は、図６に例示した層間絶縁膜４４をマスクにした第３のトレンチ４３の形成の際に、層間絶縁膜４４の影となる部分に第３の半導体層３０が薄く残る場合がある。この場合には、必要に応じて、第３のトレンチ４３を形成した後に、層間絶縁膜４４の影の部分に薄く残った第３の半導体層３０を、例えば等方性のＣＤＥによって除去することができる。

（比較例）
比較例の半導体装置は、例えば特許文献１に記載された構成を有する。すなわち、第３の半導体層３０の第２主面３０ａに、漏斗状に拡開した複数のゲート用トレンチが設けられる。そして、ゲート用トレンチの深い位置に、絶縁膜５１（ゲート絶縁膜）と第２の電極５０（ゲート電極）が設けられる。
このような比較例の半導体装置は、以下のようにして形成される。
第３の半導体層３０の第２主面３０ａに、開口部が漏斗状に拡開したゲート用トレンチを形成し、ゲート用トレンチの深い部分に、絶縁膜５１と第２の電極５０を埋め込んだ後、ゲート用トレンチの浅い部分に層間絶縁膜を埋め込み、層間絶縁膜をエッチバックして、第３の半導体層３０の第２主面３０ａを露出させる。

この時、ゲート用トレンチの開口部に近い側は、テーパ状であるため、エッチバックの量の変動によって、層間絶縁膜の表面における層間絶縁膜どうしの距離が変動する。

そして、層間絶縁膜をマスクにして、第３の半導体層３０にソース用トレンチを形成し、ソース用トレンチの内部に導電膜を埋め込んで第３の電極６０を形成して、比較例の半導体装置が作製される。

この時、層間絶縁膜のエッチバックの量の変動による層間絶縁膜どうしの距離が変動することによって、ソース用トレンチの幅が変動し、結果として、層間絶縁膜と第３の電極６０との間の距離が変動する。さらに、ソース用トレンチを形成するためのエッチングにおいて、マスクとなる層間絶縁膜も少ない量であってもエッチングされる場合には、エッチングの量の変動によって、ソース用トレンチの幅が変動してしまい、これも結果として層間絶縁膜と第３の電極６０との距離を変動させてしまう。この距離が変動すると、第３の電極６０の底部に形成されるｐ^＋層２１とチャネル部分との距離が変動するため、チャネル濃度が変動し、結果として特性が変動する。すなわち、比較例の半導体装置においては、層間絶縁膜の加工プロセスの変動及びソース用トレンチの形成プロセスの変動の少なくともいずれかによって、チャネル濃度が変動してしまい、特性が変動してしまう。

これに対し、本実施形態に係る半導体装置１１０では、既に説明したように、層間絶縁膜４４のエッチバックの量が変動しても、そして、第３のトレンチ４３の形成のためのエッチングの量が変動しても、距離ｄ３及び距離ｄ４が変動せず、チャネル濃度を一定量にできる。

このように、本実施形態に係る半導体装置１１０によれば、チャネル濃度を安定化させつつ素子面積を縮小した半導体装置及びその製造方法が提供される。

図７は、本発明の第１の実施形態に係る変形例の半導体装置の構成を例示する模式的断面図である。
図７に表したように、本実施形態に係る変形例の半導体装置１１１は、第３の電極６０下の第１の半導体層１０中に形成された第２導電型の第４の半導体層２５をさらに備える。

すなわち、本具体例においては、第４の半導体層２５は、ｐ型の拡散層である。この第４の半導体層２５は、例えば、図６に例示した第３のトレンチ４３を形成した後に、第３トレンチ４３の直下の第２の半導体層２０からｎ⁻層１２に到る領域に、ｐ型の不純物を注入することによって形成できる。これにより、ｎ⁻層１２の領域において、スーパージャンクション構造（ＳＪ構造）を形成することができ、ｎ型のキャリアの量とｐ型のキャリアの量とをバランスさせて耐圧を向上させ、また、ゲート容量を低減させることもできる。なお、ｎ⁻層１２の領域に形成される第４の半導体層２５の底面は、ｎ+層１１に達しても良いし、ｎ⁻層１２中にあっても良い。また、第４の半導体層２５は、ｎ⁻層１２中に形成され、第４の半導体層２５とｎ⁻層１２とでＳＪ構造が形成されれば良く、例えば、第４の半導体層２５は、第３の電極６０の直下からｎ⁻層１２にかけて形成されても差し支えない。

（第２の実施の形態）
本発明の第２の実施の形態は、半導体装置の製造方法に関する。
図８は、本発明の第２の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図８に表したように、本実施形態に係る製造方法においては、第１導電型の第１の半導体層１０と、第２導電型の第２の半導体層２０と、第１導電型の第３の半導体層３０と、の積層体を形成する（ステップＳ１１０）。

そして、第１の半導体層１０の下面に、第１の電極１５を形成する（ステップＳ１１５）。

そして、第３の半導体層３０に一定の間隔を置いて複数の第１のトレンチ４１を形成する（ステップＳ１２０）。
すなわち、例えば、図２に関して説明した処理を実施する。なお、第１のトレンチ４１の内側面４１ｓは、第２主面３０ａに対して実質的に垂直である。

そして、複数の第１のトレンチ４１のそれぞれの内側面４１ｓにマスク層（例えばシリコン酸化膜４１ｏｓ）を形成して、このマスク層をマスクにして第１のトレンチ４１の底面に第２のトレンチ４２を形成する（ステップＳ１３０）。
すなわち、例えば、図２（ｂ）、図３（ａ）及び図３（ｃ）に関して説明した処理を実施する。

そして、第２のトレンチ４２の内側に絶縁膜５１と第２の電極５０とを形成する（ステップＳ１４０）。すなわち、第２のトレンチ４２の内壁に絶縁膜５１を形成し、第２のトレンチ４２の残余の空間に第２の電極５０となる第１導電膜５０ｆを形成する。
すなわち、例えば、図４（ａ）及び図４（ｂ）に関して説明した処理を行う。

そして、第１のトレンチ４１内に第１の絶縁層４０を形成する（ステップＳ１５０）。すなわち、複数の第１のトレンチ４１のそれぞれの内側の第２のトレンチ４２よりも第２主面３０ａの側の第１のトレンチ４１のそれぞれの少なくとも内側面４１ｓに第１の絶縁層４０を形成する。
すなわち、例えば、図５（ａ）に関して説明した処理を行う。なお、第１の絶縁層４０には、図５（ａ）に例示した層間絶縁膜４４を用いることができる。なお、第１の絶縁層４０は、この後の第３のトレンチ４３を形成する際のマスクになるものであるので、第１の絶縁層４０（層間絶縁膜４４）は、第１のトレンチ４１の少なくとも内側面４１ｓに設けられれば良い。そして、必要に応じて、層間絶縁膜４４をエッチバックして第３の半導体層３０の表面を露出させる。

そして、隣接する第１の絶縁層４０間に、第１の絶縁層４０をマスクとして第３のトレンチ４３を形成する（ステップＳ１６０）。すなわち、複数の第１のトレンチ４１どうしの間の第３の半導体層３０の第２主面３０ａから第２の半導体層２０にかけて、第１の絶縁層４０をマスクとして、第３のトレンチ４３を形成する。
すなわち、例えば、図６に関して説明した処理を行う。

そして、第３のトレンチ４３内に第３の電極６０を形成する（ステップＳ１７０）。すなわち、第３のトレンチ４３の内部に第３の電極６０となる導電膜を埋め込む。
これにより、図１に例示した半導体装置１１０が製造できる。

本実施形態に係る半導体装置の製造法方法によれば、チャネル濃度を安定化させつつ素子面積を縮小した半導体装置の製造方法が提供できる。

なお、既に説明したように、第３のトレンチ４３を形成した後、第３のトレンチ４３と第１の絶縁層４０との間に残存した第３の半導体層３０をさらに除去することができる。

また、第３のトレンチ４３の形成（ステップＳ１６０）と、第３の電極６０となる導電膜の埋め込み（ステップＳ１７０）と、の間に、第３のトレンチ４３の底面に第２導電型の不純物を注入することができ、上記の第４の半導体層２５が形成できる。これにより、ＳＪ構造を形成することができ、ｎ型のキャリアの量とｐ型のキャリアの量とをバランスさせて耐圧を向上させ、また、ゲート容量を低減させることもできる。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する半導体層、導電膜、絶縁層、絶縁膜、トレンチ、電極等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

１０…第１の半導体層、 １０ａ…第１主面、 １１…ｎ^＋層、 １２…ｎ⁻層、 １５…第１の電極、 ２０…第２の半導体層、２１…ｐ^＋層、 ２５…第４の半導体層、 ３０…第３の半導体層、 ３０ａ…第２主面、 ３０ｒ…マスク、 ４０…第１の絶縁層、 ４１…第１のトレンチ、 ４１ｂ…底面、 ４１ｏ、４１ｏｓ…シリコン酸化膜、 ４１ｓ…内側面、 ４２…第２のトレンチ、 ４３…第３のトレンチ、 ４４…層間絶縁膜、 ５０…第２の電極、 ５０ｆ…第１導電膜、 ５１…絶縁膜、 ５１ｆ…シリコン酸化膜、 ６０…第３の電極、 １１０、１１１…半導体装置

Claims (5)

1. 第１導電型の第１の半導体層と、
   前記第１の半導体層下面に設けられた第１の電極と、
   前記第１の半導体層上面に設けられた第２導電型の第２の半導体層と、
   前記第２の半導体層上面に形成された第１導電型の第３の半導体層と、
   前記第３の半導体層上に一定の間隔を置いて複数形成された第１の絶縁層と、
   前記第１の絶縁層の各々において前記第１の絶縁層の底面から前記第１の半導体層にかけて形成され、前記第１の絶縁層の幅よりも狭い幅を有する第２の電極と、
   前記第２の電極の側面及び底面を覆うように形成された絶縁膜と、
   隣接する前記第１の絶縁層間において前記第３の半導体層上面から前記第２の半導体層にかけて形成された第３の電極と、
   を備え、
   前記第１の絶縁層の側面は前記第３の半導体層上面に対して垂直であり、前記第３の電極の両側面は隣接する前記第１の絶縁層の側面と接していることを特徴とする半導体装置。
2. 隣接する前記第２の電極とその間に形成された前記第３の電極において、一方の前記第２の電極と前記第３の電極との距離は、他方の前記第２の電極と前記第３の電極との距離と等しいことを特徴とする請求項１に記載の半導体装置。
3. 前記第３の電極下の前記第１の半導体層中に設けられ、第２導電型の第４の半導体層をさらに備えたことを特徴とする請求項１に記載の半導体装置。
4. 第１導電型の第１の半導体層と、第２導電型の第２の半導体層と、第１導電型の第３の半導体層との積層体を形成する工程と、
   前記第１の半導体層下面に第１の電極を形成する工程と、
   前記第３の半導体層に一定の間隔を置いて複数の第１のトレンチを形成する工程と、
   前記第１のトレンチの側面にマスク層を形成して、前記マスク層をマスクにして前記第１のトレンチの底面に第２のトレンチを形成する工程と、
   前記第２のトレンチの内側に絶縁膜と第２の電極とを形成する工程と、
   前記第１のトレンチ内に第１の絶縁層を形成する工程と、
   隣接する前記第１の絶縁層間に、前記第１の絶縁層をマスクとして第３のトレンチを形成する工程と、
   前記第３のトレンチ内に第３の電極を形成する工程と、
   を備えたことを特徴とする半導体装置の製造方法。
5. 前記第３のトレンチを形成した後、前記第３のトレンチと前記第１の絶縁層との間に残存した前記第３の半導体層を除去する工程と、
   を具備することを特徴とする請求項４に記載の半導体装置の製造方法。

Images