JP2011159853A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ソース・ドレイン領域の寄生抵抗の上昇を抑えつつ短チャネル効果の発生を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２中のゲート電極１２の両側に形成され、ゲート電極１２側にエクステンション領域１６１を有し、導電型不純物を含むソース・ドレイン領域１６と、ソース・ドレイン領域１６のエクステンション領域１６１のゲート電極１２側の側面のみに接し、導電型不純物の半導体基板２中での拡散を抑制する性質を有する拡散抑制不純物を含む拡散抑制層１５と、を有する。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
従来のトランジスタとして、ｐ型不純物としてのＢ（ホウ素）により構成されるソース・ドレイン領域のエクステンション領域に、Ｂの拡散を抑制するＣ（炭素）を注入することにより、エクステンション領域の輪郭近傍における不純物濃度分布を急峻にし、短チャネル効果を抑制したものが知られている（例えば、特許文献１）。
特許文献１のトランジスタにおいては、エクステンション領域の深さの全域に渡ってＣが分布しているため、エクステンション領域の全方向へのＢの拡散が抑えられる。
しかし、垂直方向の拡散が抑えられると、エクステンション領域の深さが不十分になり、寄生抵抗が上昇してトランジスタの電流駆動力が低下するおそれがある。
特開２００８−１４７５４８号公報
本発明の目的は、ソース・ドレイン領域の寄生抵抗の上昇を抑えつつ短チャネル効果の発生を抑えた半導体装置およびその製造方法を提供することにある。
本発明の一態様は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート電極の両側に形成され、前記ゲート電極側にエクステンション領域を有し、導電型不純物を含むソース・ドレイン領域と、前記ソース・ドレイン領域の前記エクステンション領域の前記ゲート電極側の側面のみに接し、前記導電型不純物の前記半導体基板中での拡散を抑制する性質を有する拡散抑制不純物を含む拡散抑制層と、を有する半導体装置を提供する。
また、本発明の他の態様は、半導体基板上に拡散抑制層を形成する工程と、前記拡散抑制層の上方にゲート絶縁膜を介してゲート電極を形成する工程と、前記拡散抑制層および前記半導体基板中の前記ゲート電極の両側に溝を形成し、前記拡散抑制層の前記ゲート電極の両側の部分を除去する工程と、前記溝内に、前記拡散抑制層により拡散が抑制される性質を有する導電型不純物から構成されるソース・ドレイン領域の浅い領域を含むエピタキシャル結晶層を形成する工程と、を含む半導体装置の製造方法を提供する。
本発明によれば、ソース・ドレイン領域の寄生抵抗の上昇を抑えつつ短チャネル効果の発生を抑えた半導体装置およびその製造方法を提供することができる。
本発明の第１の実施の形態に係る半導体装置の断面図。 （ａ）、（ｂ）は、本発明の第１の実施の形態に係るソース・ドレイン領域の拡大図、およびエクステンション領域の導電型不純物の濃度分布を模式的に表すグラフ。 （ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｅ）、（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置におけるＤＩＢＬとＣｏｖの関係、およびＲparaとＣｏｖの関係を表すグラフ。 （ａ）、（ｂ）は、比較例に係る半導体装置におけるＤＩＢＬとＣｏｖの関係、およびＲparaとＣｏｖの関係を表すグラフ。 本発明の第２の実施の形態に係る半導体装置の断面図。 （ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｅ）、（ｆ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の断面図である。半導体装置１００は、半導体基板２と、半導体基板２中に形成され、素子領域を区画する素子分離領域３と、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２中のゲート絶縁膜１１下に形成された拡散抑制層１５と、拡散抑制層１５の両側に形成されたソース・ドレイン領域１６とを含む。
ソース・ドレイン領域１６は、Ｂ等の導電型不純物を含み、ゲート電極１２側に位置するエクステンション領域１６１と、ゲート電極１２の反対側に位置する深い領域１６２を有する。
拡散抑制層１５は、ソース・ドレイン領域１６中の導電型不純物の拡散を抑制する性質を有する不純物（以下、拡散抑制不純物と記す）を半導体基板２に導入することにより形成される。例えば、ソース・ドレイン領域１６中の導電型不純物がＢまたはＰである場合は、拡散抑制不純物としてＣを導入することにより拡散抑制領域１５を形成する。また、ソース・ドレイン領域１６中の導電型不純物がＡｓである場合は、拡散抑制不純物としてＸｅを導入することにより拡散抑制領域１５を形成する。
拡散抑制領域１５中の不純物がソース・ドレイン領域１６中の導電型不純物の拡散を抑える仕組みは、例えば、次のようなものである。一例として、ソース・ドレイン領域１６中の導電型不純物がＢ、拡散抑制領域１５中の拡散抑制不純物がＣである場合について述べる。
ソース・ドレイン領域１６を形成するためにＢを半導体基板２に注入する際に、一部のＳｉが格子位置から格子間位置（interstitial）に移る。格子間位置にあるＳｉは、Ｂとペアになり拡散する性質を有する。一方、拡散抑制領域１５中のＣも格子間位置にあるＳｉとペアを組む性質を有する。このため、Ｃが格子間位置にあるＳｉとペアになることで、Ｂと格子間位置にあるＳｉとがペアになり拡散することを抑制できる。
また、拡散抑制領域１５は、拡散抑制領域１５下の領域に閾値調整のために注入されたＡｓ等のチャネル不純物の拡散を防ぐ機能も有する。
図２（ａ）は、ソース・ドレイン領域１６の拡大図である。なお、図２は拡散抑制層１５の両側に形成されるソース・ドレイン領域１６のうち、一方のみを示すが、他方のソース・ドレイン領域１６も同様の構造を有する。
拡散抑制層１５は、エクステンション領域１６１のゲート電極１２側の側面である側面１６１ａのみと接し、下面１６１ｂには接しない。また、エクステンション領域１６１は拡散抑制層１５の存在しない領域に形成されるため、本来的に拡散抑制不純物を含まず、拡散抑制層１５から拡散される拡散抑制不純物が僅かに含まれるのみである（すなわち、エクステンション領域１６１中の拡散抑制不純物の濃度は、拡散抑制層１５中の拡散抑制不純物の濃度よりも小さい）。そのため、エクステンション領域１６１中の導電型不純物の水平方向（チャネル方向）への拡散は抑制され、鉛直方向への拡散は抑制されない。
図２（ｂ）は、図２（ａ）に示される領域Ｘおよび領域Ｙにおけるエクステンション領域１６１の導電型不純物の濃度分布を模式的に表すグラフである。ここで、領域Ｘはエクステンション領域１６１の輪郭近傍の鉛直方向の領域であり、領域Ｙはエクステンション領域１６１の輪郭近傍の水平方向の領域である。
図２（ｂ）は、エクステンション領域１６１中の導電型不純物の水平方向への拡散が抑制されるため、領域Ｙの濃度分布が領域Ｘの濃度分布よりも急峻になることを示している。
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
ゲート絶縁膜１１は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料、またはＨｆＳｉＯＮ等の高誘電率材料からなる。
ゲート電極１２は、例えば、導電型不純物を含む多結晶Ｓｉ等のＳｉ系多結晶、金属、またはこれらの積層体からなる。
オフセットスペーサ１３、およびゲート側壁１４は、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
（半導体装置の製造）
図３Ａ（ａ）〜（ｄ）、図３Ｂ（ｅ）、（ｆ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
まず、図３Ａ（ａ）に示すように、ＳＴＩ法等により半導体基板２中に素子分離領域３を形成し、その後、イオン注入法によりＣ等の拡散抑制不純物を半導体基板２中に注入して拡散抑制層１５を形成する。
なお、拡散抑制層１５は、ＳｉＣ等の拡散抑制不純物を含むＳｉ系結晶を半導体基板２上にエピタキシャル成長させることにより形成されてもよい。
また、図示しないが、素子分離領域３を形成した後、イオン注入法等により半導体基板２内に導電型不純物を注入してウェルおよびチャネル領域を形成する。
次に、図３Ａ（ｂ）に示すように、拡散抑制層１５上にゲート絶縁膜１１を介してゲート電極１２を形成し、その後、ゲート電極１２の両側面にオフセットスペーサ１３を形成する。
ゲート絶縁膜１１、ゲート電極１２は、例えば、以下のような方法により形成される。まず、熱酸化法によりＳｉＯ２膜を半導体基板２上に形成し、その上にＣＶＤ（Chemical Vapor Deposition）法により多結晶Ｓｉ膜を形成する。次に、リソグラフィ法によりゲートパターンを形成されたレジストをマスクとして用いて、ＲＩＥ（Reactive Ion Etching）法によるエッチングを多結晶Ｓｉ膜およびＳｉＯ２膜に施し、ゲート電極１２、およびゲート絶縁膜１１にそれぞれ加工する。
また、オフセットスペーサ１３は、例えば、以下のような方法により形成される。まず、ＣＶＤ法により、ゲート電極１２の表面を覆うように、半導体基板２上の全面に厚さ２ｎｍのＳｉＯ２膜を形成する。次に、ＲＩＥ法による異方性エッチングをＳｉＯ２膜に施し、オフセットスペーサ１３に加工する。
次に、図３Ａ（ｃ）に示すように、ＲＩＥ法等によるエッチングにより、拡散抑制層１５のオフセットスペーサ１３の両側の部分を除去して溝１７を形成する。
これにより、ソース・ドレイン領域１６が形成される領域の拡散抑制層１５が除去される。このとき、溝１７の深さが拡散抑制層１５の底よりも深くなってもよい。なお、ゲート電極１２の上部がＳｉ系結晶からなる場合は、エッチングされないようにゲート電極１２上にキャップ層を形成してもよい。
次に、図３Ａ（ｄ）に示すように、Ｓｉ結晶等のＳｉ系結晶を溝１７中にエピタキシャル成長させ、エピタキシャル結晶層１８を形成する。
次に、図３Ｂ（ｅ）に示すように、エピタキシャル結晶層１８を含む領域にソース・ドレイン領域１６の浅い領域１６３を形成する。ここで、拡散抑制層１５のオフセットスペーサ１３の両側の部分が除去されているため、浅い領域１６３と拡散抑制層１５はほとんど重ならない。
具体的には、例えば、オフセットスペーサ１３およびゲート電極１２をマスクとして用いて、イオン注入法により半導体基板２上の全面にＢ等の導電型不純物を注入し、ソース・ドレイン領域１６の浅い領域１６３を形成する。
Ｂを用いてｐ型のソース・ドレイン領域１６の浅い領域１６３を形成する場合は、例えば、注入エネルギー０．５ｋｅＶ、注入量１．０×１０１５ｃｍ−２の条件でイオン注入を行う。
なお、浅い領域１６３は、導電型不純物を導入しながら（in-situドーピング）エピタキシャル結晶層１８を形成することにより形成されてもよい。
また、浅い領域１６３を形成した後、浅い領域１６３中の導電型不純物を活性化させるためのアニール工程を行ってもよい。このとき、導電型不純物の水平方向への拡散は拡散抑制層１５により抑制され、鉛直方向への拡散は抑制されない。なお、アニール工程は、例えば、１０５０℃のスパイクアニールを用いて行われる。
次に、図３Ｂ（ｆ）に示すように、オフセットスペーサ１３の側面にゲート側壁１４を形成し、その後、ソース・ドレイン領域１６の深い領域１６２を形成する。ここで、浅い領域１６３の深い領域１６２と重ならないゲート電極１２側の領域がエクステンション領域１６１となる。
ゲート側壁１４は、例えば、以下のような方法により形成される。まず、ＣＶＤ法により、オフセットスペーサ１３の側面およびゲート電極１２の上面を覆うように、半導体基板２上の全面に厚さ３ｎｍのＳｉＯ２膜と１０ｎｍのＳｉＮ膜を積層する。次に、ＲＩＥ法による異方性エッチングをＳｉＮ膜およびＳｉＯ２膜に施し、ゲート側壁１４に加工する。
また、深い領域１６２は、例えば、ゲート側壁１４およびゲート電極１２をマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入することにより形成される。
ここで、ＢＦ２を用いてＰ型の深い領域１６２を形成する場合は、例えば、注入エネルギー１５ｋｅＶ、注入量３．０×１０１５ｃｍ−２の条件でイオン注入を行う。
その後、ソース・ドレイン領域１６中の導電型不純物を活性化させるためのアニール工程を行う。このとき、導電型不純物の水平方向への拡散は拡散抑制層１５により抑制され、鉛直方向への拡散は抑制されない。なお、アニール工程は、例えば、１０５０℃のスパイクアニールを用いて行われる。
さらに、ソース・ドレイン領域１６の上面にシリサイド層を形成してもよい。
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、エクステンション領域１６１中の導電型不純物の水平方向（チャネル方向）への拡散を抑えることにより、短チャネル効果の発生を抑えることができる。さらに、エクステンション領域１６１中の導電型不純物の鉛直方向への拡散を抑えないことにより、エクステンション領域１６１の深さが不十分になることを防ぎ、寄生抵抗の上昇を抑えることができる。
以下に、本実施の形態により短チャネル効果発生の抑制および寄生抵抗上昇の抑制という効果が得られること検証するために行ったシミュレーションの結果を示す。
図４（ａ）は、Ｙｊの値が異なる複数の条件下での半導体装置１００におけるＤＩＢＬとＣｏｖの関係を表すグラフであり、図４（ｂ）は、Ｙｊの値が異なる複数の条件下での半導体装置１００におけるＲparaとＣｏｖの関係を表すグラフである。
ここで、ＤＩＢＬ（Drain Induced Barrier Lowering）は、ドレイン電圧に起因してポテンシャル障壁が低下する現象であり、その大きさは三極管領域の閾値電圧と五極管領域の閾値電圧との差に等しい。ＤＩＢＬが大きくなるとソース領域とドレイン領域の間にリークが発生しやすくなるため、ＤＩＢＬの大きさは短チャネル効果の指標となる。
また、Ｒparaは、エクステンション領域１６１の寄生抵抗を表す。
また、Ｃｏｖは、オーバーラップ容量を表す。オーバーラップとは、ゲート電極の直下の領域までソース・ドレイン領域が拡散することをいい、オーバーラップ容量とは、オーバーラップしたソース・ドレイン領域とゲート電極との間に生じる電気容量をいう。オーバーラップ量が増えるほど、オーバーラップ容量は増加するため、Ｃｏｖをオーバーラップ量の指標として用いることができる。
ここで、Ｙｊは、エクステンション領域１６１の不純物濃度の高い内部の領域から輪郭までの水平方向の距離を表すパラメータであり、Ｙｊが小さいほど導電型不純物の水平方向の拡散が小さく、エクステンション領域１６１の輪郭近傍の水平方向の不純物濃度分布が急峻であることを表す。なお、エクステンション領域１６１の輪郭は、導電型不純物の濃度が５×１０１８ａｔｏｍｓ・ｃｍ−３である濃度等高線と定義した。
本実施の形態においては、拡散抑制層１５中の拡散抑制不純物の濃度を増加させることにより、エクステンション領域１６１中の導電型不純物の水平方向の拡散を小さくし、Ｙｊを小さくすることができる。
また、エクステンション領域１６１の不純物濃度の高い内部の領域から輪郭までの鉛直方向の距離を表すパラメータＸｊは、Ｙｊの値にかかわらず一定（１８ｎｍ）とした。本実施の形態においては、拡散抑制層１５がエクステンション領域１６１の下面１６１ｂに接しておらず、鉛直方向の導電型不純物の拡散が抑制されないため、拡散抑制層１５中の拡散抑制不純物の濃度を増加させてＹｊを小さくしてもＸｊの大きさにほとんど影響がないためである。
図４（ａ）は、図中の矢印で示すように、Ｙｊの減少に伴いＤＩＢＬが減少すること、すなわちエクステンション領域１６１中の導電型不純物の水平方向の拡散が小さいほど短チャネル効果が抑制されることを示している（この傾向はオーバーラップ量が大きいほど顕著）。このことは、本実施の形態において、エクステンション領域１６１中の導電型不純物の水平方向の拡散を拡散抑制層１５により抑制することにより、短チャネル効果を抑制できることを示唆しているものと考えられる。
また、図４（ｂ）は、Ｙｊが減少してもＲparaが上昇しない、すなわち拡散抑制層１５中の拡散抑制不純物の濃度を増加させてもエクステンション領域１６１の寄生抵抗が上昇しないことを示している。このことは、本実施の形態において、エクステンション領域１６１中の導電型不純物の鉛直方向の拡散を抑制せず、エクステンション領域１６１の深さが不純分になることを防ぐことにより、エクステンション領域１６１の寄生抵抗の上昇を抑制できることを示唆しているものと考えられる。
次に、本実施の形態に係る半導体装置１００についての結果と比較するために、比較例に係る半導体装置について行ったシミュレーションの結果を示す。
比較例に係る半導体装置は、拡散抑制層１５がエクステンション領域１６１の側面１６１ａおよび下面１６１ｂに接しており、または拡散抑制層１５がエクステンション領域１６１と重なっており、導電型不純物の鉛直方向の拡散が水平方向の拡散と同様に抑制される。そのため、Ｘｊの値がＹｊの値と等しいものと定義し、Ｙｊの減少に伴ってＸｊが減少するものとした。その他の構成は本実施の形態に係る半導体装置１００と同様である。
図５（ａ）は、Ｙｊ（Ｘｊ）の値が異なる複数の条件下での比較例に係る半導体装置におけるＤＩＢＬとＣｏｖの関係を表すグラフであり、図５（ｂ）は、Ｙｊ（Ｘｊ）の値が異なる複数の条件下での比較例に係る半導体装置におけるＲparaとＣｏｖの関係を表すグラフである。
図５（ａ）は、図中の矢印で示すように、Ｙｊの減少に伴いＤＩＢＬが減少することを示している。これは、比較例に係る半導体装置において、半導体装置１００と同様に、エクステンション領域１６１中の導電型不純物の水平方向の拡散が拡散抑制層１５により抑制され、短チャネル効果が抑制されることを示唆しているものと考えられる。
一方、図５（ｂ）は、図中の矢印で示すように、Ｙｊの減少に伴いＲparaが上昇することを示している。これは、比較例に係る半導体装置において、エクステンション領域１６１中の導電型不純物の鉛直方向の拡散が抑制され、エクステンション領域１６１の深さが不十分になることにより、エクステンション領域１６１の寄生抵抗が上昇することを示唆しているものと考えられる。
〔第２の実施の形態〕
本発明の第２の実施の形態は、拡散抑制層１５の上と下にそれぞれＳｉ系結晶層と固定電荷抑制層が形成される点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の構成については、説明を省略または簡略化する。
（半導体装置の構成）
図６は、本発明の第２の実施の形態に係る半導体装置２００の断面図である。半導体装置２００は、半導体基板２と、半導体基板２中に形成され、素子領域を区画する素子分離領域３と、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２中のゲート絶縁膜１１下に形成されたＳｉ系結晶層２１と、Ｓｉ系結晶層２１下に形成された拡散抑制層１５と、拡散抑制層１５下に形成された固定電荷抑制層２０と、拡散抑制層１５の両側に形成されたソース・ドレイン領域１６とを含む。
一般に、Ｃを含むＳｉ系結晶中にチャネルが形成されると、固定電荷が発生することが知られている。固定電荷抑制層２０は、この固定電荷の発生を抑える機能を有するＢ、Ｎ、Ｆ等の不純物（以下、固定電荷抑制不純物と記す）から構成される不純物拡散層である。なお、固定電荷抑制層２０は拡散抑制層１５と接していればよく、拡散抑制層１５上に形成されてもよいし、拡散抑制層１５と重ねて形成されてもよい。
Ｓｉ系結晶層２１は、拡散抑制層１５上に形成されるＣを含まないＳｉ系結晶からなる層であり、チャネル領域として機能する。Ｓｉ系結晶層２１は本来Ｃを含まず、拡散抑制層１５から拡散した僅かなＣを含むのみであるため、Ｓｉ系結晶層２１中のＣ濃度は拡散抑制層１５中のＣ濃度よりも小さく、拡散抑制層１５をチャネル領域として用いる場合と比較して、Ｃに起因する固定電荷の問題が発生しにくい。
拡散抑制層１５は、第１の実施の形態と同様に、エクステンション領域１６１の側面のみと接し、下面には接しない。また、エクステンション領域１６１は拡散抑制層１５の存在しない領域に形成されるため、本来的に拡散抑制不純物を含まず、拡散抑制層１５から拡散される拡散抑制不純物が僅かに含まれるのみである。そのため、エクステンション領域１６１中の導電型不純物の水平方向（チャネル方向）への拡散は抑制され、鉛直方向への拡散は抑制されない。
以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。
（半導体装置の製造）
図７Ａ（ａ）〜（ｄ）、図７Ｂ（ｅ）、（ｆ）は、本発明の第２の実施の形態に係る半導体装置２００の製造工程を示す断面図である。
まず、図７Ａ（ａ）に示すように、ＳＴＩ法等により半導体基板２中に素子分離領域３を形成し、その後、固定電荷抑制層２０、拡散抑制層１５、およびＳｉ系結晶層２１を形成する。
固定電荷抑制層２０および拡散抑制層１５は、イオン注入法、または不純物をin-situドーピングするエピタキシャル結晶成長法により形成される。また、Ｓｉ系結晶層２１はエピタキシャル結晶成長法により形成される。
また、図示しないが、素子分離領域３を形成した後、イオン注入法等により半導体基板２内に導電型不純物を注入してウェルおよびチャネル領域を形成する。
次に、図７Ａ（ｂ）に示すように、Ｓｉ系結晶層２１上にゲート絶縁膜１１を介してゲート電極１２を形成し、その後、ゲート電極１２の両側面にオフセットスペーサ１３を形成する。
次に、図７Ａ（ｃ）に示すように、ＲＩＥ法等によるエッチングにより、Ｓｉ系結晶層２１、拡散抑制層１５、および固定電荷抑制層２０のオフセットスペーサ１３の両側の部分を除去して溝２２を形成する。
これにより、ソース・ドレイン領域１６が形成される領域の拡散抑制層１５が除去される。なお、この工程では、拡散抑制層１５のオフセットスペーサ１３の両側の部分が除去されればよく、固定電荷抑制層２０のオフセットスペーサ１３の両側の部分は残ってもよい。
次に、図７Ａ（ｄ）に示すように、Ｓｉ結晶等のＳｉ系結晶を溝２２中にエピタキシャル成長させ、エピタキシャル結晶層２３を形成する。
次に、図７Ｂ（ｅ）に示すように、エピタキシャル結晶層２３を含む領域にソース・ドレイン領域１６の浅い領域１６３を形成する。ここで、拡散抑制層１５のオフセットスペーサ１３の両側の部分が除去されているため、浅い領域１６３と拡散抑制層１５はほとんど重ならない。
なお、浅い領域１６３を形成した後、浅い領域１６３中の導電型不純物を活性化させるためのアニール工程を行ってもよい。このとき、導電型不純物の水平方向への拡散は拡散抑制層１５により抑制され、鉛直方向への拡散は抑制されない。
次に、図７Ｂ（ｆ）に示すように、オフセットスペーサ１３の側面にゲート側壁１４を形成し、その後、ソース・ドレイン領域１６の深い領域１６２を形成する。ここで、浅い領域１６３の深い領域１６２と重ならないゲート電極１２側の領域がエクステンション領域１６１となる。
その後、ソース・ドレイン領域１６中の導電型不純物を活性化させるためのアニール工程を行う。このとき、導電型不純物の水平方向への拡散は拡散抑制層１５により抑制され、鉛直方向への拡散は抑制されない。
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態と同様に、短チャネル効果発生の抑制およびエクステンション領域１６１の寄生抵抗上昇の抑制という効果を得ることができる。
さらに、固定電荷抑制層２０を拡散抑制層１５と接するように形成することにより、拡散抑制層１５中のＣに起因する固定電荷の発生を抑え、半導体装置２００の特性劣化を回避することができる。また、Ｓｉ系結晶層２１をチャネル領域として用いることにより、拡散抑制層１５中のＣに起因する固定電荷の発生を抑え、半導体装置２００の特性劣化を回避することができる。なお、固定電荷抑制層２０とＳｉ系結晶層２１のいずれか一方のみが形成されてもよい。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
１００、２００ 半導体装置、 ２ 半導体基板、 １１ ゲート絶縁膜、 １２ ゲート電極、 １５ 拡散抑制層、 １６ ソース・ドレイン領域、 １６１ エクステンション領域、 １６３ 浅い領域、 ２０ 固定電荷抑制層、 ２１ Ｓｉ系結晶層

Claims (5)

  1. 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体基板中の前記ゲート電極の両側に形成され、前記ゲート電極側にエクステンション領域を有し、導電型不純物を含むソース・ドレイン領域と、
    前記ソース・ドレイン領域の前記エクステンション領域の前記ゲート電極側の側面のみに接し、前記導電型不純物の前記半導体基板中での拡散を抑制する性質を有する拡散抑制不純物を含む拡散抑制層と、
    を有する半導体装置。
  2. 前記エクステンション領域の前記側面近傍における前記導電型不純物の濃度分布は、前記エクステンション領域の下面近傍における前記導電型不純物の濃度分布よりも急峻である、
    請求項１に記載の半導体装置。
  3. 前記導電型不純物と前記拡散抑制不純物の組み合わせは、ＢとＣ、ＰとＣ、またはＡｓとＸｅである、
    請求項１または２に記載の半導体装置。
  4. 前記拡散抑制層よりもＣ濃度が小さく、チャネル領域として機能する、前記拡散抑制層上のＳｉ系結晶層、および前記拡散抑制不純物に起因する固定電荷の発生を抑制する機能を有する固定電荷抑制不純物を含み、前記拡散抑制層と接する固定電荷抑制層の、少なくともいずれか一方をさらに有する、
    請求項１〜３のいずれか１つに記載の半導体装置。
  5. 半導体基板上に拡散抑制層を形成する工程と、
    前記拡散抑制層の上方にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記拡散抑制層および前記半導体基板中の前記ゲート電極の両側に溝を形成し、前記拡散抑制層の前記ゲート電極の両側の部分を除去する工程と、
    前記溝内に、前記拡散抑制層により拡散が抑制される性質を有する導電型不純物から構成されるソース・ドレイン領域の浅い領域を含むエピタキシャル結晶層を形成する工程と、
    を含む半導体装置の製造方法。
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