CN107808827B - 沟槽式功率半导体元件及其制造方法 - Google Patents

沟槽式功率半导体元件及其制造方法 Download PDF

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Abstract

本发明公开一种沟槽式功率半导体元件及其制造方法。沟槽式功率半导体元件的栅极结构包括栅绝缘层、叠层以及栅极。栅绝缘层覆盖沟槽的内壁面，叠层覆盖栅绝缘层的下半部。栅极位于沟槽内，并通过栅绝缘层与叠层和外延层隔离。栅极包括一被叠层围绕的下掺杂区以及一位于叠层及下掺杂区上的上掺杂区，上掺杂区与下掺杂区之间形成一PN接面，且上掺杂区内的杂质浓度是由上掺杂区的外围朝上掺杂区的内部递减。由于PN接面在逆向偏压下可产生和寄生电容串联的接面电容，因此可降低栅极/漏极的等效电容。

Description

沟槽式功率半导体元件及其制造方法
技术领域
本发明涉及一种功率半导体元件及其制造方法，特别是涉及一种沟槽式功率晶体管及其制造方法。
背景技术
现有的功率金氧半场效晶体管(Power Metal Oxide Semiconductor FieldTransistor,Power MOSFET)多采取垂直结构的设计，以提升元件密度。功率型金氧半场效晶体管的工作损失可分成切换损失(switching loss)及导通损失(conducting loss)两大类，其中栅极/漏极的电容值(Cgd)是影响切换损失的重要参数。栅极/漏极电容值太高会造成切换损失增加，进而限制功率型金氧半场效晶体管的切换速度，不利于应用高频电路中。
发明内容
本发明所要解决的技术问题在于降低沟槽式功率半导体元件的栅极/漏极电容值，以及避免多次的热扩散制程导致栅极的上掺杂区与下掺杂区内的导电型杂质相互扩散，而无法使栅极具有PN接面以及影响元件特性。
为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种沟槽式功率半导体元件的制造方法，其包括：形成外延层于基材上；形成一基体区于所述外延层内；形成一沟槽于外延层内。随后，形成初始栅极结构于沟槽中，其中初始栅极结构包括一覆盖沟槽的栅绝缘层、一覆盖栅绝缘层下半部的叠层、一从沟槽上半部延伸至下半部的第一重掺杂半导体结构以及位于叠层上的两个第二重掺杂半导体结构，且两个第二重掺杂半导体结构设在栅绝缘层与第一重掺杂半导体结构之间。第一重掺杂半导体结构与第二重掺杂半导体结构分别具有第一导电型杂质及第二导电型杂质。接着，执行掺杂制程，同步地以一外加第二导电型杂质植入在所述基体区内形成一第一表层掺杂区以及在第一重掺杂半导体结构的顶部形成一第二表层掺杂区。随后，执行一热扩散制程，以使所述第一表层掺杂区形成一源极区，且使所述沟槽内形成一栅极，其中所述栅极包括一上掺杂区以及一下掺杂区，所述上掺杂区与所述下掺杂区之间形成一PN接面。
更进一步地，形成初始栅极结构的步骤是在形成基体区的步骤之后。
更进一步地，叠层包括一第一介电层与一第二介电层，第一介电层夹设于第二介电层与栅绝缘层之间，且构成第一介电层的材料不同于构成第二介电层以及栅绝缘层的材料。
更进一步地，形成初始栅极结构的步骤包括：依序在沟槽内形成栅绝缘层、第一初始介电层以及第二初始介电层；形成第一重掺杂半导体结构于沟槽内；去除位于沟槽上半部的第二初始介电层；去除位于沟槽上半部的第一初始介电层，以在沟槽下半部形成叠层；以及分别形成两个第二重掺杂半导体结构于两个凹槽内，其中两个凹槽为去除第二初始介电层上半部与第一初始介电层上半部而形成。
更进一步地，所述上掺杂区的第二导电型杂质的浓度是由上掺杂区的外围朝上掺杂区的内部递减。
更进一步地，PN接面所在的位置低于基体区的最低点。
优选地，PN接面所在的位置低于叠层的顶部。
本发明所采用的其中一技术方案是，提供一种沟槽式功率半导体元件，其包括基材、外延层以及栅极结构。外延层位于基材上，并具有一沟槽。栅极结构位于沟槽内，并包括栅绝缘层、叠层以及栅极。栅绝缘层覆盖沟槽的内壁面。叠层覆盖栅绝缘层的下半部。栅极位于沟槽内，并通过栅绝缘层与叠层和外延层隔离。栅极包括一位于叠层上的上掺杂区及一被叠层围绕的下掺杂区，上掺杂区与下掺杂区之间形成一PN接面，所述上掺杂区内的杂质浓度是由所述上掺杂区的外围朝所述上掺杂区的内部递减。
更进一步地，沟槽式功率半导体元件还包括基体区及源极区，基体区位于外延层内并和所述栅极结构的上半部相邻，源极区位于外延层内并和栅极结构的上半部相邻，其中源极区位于基体区的上方，且PN接面所在的位置低于基体区的最低点。
更进一步地，叠层的顶端低于基体区的下方边缘。
更进一步地，叠层包括一第一介电层以及一夹设于第一介电层与下掺杂区之间的第二介电层，且构成第一介电层的材料不同于构成第二介电层以及栅绝缘层的材料。
优选地，第一介电层与第二介电层分别为一氮化硅与一氧化硅。
优选地，第一介电层与第二介电层具有高蚀刻选择比。
综上所述，本发明的沟槽式功率半导体元件及其制造方法可在栅极中形成PN接面。由于PN接面在逆向偏压下可产生接面电容(junction capacitance,Cj)，且接面电容是和栅极/漏极之间的寄生电容(Cp)串联，因此可降低栅极/漏极的等效电容(Cgd)。另外，在沟槽式功率半导体元件的制造方法中，执行源极掺杂制程时会同步对沟槽内的结构进行掺杂，随后再执行热扩散制程来同步形成源极区以及具有PN接面的栅极。如此，可以避免多次的热扩散制程导致栅极的上掺杂区与下掺杂区内的导电型杂质相互扩散，而无法使栅极具有PN接面以及影响元件特性。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
图1为本发明一实施例的沟槽式功率半导体元件制造方法的流程图。
图2A至图2J分别为本发明一实施例的沟槽式功率半导体元件在各步骤的局部剖面示意图。
图3为本发明实施例的沟槽式功率半导体元件的局部剖面示意图。
具体实施方式
请参照图1，显示本发明一实施例的沟槽式功率半导体元件制造方法的流程图。另外，请一并参照图2A至图2J，分别绘示本发明一实施例的沟槽式功率半导体元件在各步骤的局部剖面示意图。
在步骤S100中，形成一外延层(epitaxial layer)11于基材10上。请配合参照图2A。图2A中绘示基材10，并且于基材10上已形成一外延层(epitaxial layer)11，其中基材10例如为硅基板(silicon substrate)，其具有高掺杂浓度的第一重掺杂区以作为沟槽式功率金氧半场效晶体管的漏极(drain)，外延层11则为低掺杂浓度。
基材10具有高浓度的第一型导电性杂质，而形成第一重掺杂区。第一重掺杂区是用来作为沟槽式功率金氧半场效晶体管的漏极(drain)，且可分布于基材10的局部区域或是分布于整个基材10中。在本实施例的第一重掺杂区是分布于整个基材10内，但仅用于举例而非用以限制本发明。前述的第一导电型杂质可以是N型或P型导电性杂质。假设基材10为硅基材，N型导电性杂质为五价元素离子，例如磷离子或砷离子，而P型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。
若沟槽式功率金氧半场效晶体管为N型，基材10掺杂N型导电性杂质。另一方面，若为P型沟槽式功率金氧半场效晶体管，则基材10掺杂P型导电性杂质。本发明实施例中，是以N型沟槽式功率金氧半场效晶体管为例说明。
外延层11形成于基材10上方，并具有低浓度的第一型导电性杂质。也就是说，以NMOS晶体管为例，基材10为高浓度的N型掺杂(N+doping)，而外延层11则为低浓度的N型掺杂(N-doping)。反之，以PMOS晶体管为例，基材10为高浓度的P型掺杂(P+doping)，而外延层11则为低浓度的P型掺杂(P-doping)。
接着，进行步骤S101，形成一基体区于所述外延层内。如图2A所示，基体区111形成在外延层11内且位于远离基材10的一侧。此外，由图2A中可看出，外延层11中的其他区域形成沟槽式半导体元件的漂移区110。
在本实施例中，先进行基体掺杂制程以及基体热扩散制程以在外延层11内形成基体区111，可以避免形成基体区的热扩散制程影响栅极结构中的掺杂结构。
接着，在步骤S102，形成沟槽于外延层中。请参照图2B，本发明实施例的沟槽112为深沟槽(deep trench)。也就是说，沟槽112由外延层11的表面向下延伸超过基体区111，也就是延伸至漂移区110中，并且沟槽112的底端靠近基材10。
详细而言，在形成沟槽112的步骤中，是先利用光罩(未图示)定义出栅极结构的位置，再以干蚀刻或湿蚀刻的方式在外延层11内制作出沟槽112。
接着，在步骤S103中，形成初始栅极结构于沟槽内。请参照图2C至图2H，显示形成本发明实施例中的初始栅极结构的详细流程。
请先参照图2C，依序在沟槽112的内壁面112a上形成栅绝缘层120、一第一初始介电层122’以及一第二初始介电层123’。详细而言，栅绝缘层120、第一初始介电层122’以及第二初始介电层123’覆盖外延层11的整个表面以及沟槽112的内壁面112a。
另外，构成第一初始介电层122’的材料不同于构成第二初始介电层123’的材料以及构成栅绝缘层120的材料。举例而言，构成栅绝缘层120与第二初始介电层123’的材料可以是氧化物，如：氧化硅，而构成第一初始介电层122’的材料可以是氮化物，如：氮化硅。具体而言，只要第二初始介电层123’与第一初始介电层122’之间具有高蚀刻选择比，而第一初始介电层122’与栅绝缘层120之间也具有高蚀刻选择比，以在后续制程中可执行选择性蚀刻，本发明实施例中并没有限定栅绝缘层120、第一初始介电层122’以及第二初始介电层123’的材料。
前述的蚀刻选择比是指在相同的蚀刻环境下，对于两种不同的材料(如:第一初始介电层122’与第二初始介电层123’，或者栅绝缘层120与第一初始介电层122’)之间的蚀刻比例。由于第二初始介电层123’与第一初始介电层122’具有高蚀刻选择比，因而在通过蚀刻制程中去除第二初始介电层123’时，不会一并将第一初始介电层122’移除。相似地，第一初始介电层122’与栅绝缘层120具有高蚀刻选择比，在通过蚀刻制程中去除第一初始介电层122’时，不会将栅绝缘层120去除。
接着，请参照图2D，形成第一重掺杂半导体结构125’于沟槽112内，第一重掺杂半导体结构125’由沟槽112的上半部延伸至下半部。
在一实施例中，是先形成第一导电型半导体材料于第二初始介电层123’上，并填入沟槽112中。第一导电型半导体材料可以是含导电性杂质的多晶硅(doped poly-Si)。形成第一导电型半导体材料的方式，可以是在内掺杂化学气相沉积制程(in-situ dopingCVD process)。在另一实施例中，也可以先沉积无杂质(本质)多晶硅后，再以通过离子布植制程将杂质植入多晶硅中。随后，再执行热驱入制程后完成第一导电型半导体材料。
接着，回蚀(etch back)去除位于外延层11上方的第一导电型半导体材料，而留下位于沟槽112内的第一导电型半导体材料，以形成第一重掺杂半导体结构125’。第一重掺杂半导体结构125’具有第一侧面S1以及和第一侧面S1相对的第二侧面S2。
第一重掺杂半导体结构125’内具有第一导电型杂质，可以是N型杂质或P型杂质。详细而言，当预定制备的沟槽式功率半导体元件是N型金氧半场效晶体管时，第一重掺杂半导体结构125’具有是P型杂质，而形成P型半导体结构。当沟槽式功率半导体元件是P型金氧半场效晶体管时，第一重掺杂半导体结构具有N型杂质，而形成N型半导体结构。
请继续参照图2E，去除位于沟槽112的上半部的第二初始介电层123’。详细而言，位于外延层11上方的第二初始介电层123’以及位于沟槽112的上半部的第二初始介电层123’都会被移除，而形成位于沟槽112的下半部的第二介电层123。
在一实施例中，可以通过湿蚀刻去除部分第二初始介电层123’。须说明的是，在执行蚀刻制程时，第二初始介电层123’和第一重掺杂半导体结构125’具有高蚀刻选择比，因此在去除位于沟槽112的上半部的第二初始介电层123’时，可以通过第一重掺杂半导体结构125’作为掩膜。
另外，第二初始介电层123’与第一初始介电层122’之间也具有高蚀刻选择比。因此，在蚀刻位于沟槽112的上半部的第二初始介电层123’时，第一初始介电层122’不会被去除，而可以保护栅绝缘层120。
请继续参照图2F。接着，去除位于沟槽112的上半部的第一初始介电层122’，以在沟槽112的下半部形成叠层121。
详细而言，位于外延层11上方的第一初始介电层122’以及位于沟槽112的上半部的第一初始介电层122’都会被去除，而在沟槽112的下半部形成第一介电层122。
相似地，在通过蚀刻制程去除部分第一初始介电层122’时，是通过第一重掺杂半导体结构125’以及第二介电层123作为掩膜。另外，由于第一初始介电层122’与栅绝缘层120之间具有高蚀刻选择比，因此在去除部分第一初始介电层122’时，栅绝缘层120并不会被一并去除。
整体而言，在去除部分的第一初始介电层122’与第二初始介电层123’之后，会在沟槽112的下半部形成叠层121，其中叠层121是覆盖栅绝缘层120的内表面120s的下半部，并包括上述的第一介电层122与第二介电层123。在本实施例中，叠层121的顶端会低于基体区111的下方边缘，也就是低于基体区111的最低点所在的水平面。
另外，如图2F所示，在去除部分的第一初始介电层122’与第二初始介电层123’之后，会使栅绝缘层120的内表面120s的上半部、第一重掺杂半导体结构125’的部分第一侧面S1及部分第二侧面S2暴露出来。换言之，两个凹槽h为去除第二初始介电层123’上半部与第一初始介电层122’上半部而形成。两个凹槽h会分别位于栅绝缘层120与第一侧面S1之间，以及形成在栅绝缘层120与第二侧面S2之间。
接着，请参照图2G，全面地形成第二导电型半导体材料126’覆盖第一重掺杂半导体结构125’与栅绝缘层120，并于填入于两个凹槽h内。
第二导电型半导体材料126’具有第二导电型杂质，可以是N型杂质或P型杂质，且第二导电型半导体材料126’可以是掺杂的多晶硅(doped poly-Si)。当沟槽式功率半导体元件是NMOS晶体管时，第二导电型半导体材料126’是掺杂N型杂质，而当沟槽式功率半导体元件是PMOS晶体管时，第二导电型半导体材料126’是掺杂P型杂质。也就是说，第二导电型半导体材料126’的导电型，和基体区111的导电型以及第一重掺杂半导体结构125’的导电相反。在一实施中，可以通过在内掺杂化学气相沉积制程(in-situ doping CVD process)来形成第二导电型半导体材料126’。
请参照图2H，接着，回蚀去除位于外延层11上方的第二导电型半导体材料126’，以分别形成两个第二重掺杂半导体结构126”于两个凹槽h内。在经过上述步骤之后，在沟槽112内可形成初始栅极结构12’。
接着，请再参照图1，在步骤S104，执行一掺杂制程，同步地以一外加第二导电型杂质植入在基体区内形成一第一表层掺杂区以及在第一重掺杂半导体结构的顶部形成一第二表层掺杂区。
详细而言，请配合参照图2I，在本实施例中，是在不使用任何掩膜的情况下，对基体区111以及初始栅极结构12’进行离子布植，将第二导电型杂质掺杂(implant)到基体区111以及初始栅极结构12’中，以同步地在基体区111的表层形成第一表层掺杂区A1以及在第一重掺杂半导体结构125”与第二重掺杂半导体结构126”的顶部形成第二表层掺杂区A2。
第二表层掺杂区A2包括位于第一重掺杂半导体结构125”的第一区域A21，以及位于两个第二重掺杂半导体结构126”顶部的第二区域A22。
须说明的是，第一重掺杂半导体结构125”内已经具有第一导电型杂质，在通过掺杂制程植入第二导电型杂质之后，由于所植入的第二导电型杂质浓度远大于第一重掺杂半导体结构125”中的第一导电型杂质的浓度，因此，第一区域A21的导电性接近于第二导电型，也就是和第二重掺杂半导体结构126”的导电型相同。
接着，请参照图1，在步骤S105中，执行一热扩散制程，以使第一表层掺杂区形成一源极区，且在沟槽内形成一栅极。
请参照图2J。栅极124包括一上掺杂区126以及一下掺杂区125，上掺杂区126与下掺杂区125之间形成一PN接面127，且上掺杂区126是通过第二表层掺杂区A2以及第二重掺杂半导体结构126”内的第二导电型杂质扩散而形成。
须说明的是，在执行热扩散制程时，需控制加热的温度以及时间，来避免第二导电型杂质扩散到第一重掺杂半导体结构125”的整个下半部，导致无法在栅极124中形成PN接面127，也影响沟槽式功率半导体元件1的电性。在一实施例中，是通过快速热制程(rapidthermal process)使第二导电型杂质扩散。
也就是说，第一重掺杂半导体结构125”的下半部会形成前述的下掺杂区125。据此，在经过热扩散制程之后，可以同步地在基体区111内形成源极区113以及在沟槽112内形成栅极124的上掺杂区126和下掺杂区125。
要说明的是，虽然在执行热扩散制程之前，第一表层掺杂区A1和第二表层掺杂区A2具有大体相同的深度。但是在执行热扩散制程中，第一表层掺杂区A1内的第二型导电杂质的扩散速度会小于第二表层掺杂区A2内的第二型导电杂质的扩散速度。也就是说，上掺杂区126与下掺杂区125之间所形成的PN接面127所在位置会低于基体区111的最低点所在的水平面。另外，在一实施例中，PN接面127所在位置会低于叠层121的顶端。
请参照图2J及图3，其中图3显示本发明实施例的沟槽式功率半导体元件的局部剖面示意图。
沟槽式功率半导体元件1包括基材10、外延层11以及栅极结构12，其中栅极结构12位于外延层11的沟槽112内，并具有栅绝缘层120、叠层121以及栅极124，其中栅极124可通过栅绝缘层120以及叠层121以和外延层11隔离。
如前所述，叠层121是覆盖栅绝缘层120的下半部，并包括第一介电层122及第二介电层123。既然第一介电层122与第二介电层123分别是通过蚀刻第一初始介电层122’与第二初始介电层123’而形成，第二介电层123与第一介电层122之间也会具有高蚀刻选择比。在一实施例中，构成第一介电层122及第二介电层123的材料可分别是氮化硅及氧化硅。
栅极124包括被叠层121围绕的下掺杂区125以及位于叠层121和下掺杂区125上方的上掺杂区126，且上掺杂区126与下掺杂区125之间形成一PN接面127。由于上掺杂区126是通过第二表层掺杂区A2以及第二重掺杂半导体结构126”内的第二导电型杂质扩散而形成，因此上掺杂区126内的杂质浓度是由上掺杂区126的外围朝上掺杂区的内部递减。
另外，沟槽式功率半导体元件1还具有基体区111以及源极区113。基体区111位于外延层11内并和栅极结构12的上半部相邻，且源极区113位于基体区111上方，并和栅极结构12的上半部相邻。基体区111的下方边缘所在的水平面会高于叠层121的顶端。换言之，叠层121的顶端是低于基体区111的下方边缘。
本发明实施例中，由于沟槽112为深沟槽，因此栅极结构12也会从外延层11的表面延伸到漂移区110内，如此，有助于增加沟槽功率半导体元件1的崩溃电压，然而却会增加栅极与漏极之间的寄生电容(Cp)。
如图3所示，栅极124和漏极之间的寄生电容Cp是由第一电容C1、第二电容C2及第三电容C3并联而形成，亦即Cp＝C1+C2+C3。
过高的寄生电容Cp会降低沟槽式功率半导体元件1的切换速度。因此，在本发明实施例中，在栅极124中形成PN接面127。由于PN接面127在逆向偏压下可产生接面电容(junction capacitance,Cj)，且接面电容Cj是和寄生电容Cp串联，使栅极/漏极等效电容(Cgd)、寄生电容Cp及接面电容Cj满足下列关系式：Cgd＝(Cp*Cj)/(Cp+Cj)。由于栅极/漏极等效电容Cgd会比原本的寄生电容Cp更小，因而可使沟槽式功率半导体元件1的切换损失降低。
另外，为了在沟槽式功率半导体元件1处于导通状态(ON)时，可在栅极124的PN接面127产生接面电容(Cj)，上掺杂区126会和源极区113具有基本相同的导电型，而和基体区具有相反的导电型。以NMOS晶体管为例，源极区113与上掺杂区126皆为N型掺杂区，而基体区111与下掺杂区125皆为P型掺杂区。
当对栅极124的上掺杂区126施加正偏压时，基体区111的负电荷会累积至沟槽112侧边而形成源极与漏极之间的载子通道，使沟槽式功率半导体元件1处于导通状态。
然而，在栅极124的PN接面127则由于逆向偏压而产生耗尽区，可形成接面电容(Cj)，从而降低栅极/漏极等效电容(Cgd)。反之，以PMOS晶体管为例，源极区113与上掺杂区126皆为P型掺杂，而基体区111与下掺杂区125皆为N型掺杂。
综上所述，本发明的有益效果在于，本发明的沟槽式功率半导体元件及其制造方法可在栅极中形成PN接面。由于PN接面在逆向偏压下可产生接面电容(junctioncapacitance,Cj)，且接面电容是和栅极/漏极之间的寄生电容(Cp)串联，因此可降低栅极/漏极的等效电容(Cgd)。
另外，在沟槽式功率半导体元件的制造方法中，基体区的基体热扩散制程可在形成初始栅极结构的步骤之前，且执行源极掺杂制程时会同步对沟槽内的结构进行掺杂，随后再执行热扩散制程来同步形成源极区以及具有PN接面的栅极。如此，可以避免多次的热扩散制程导致栅极的上掺杂区与下掺杂区内的导电型杂质相互扩散，而无法使栅极具有PN接面以及影响元件特性。
以上所公开的内容仅为本发明的较佳可行实施例，并非因此局限本发明的权利要求的保护范围，故凡运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求的保护范围内。

Claims (12)

1.一种沟槽式功率半导体元件的制造方法，其特征在于，所述沟槽式功率半导体元件的制造方法包括：
形成一外延层于一基材上；
形成一基体区于所述外延层内；
形成一沟槽于所述外延层中；
形成一初始栅极结构于所述沟槽内，其中所述初始栅极结构包括一覆盖所述沟槽的栅绝缘层、一覆盖所述栅绝缘层下半部的叠层、一从所述沟槽的上半部延伸至下半部的第一重掺杂半导体结构以及两个位于所述叠层上的第二重掺杂半导体结构，所述两个第二重掺杂半导体结构设于所述栅绝缘层与所述第一重掺杂半导体结构之间，所述第一重掺杂半导体结构与所述第二重掺杂半导体结构分别具有第一导电型杂质及第二导电型杂质；
执行一掺杂制程，同步地以一外加第二导电型杂质植入在所述基体区内形成一第一表层掺杂区以及在所述第一重掺杂半导体结构的顶部形成一第二表层掺杂区；以及
执行一热扩散制程，以使所述第一表层掺杂区形成一源极区，且在所述沟槽内形成一栅极；
其中，所述栅极包括一上掺杂区以及一下掺杂区，所述上掺杂区与所述下掺杂区之间形成一PN接面，所述上掺杂区的第二导电型杂质的浓度是由所述上掺杂区的外围朝所述上掺杂区的内部递减。
2.如权利要求1所述的沟槽式功率半导体元件的制造方法，其特征在于，形成所述初始栅极结构的步骤是在形成所述基体区的步骤之后。
3.如权利要求1所述的沟槽式功率半导体元件的制造方法，其特征在于，所述叠层包括一第一介电层与一第二介电层，所述第一介电层夹设于所述第二介电层与所述栅绝缘层之间，且构成所述第一介电层的材料不同于构成所述第二介电层以及所述栅绝缘层的材料。
4.如权利要求1所述的沟槽式功率半导体元件的制造方法，其特征在于，形成所述初始栅极结构的步骤包括：
依序在所述沟槽内形成所述栅绝缘层、一第一初始介电层以及一第二初始介电层；
形成所述第一重掺杂半导体结构于沟槽内；去除位于所述沟槽上半部的所述第二初始介电层；
去除位于所述沟槽上半部的所述第一初始介电层，以在所述沟槽下半部形成所述叠层；以及
分别形成两个所述第二重掺杂半导体结构于两个凹槽内，其中两个所述凹槽为去除所述第二初始介电层上半部与第一初始介电层上半部而形成。
5.如权利要求1所述的沟槽式功率半导体元件的制造方法，其特征在于，所述PN接面所在的位置低于所述基体区的最低点。
6.如权利要求1所述的沟槽式功率半导体元件的制造方法，其特征在于，所述PN接面所在的位置低于所述叠层的顶部。
7.一种沟槽式功率半导体元件，其特征在于，所述沟槽式功率半导体元件包括：
一基材；
一外延层，其位于所述基材上，并具有一沟槽；以及
一栅极结构，其位于所述沟槽内，其中所述栅极结构包括:
一栅绝缘层，其覆盖所述沟槽；
一叠层，其覆盖所述栅绝缘层的下半部；及
一栅极，其位于所述沟槽内，所述栅极以所述栅绝缘层及所述叠层与所述外延层隔离，其中所述栅极包括一被所述叠层围绕的下掺杂区以及一位于所述叠层及所述下掺杂区上方的上掺杂区，所述上掺杂区与所述下掺杂区之间形成一PN接面，所述上掺杂区内的杂质浓度是由所述上掺杂区的外围朝所述上掺杂区的内部递减。
8.如权利要求7所述的沟槽式功率半导体元件，其特征在于，所述的沟槽式功率半导体元件还包括:
一基体区，其位于所述外延层内并和所述栅极结构的上半部相邻；以及
一源极区，其位于外延层内并和所述栅极结构的上半部相邻，其中所述源极区位于所述基体区的上方，且所述PN接面所在的位置低于所述基体区的最低点。
9.如权利要求8所述的沟槽式功率半导体元件，其特征在于，所述叠层的顶端低于所述基体区的下方边缘。
10.如权利要求7所述的沟槽式功率半导体元件，其特征在于，所述叠层包括一第一介电层以及一夹设于所述第一介电层与所述下掺杂区之间的第二介电层，且构成所述第一介电层的材料不同于构成所述第二介电层以及所述栅绝缘层的材料。
11.如权利要求10所述的沟槽式功率半导体元件，其特征在于，所述第一介电层与所述第二介电层的材料分别为氮化硅与氧化硅。
12.如权利要求10所述的沟槽式功率半导体元件，其特征在于，所述第一介电层与所述第二介电层具有高蚀刻选择比。
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