CN101807546A

CN101807546A - 沟道式金属氧化物半导体元件及其制作方法

Info

Publication number: CN101807546A
Application number: CN 200910007232
Authority: CN
Inventors: 许修文
Original assignee: NIKESEN MICRO ELECTRONIC CO Ltd
Current assignee: NIKESEN MICRO ELECTRONIC CO Ltd; Niko Semiconductor Co Ltd
Priority date: 2009-02-13
Filing date: 2009-02-13
Publication date: 2010-08-18
Anticipated expiration: 2029-02-13
Also published as: CN101807546B

Abstract

一种沟道式金属氧化物半导体元件的制作方法。在栅极介电层上，沿着栅极沟道的内壁沉积一第一多晶硅层。然后，植入第一导电型的掺杂物至位于栅极沟道底部的第一多晶硅层。接下来，沉积一掺杂有第二导电型掺杂物的第二多晶硅层覆盖第一多晶硅层。随后，施以高温工艺，使第一多晶硅层与第二多晶硅层内的掺杂物扩散，而形成一位于栅极沟道底部的第一导电型的第一掺杂区与一第二导电型的第二掺杂区。

Description

沟道式金属氧化物半导体元件及其制作方法

技术领域

本发明涉及一种沟道式金属氧化物半导体元件及其制作方法，尤其是一种低栅极电容(Cgd)的沟道式金属氧化物半导体元件及其制作方法。

背景技术

相较于传统的平面式金属氧化物半导体元件，电流走向是沿着平行于基材表面的走向，沟道式金属氧化物半导体元件将栅极设置于沟道内，改变金属氧化物半导体元件的通道位置，而使得金属氧化物半导体元件的电流走向垂直于基材。因此，可以缩小元件的尺寸，提高元件的积极度，而有利于降低制作成本。市面上常见的金属氧化物半导体元件包括金属氧化物半导体场效应晶体管(MOSFET)、绝缘栅二极晶体管(IGBT)等。

金属氧化物半导体元件在运作过程中主要的能量损耗来源包括导通电阻造成的导通损失，以及来源于栅极电荷的切换损失。随着元件操作频率的提高，切换损失所占的比重也就越加重要。一般而言，可通过降低金属氧化物半导体元件的栅极至漏极的电容值(Cgd)以改善切换速度，降低切换损失。不过，为了降低金属氧化物半导体元件的栅极至漏极的电容值，往往会大幅增加金属氧化物半导体元件的工艺的复杂度，而造成制作成本的提高。

因此，寻找一个简单的制作方法以降低金属氧化物半导体元件的栅极至漏极的电容值，是本技术领域一个重要的课题。

发明内容

本发明所要解决的技术问题在于提供一种沟道式金属氧化物半导体元件及其制作方法，可以降低栅极至漏极的电容值以降低切换损失，进一步提升效率。

本发明的一实施例提供一种沟道式金属氧化物半导体元件的制作方法，包括下列步骤：(a)提供一基板；(b)形成一外延层于基板上；(c)制作至少一栅极沟道于外延层内；(d)制作一栅极介电层于栅极沟道的内壁；(e)沿着栅极沟道的内壁，沉积一第一多晶硅层；(f)植入第一导电型的掺杂物至位于栅极沟道底部的部分第一多晶硅层；(g)沉积一第二多晶硅层覆盖第一多晶硅层，此第二多晶硅层掺杂有第二导电型的掺杂物；以及(h)施以高温工艺，使第一多晶硅层与第二多晶硅层内的掺杂物扩散，形成一第一导电型的第一掺杂区与一第二导电型的第二掺杂区，其中，第一掺杂区位于栅极沟道的底部，第二掺杂区与第一掺杂区间形成有一PN结电容(junction capacitor)。

在本发明的一实施例中，第二掺杂区的上表面制作有一金属硅化物层，以降低栅极电阻。

在本发明的一实施例中，在植入第一导电型的掺杂物在第一多晶硅层的步骤前，先在第一多晶硅层的表面覆盖一牺牲氧化层，以防止第一导电型的掺杂物植入位于栅极沟道侧壁处的第一多晶硅层。

在本发明的一实施例中，直接沿着垂直基板的方向植入第一导电型的掺杂物至裸露的第一多晶硅层。

依据前述制作方法，本发明提供一种沟道式金属氧化物半导体元件。此沟道式金属氧化物半导体元件包括一基板、一外延层、至少一栅极沟道、一栅极介电层与一多晶硅栅极。其中，外延层位于基板上。栅极沟道位于外延层内。栅极介电层位于栅极沟道的内壁。多晶硅栅极位于栅极沟道内，并且具有一第一导电型的第一掺杂区与一第二导电型的第二掺杂区。其中，第一掺杂区位于栅极沟道的底部，第二掺杂区位于第一掺杂区上，并且，第一掺杂区与第二掺杂区之间形成一PN结电容。

本发明的实施例所提供的沟道式金属氧化物半导体元件中，多晶硅栅极内具有一第一导电型的第一掺杂区与一第二导电型的第二掺杂区。因此，此沟道式金属氧化物半导体元件的栅极电容，除了包括由外延层、栅极介电层与第一掺杂区所构成的电容，还包括位于第一掺杂区与第二掺杂区间的PN结电容，并且，此二个电容是串接于栅极与漏极间。因此，PN结电容的存在有助于降低栅极电容值(Cgd)，以降低切换损失，进一步提升效率。

以上的概述与接下来的详细说明皆为示范性质，是为了进一步说明本发明的申请专利范围。而有关本发明的其他目的与优点，将在后续的说明与附图加以阐述。

附图说明

图1A至图1E显示本发明沟道式功率半导体元件的制作方法的第一实施例；

图2显示本发明沟道式功率半导体元件的制作方法的第二实施例；以及

图3显示本发明沟道式功率半导体元件的制作方法的第三实施例。

其中，附图标记：

沟道式金属氧化物半导体元件100

基板110

外延层120

光阻图案层125

栅极沟道130

栅极介电层140

多晶硅栅极150

第一多晶硅层152

离子植入区域152a，152b

牺牲氧化层SAC

第二多晶硅层154

第一掺杂区158

第二掺杂区156

源极掺杂区160

层间介质层170

重掺杂区180

金属硅化物层190

电容Cox

结电容Cc

具体实施方式

图1A至图1E显示本发明沟道式金属氧化物半导体元件的制作方法的第一实施例。如图1A所示，首先提供一基板110，并于此基板110上形成一外延层120。随后，制作一光阻图案层125于此外延层120D上表面，定义出栅极沟道130的位置。接下来，通过此光阻图案层125蚀刻外延层120，制作至少一栅极沟道130于外延层120内。

然后，如图1B所示，移除光阻图案层125，并且制作一栅极介电层140于栅极沟道130的内壁。栅极介电层140可以由氧化硅或是氮化硅所构成。就制作工艺上而言，由氧化硅构成的栅极介电层140可以通过热氧化的方式或是化学气相沉积的方式形于外延层120的裸露表面。由氮化硅构成的栅极介电层140则可利用化学气相沉积的方式形成于外延层120的裸露表面。

随后，沿着外延层120的上表面以及栅极沟道130的内壁的高低起伏，沉积一第一多晶硅层152覆盖栅极介电层140。就一较佳实施例而言，此第一多晶硅层152可以是一未掺杂(undoped)多晶硅层或是一轻掺杂多晶硅层，其掺杂类型可以是P型掺杂或是N型掺杂。举例来说，此第一多晶硅层152的掺杂浓度最好是小于5e¹⁷/cm³。

接下来，在第一多晶硅层152上形成一牺牲氧化层SAC。然后，以垂直基板110的方向为离子植入方向，通过牺牲氧化层SAC植入P型掺杂物(例如硼离子)于第一多晶硅层152内。植入区域如图中标号152a所示。在本实施例中，P型掺杂物的植入方向大致垂直于栅极沟道130底部，不过，却是以接近90度的入射角射向栅极沟道130侧壁。因此，适当控制离子植入的能量，即可使P型掺杂物贯穿栅极沟道130底部的牺牲氧化层SAC，同时又不至于植入位于栅极沟道130侧壁处的第一多晶硅层152，而达到选择性植入P型掺杂物至位于栅极沟道130底部的第一多晶硅层152的目的。

接下来，如图1C所示，移除牺牲氧化层SAC，然后，全面沉积一第二多晶硅层154覆盖第一多晶硅层152，并且填满栅极沟道130。此第二多晶硅层154直接与第一多晶硅层152的上表面相接触，并且掺杂有N型的掺杂物。其掺杂浓度远大于施以离子植入工艺前的第一多晶硅层152。随后，如图1D所示，以回蚀刻(etch back)方式去除多晶硅层152，154中不必要的部分，留下位于栅极沟道130内的多晶硅栅极150。如图中所示，此多晶硅栅极150包括邻接于栅极介电层140的第一多晶硅层152与位于栅极沟道130中央处的第二多晶硅层154。

接下来，如图1E所示，施以高温工艺，使第一多晶硅层152与第二多晶硅层154内的掺杂物扩散。如图1D所示，位于栅极沟道130底部的第一多晶硅层152被植入高浓度的P型掺杂物，这些P型掺杂物经高温扩散会在栅极沟道130底部的第一多晶硅层152中形成P型的第一掺杂区158。相较之下，位于栅极沟道130侧壁处的第一多晶硅层152具有的P型掺杂物的浓度远低于相邻第二多晶硅层154内的N型掺杂物的浓度。此处的第一多晶硅层152会因为来自于第二多晶硅层154的N型掺杂物而改变其导电型，进而与第二多晶硅层154整体形成N型的第二掺杂区156于P型第一掺杂区158的上方。并且，在P型第一掺杂区158与N型第二掺杂区156之间会形成一PN结表面(junction surface)。此PN结表面在金属氧化物半导体元件运作时会构成一结电容(junction capacitor)以降低栅极至漏极的电容值(Cgd)。

如图1E所示，一般的金属氧化物半导体元件的制作方法在形成多晶硅栅极150后，随即植入P型掺杂物于外延层120中，并施以高温工艺，使植入外延层120内的P型掺杂物扩散而构成本体122。本实施例可以直接利用此高温工艺使多晶硅栅极150内的P型与N型掺杂物扩散，形成如前段所述的P型第一掺杂区158与N型第二掺杂区156。因此，本实施例可直接套用原本的制作流程，而不需要额外的高温工艺以形成第一掺杂区158与第二掺杂区156在多晶硅栅极150中。

随后，如同典型金属氧化物半导体元件的制作方法，形成源极掺杂区160于本体122内，并沉积一层间介质层170覆盖栅极沟道130内的多晶硅栅极150。然后，以此层间介质层170为掩膜，形成一P型重掺杂区180于相邻二源极掺杂区160之间，而完成本发明的金属氧化物半导体元件。

在前述实施例中，本体122在完成多晶硅栅极150的制作后，再以离子植入方式制作于外延层120中。不过，本发明并不限于此。另一种典型的金属氧化物半导体元件的制作方法在制作栅极沟道130前，先在外延层120上覆盖一本体层，以省略离子植入步骤。本发明亦可搭配此制作方法。此制作方法虽然可以省略形成本体所需要的离子植入步骤，但是仍然无法省略形成源极掺杂区所需的离子植入步骤。因此，就本发明的一实施例而言，在完成多晶硅栅极150的制作后，可利用形成源极掺杂区160所需搭配的高温工艺，使多晶硅栅极150内的掺杂物扩散，以形成P型第一掺杂区158与N型第二掺杂区156。

在前述实施例中，第一多晶硅层152内所植入的是P型掺杂物，第二多晶硅层154内则是混入N型的掺杂物。不过，本发明并不限于此。为了在第一掺杂区158与第二掺杂区156间形成一结电容，亦可在第一多晶硅层152中植入N型掺杂物，同时选用混入P型掺杂物的多晶硅材料制作第二多晶硅层154。此外，为了确保第一掺杂区158与第二掺杂区156具有足够高的掺杂浓度以避免栅极电阻过高，第一掺杂区158与第二掺杂区156的掺杂浓度通常必须大于本体122的掺杂浓度。举例来说，金属氧化物半导体元件的本体122的掺杂浓度约是介于le¹⁶/cm³～le¹⁸/cm³，本实施例的第一掺杂区158与第二掺杂区156的掺杂浓度最好是介于le¹⁸/cm³～le²⁰/em³。

其次，在本实施例中，第一多晶硅层152是一未掺杂多晶硅层或是一轻掺杂多晶硅层，其掺杂浓度小于5e¹⁷/cm³。不过，本发明亦不限于此。第一多晶硅层152的掺杂浓度的高低与植入第一多晶硅层152的P型掺杂物的量具有相关性。也就是说，只要植入第一多晶硅层152的P型掺杂物的量足以抵销第一多晶硅层152内原本的N型掺杂物，而可以在第一多晶硅层152中形成P型第一掺杂区158，即可适用于本发明。

图1E同时显示本发明所提供的沟道式金属氧化物半导体元件100的一实施例。如图中所示，此沟道式金属氧化物半导体元件100包括一基板110、一外延层120、至少一栅极沟道130、一P型本体122、一栅极介电层140、一多晶硅栅极150、至少一源极掺杂区160与一层间介质层170。其中，外延层120位于基板110上。栅极沟道130位于外延层120内，并由外延层120的上表面向下延伸。

P型本体122位于外延层120内，并且环绕栅极沟道130。栅极介电层140覆盖栅极沟道130的内壁。多晶硅栅极150位于栅极沟道130内。源极掺杂区160位于本体122内，并且邻接于栅极沟道130。此外，在相邻二源极掺杂区160间的本体122内具有一P型重掺杂区180。

此多晶硅栅极150具有一P型的第一掺杂区158与一N型的第二掺杂区156。其中，第一掺杂区158位于栅极沟道130的底部，第二掺杂区156位于第一掺杂区158上方，并且，第一掺杂区158与第二掺杂区156之间形成一PN结表面。就一较佳实施例而言，第一掺杂区158完全覆盖栅极沟道130的底面。

同时请参照图1D，前述多晶硅栅极150实质上是由邻接于栅极介电层140且覆盖栅极沟道130侧壁与底面的第一多晶硅层152与位于栅极沟道130中央的第二多晶硅层154所构成。第一掺杂区158大致是位于第一多晶硅层152内。

图2显示本发明沟道式金属氧化物半导体元件的制作方法的第二实施例。以下仅就本实施例与第一实施例的差异处进行说明。相较于第一实施例的制作方法，本实施例在完成多晶硅栅极150的制作后，在第二掺杂区156的上表面制作一金属硅化物层190以降低栅极电阻值。此金属硅化物层190可以利用典型的自对准金属硅化物制作技术制作。值得注意的是，典型的自对准金属硅化物制作技术使用高温工艺使金属(例如钛)与硅反应生成金属硅化物，此高温工艺同时可以使多晶硅栅极150内的掺杂物扩散而在多晶硅栅极150内生成第一掺杂区158与第二掺杂区156。

图3显示本发明沟道式金属氧化物半导体元件的制作方法的第三实施例。以下仅就本实施例与第一实施例的差异处进行说明。相较于第一实施例的制作方法在第一多晶硅层152上制作牺牲氧化层SAC以达到选择性植入P型掺杂物至栅极沟道130底部的第一多晶硅层152的目的，本实施例则是省略牺牲氧化层SAC，直接植入P型掺杂物至第一多晶硅层152中。详言之，由于栅极沟道130侧壁处的第一多晶硅层152的表面大致平行于P型掺杂物的植入方向，因此，即使没有覆盖牺牲氧化层SAC，P型掺杂物也不容易植入位于栅极沟道130侧壁处的第一多晶硅层152。因而可以实现选择性植入P型掺杂物于栅极沟道130底部的第一多晶硅层152(植入区域如图中标号152b所示)的目的。同时，由于本实施例省略牺牲氧化层SAC的制作，因此，在植入P型掺杂物在栅极沟道130底部的第一多晶硅层152后，如图1C所示，可直接沉积一第二多晶硅层154覆盖第一多晶硅层152。

请参照图1E，本发明的沟道式金属氧化物半导体元件的栅极至漏极的电容值(Cgd)来自于由外延层120、栅极介电层140与第一掺杂区158所构成的电容Cox，串接位于第一掺杂区158与第二掺杂区156间的结电容Cc。此结电容Cc的存在可以使栅极至漏极的电容值(Cgd)低于存在于栅极介电层140的电容Cox的电容值。因此，相较于传统的沟道式金属氧化物半导体元件，本发明的沟道式金属氧化物半导体元件100可以降低栅极电容值(Cgd)，以降低切换损失，进一步提升效率。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种沟道式金属氧化物半导体元件的制作方法，其特征在于包括：

提供一基板；

形成一外延层于该基板上；

制作至少一栅极沟道于该外延层内；

制作一栅极介电层于该栅极沟道的内壁；

沿着该栅极沟道的内壁，沉积一第一多晶硅层；

植入一第一导电型的掺杂物至位于该栅极沟道底部的部分该第一多晶硅层；

沉积一第二多晶硅层覆盖该第一多晶硅层，该第二多晶硅层掺杂有一第二导电型的掺杂物；以及

施以高温工艺，使该第一多晶硅层与该第二多晶硅层内的掺杂物扩散，形成一第一导电型的第一掺杂区与一第二导电型的第二掺杂区，该第一导电型的第一掺杂区位于该栅极沟道的底部，该第二导电型的第二掺杂区与该第一导电型的第一掺杂区之间形成一PN结电容。

2.根据权利要求1所述的制作方法，其特征在于在沉积该第一多晶硅层的步骤后，还包括形成一牺牲氧化层覆盖该第一多晶硅层，该第一导电型的掺杂物通过该牺牲氧化层植入该第一多晶硅层，并且，在沉积该第二多晶硅层的步骤前，还包括移除该牺牲氧化层。

3.根据权利要求1所述的制作方法，其特征在于，该第一多晶硅层为一未掺杂多晶硅层或是一轻掺杂多晶硅层。

4.根据权利要求1所述的制作方法，其特征在于在形成该第一导电型的第一掺杂区与该第二导电型的第二掺杂区的步骤后，还包括形成一金属硅化物层于该第二导电型的第二掺杂区的表面。

5.根据权利要求1所述的制作方法，其特征在于在沉积该第二多晶硅层覆盖该第一多晶硅层的步骤后，还包括回蚀刻该第一多晶硅层与该第二多晶硅层以形成一多晶硅栅极于该栅极沟道内。

6.根据权利要求1所述的制作方法，其特征在于，该第一导电型的第一掺杂区的掺杂浓度与该第二导电型的第二掺杂区的掺杂浓度大致相当。

7.一种沟道式金属氧化物半导体元件，其特征在于包括：

一基板；

一外延层，位于该基板上；

至少一栅极沟道，位于该外延层内；

一栅极介电层，位于该栅极沟道的内壁；以及

一多晶硅栅极，具有一第一导电型的第一掺杂区与一第二导电型的第二掺杂区，该第一导电型的第一掺杂区位于该栅极沟道的底部，该第二导电型的第二掺杂区位于该第一导电型的第一掺杂区上，并且，该第一导电型的第一掺杂区与该第二导电型的第二掺杂区之间形成一PN结电容。

8.根据权利要求7所述的沟道式金属氧化物半导体元件，其特征在于，该第一多晶硅层为一未掺杂多晶硅层或是一轻掺杂多晶硅层。

9.根据权利要求7所述的沟道式金属氧化物半导体元件，其特征在于，该第一导电型的第一掺杂区的掺杂浓度与该第二导电型的第二掺杂区的掺杂浓度大致相当。

10.根据权利要求7所述的沟道式金属氧化物半导体元件，其特征在于，该多晶硅栅极由一第一多晶硅层与一第二多晶硅层所构成，该第一多晶硅层邻接于该栅极介电层，该第二多晶硅层位于该多晶硅栅极的中央，该第一导电型的第一掺杂区大致位于该第一多晶硅层内。