KR101381038B1 - 전력 ｍｏｓｆｅｔ 및 그 형성 방법 - Google Patents

전력 ｍｏｓｆｅｔ 및 그 형성 방법 Download PDF

Info

Publication number
KR101381038B1
KR101381038B1 KR1020120055612A KR20120055612A KR101381038B1 KR 101381038 B1 KR101381038 B1 KR 101381038B1 KR 1020120055612 A KR1020120055612 A KR 1020120055612A KR 20120055612 A KR20120055612 A KR 20120055612A KR 101381038 B1 KR101381038 B1 KR 101381038B1
Authority
KR
South Korea
Prior art keywords
region
drift region
gate electrode
semiconductor
conductivity type
Prior art date
Application number
KR1020120055612A
Other languages
English (en)
Other versions
KR20130061036A (ko
Inventor
치 창 청
푸 유 추
류에이 신 리우
시아오 친 투안
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130061036A publication Critical patent/KR20130061036A/ko
Application granted granted Critical
Publication of KR101381038B1 publication Critical patent/KR101381038B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Abstract

전력 MOSFET은 반도체 기판의 윗면에서부터 반도체 기판내로 연장하는 반도체 영역을 포함하며, 반도체 영역은 제1 도전 유형을 갖는다. 게이트 유전체 및 게이트 전극은 반도체 영역 위에 배치된다. 제1 도전 유형과 반대인 제2 도전 유형의 드리프트 영역은 반도체 기판의 윗면에서부터 반도체 기판내로 연장한다. 유전체 층은 드리프트 영역의 윗면 위에 있으면서 이 윗면과 접촉하는 부분을 갖는다. 도전성 필드 플레이트는 유전체 층 위에 있다. 소스 영역과 드레인 영역은 게이트 전극의 양측면상에 있다. 드레인 영역은 제1 드리프트 영역과 접촉한다. 바닥 금속층은 필드 플레이트 위에 있다.

Description

전력 ＭＯＳＦＥＴ 및 그 형성 방법{POWER MOSFETS AND METHODS FOR FORMING THE SAME}
본 출원은 전력 MOSFET 및 그 형성 방법에 관한 것이다.
본 출원은 “Power MOSFETs and Methods for Forming the Same”이라는 명칭으로 2011년 11월 30일에 가출원된 미국 특허 출원 번호 제61/565,177호에 대해 우선권을 주장하며, 그 전체 내용은 여기서 참조로서 병합된다. 본 발명의 배경이 되는 기술은 미국 특허 출원 공개 번호 제2008/0296702 A1호(2008.12.4. 공개), 미국 특허 제6,664,593호(2003.12.16. 공개), 미국 특허 제6,664,596호(2003.12.16. 공개)에 개시되어 있다.
전력 금속 산화물 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor; MOSFET)는 p형 불순물 또는 n형 불순물로 약하게 도핑된 드리프트 영역들을 포함한다. 드리프트 영역들의 불순물 농도는 낮으며, 이 때문에 전력 MOSFET의 항복전압들은 증가된다. 통상적인 MOSFET은 각각의 게이트 전극 아래에서 연장하는 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역을 갖는다. 드레인측 드리프트 영역은 게이트 전극 아래에서 연장하고, 드레인측 드리프트 영역과는 반대의 도전유형을 갖는 채널 영역에 접해 있다. 채널 영역은 또한 게이트 전극 아래에서 연장한다.
전력 MOSFET은 반도체 기판의 윗면에서부터 반도체 기판내로 연장하는 반도체 영역을 포함하며, 반도체 영역은 제1 도전 유형을 갖는다. 게이트 유전체 및 게이트 전극은 반도체 영역 위에 배치된다. 제1 도전 유형과 반대인 제2 도전 유형의 드리프트 영역은 반도체 기판의 윗면에서부터 반도체 기판내로 연장한다. 유전체 층은 드리프트 영역의 윗면 위에서 이 윗면과 접촉하는 부분을 갖는다. 도전성 필드 플레이트는 유전체 층 위에 있다. 소스 영역과 드레인 영역은 게이트 전극의 양측면상에 있다. 드레인 영역은 제1 드리프트 영역과 접촉한다. 바닥 금속층은 필드 플레이트 위에 있다.
실시예들에서, 필드 플레이트를 형성함으로써, 전력 MOSFET의 항복 전압은 증가한다. 게다가, 게이트와 드레인간 캐패시턴스는 최소가 되어, 개선된 디바이스 성능을 초래시킨다. 복수의 N형 드리프트 영역들의 형성은 감소된 표면 필드(reduced surface field; RESURF) 구조물을 형성하는데, 이것은 게이트 전극과 N형 드리프트 영역의 코너들간의 전기장을 감소시키는데 도움을 준다. 실시예들에서, N형 드리프트 영역들은 게이트 전극과 게이트 유전체의 형성 이후에 형성되며, 이에 따라, N형 드리프트 영역들의 열적 버짓은 감소되고, 따라서 N형 드리프트 영역들의 프로파일은 보다 잘 제어될 수 있다.
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 7은 몇몇의 예시적인 실시예들에 따른 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 제조시의 중간 스테이지들의 단면도들이다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시의 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
다양한 예시적인 실시예들에 따른 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 및 그 형성방법이 제공된다. 전력 MOSFET을 형성하기 위한 중간 스테이지들이 예시된다. 실시예들에 따른 전력 MOSFET의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 참조 부호들은 동일한 엘리먼트들을 지정하는데 이용된다.
도 1을 참조하면, 반도체 기판(20)이 제공된다. 반도체 기판(20)은 결정질 실리콘 또는, 실리콘 게르마늄, 실리콘 탄소 등과 같은 다른 반도체 물질들을 포함할 수 있다. N+ 매립층(N+ Buried Layer; NBL)(22)은 기판(20)의 일부분에서 형성되며, NBL은 기판(20)의 윗면 가까이에서 윗면 아래에 있다. NBL(22)은 n형 도펀트를 기판(20)의 중간 영역에 주입(implant)하여 형성될 수 있다. 예를 들어, NBL(22)은 약 1 x 1017/㎤와 약 1 x 1019/㎤ 사이의 농도, 또는 이보다 높은 농도로 인을 주입하여 형성될 수 있다. 대안적으로, 비소와 안티몬과 같은 다른 n형 도펀트들이 주입될 수 있다. 몇몇의 대안적인 실시예들에서, NBL(22)은 원래의 기판(20)의 표면 부분을 주입하고, 그런 후 NBL(22) 위에 반도체 층을 에피택셜방식으로 성장시킴으로써 형성된다. 그런 후 영역들(24, 26)이 주입을 통해 에피택시 반도체 층에서 형성된다.
N웰 영역(24)이 기판(20)에서 형성되고, 기판(20)의 윗면에서부터 아래로 연장하여 NBL(22)과 접촉한다. N웰 영역(24)은 예컨대 n형 불순물을 기판(20)에 주입하여 형성될 수 있다. P형 영역(26)이 또한 NBL(22) 위에 형성되며, 기판(20)의 윗면에서부터 NBL(22) 까지 연장할 수 있다. P형 영역(26)은 약 1015/㎤와 약 1017/㎤ 사이의 농도를 가질 수 있지만, 이보다 더 높거나 또는 이보다 더 낮은 농도가 이용될 수 있다. N웰 영역(24)의 가장자리는 p형 영역(26)의 가장자리와 접촉한다. 비록 N웰 영역(24)의 일측면만이 도시되지만, 도 1에서의 구조물의 평면도에서는, N웰 영역(24)이 링 형상(예컨대, 직사각형 링 형상)을 가질 수 있고, P형 영역(26)을 둘러쌀 수 있다는 것을 유념한다.
절연 영역들(30)이 또한 기판(20)의 윗면에서부터 기판(20)내로 연장하도록 형성된다. 절연 영역들(30)은 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들일 수 있으며, 이로써 이것은 이후부터 STI 영역들(30)로서 칭하지만, 이 영역들은 또한 필드 산화물 영역들과 같은 다른 유형들의 절연 영역들일 수 있다. 필드 산화물 영역들은 실리콘의 열 산화물을 포함할 수 있으며, 이것은 실리콘 기판(20)의 국부적 산화를 통해 형성될 수 있다.
도 2는 실시예들에 따른 게이트 유전체(32)와 게이트 전극(34)의 형성을 도시한다. 몇몇의 실시예들에서, 게이트 유전체(32)는 P형 영역(26)의 부분들을 덮도록 퇴적된다. 게이트 유전체(32)는 실리콘 산화물, 실리콘 질화물, 하이 k 유전체 물질, 이들의 다중층들, 또는 이들의 조합을 포함할 수 있다. 게이트 전극(34)은 게이트 유전체(32) 위에 퇴적된다. 게이트 전극(34)은 도핑된 폴리실리콘, 금속, 금속 합금 등과 같은 도전성 물질을 포함한다. 제1 패턴화 단계에서, P형 영역(26)의 일부분이 노출되도록, 게이트 유전체(32)와 게이트 전극(34)이 패턴화된다. 그런 후 주입이 수행되어, P바디(38)가 형성되도록 P형 영역(26)의 노출 부분을 도핑한다. 몇몇의 예시적인 실시예들에서, P바디(38)는 P형 영역(26)의 불순물 농도보다 높은 p형 불순물 농도를 갖는다. 예를 들어, P바디(38)의 p형 불순물 농도는 약 1016/㎤와 약 1018/㎤ 사이일 수 있지만, 이보다 더 높거나 또는 이보다 더 낮은 불순물 농도가 채택될 수 있다. 주입은 경사질 수 있어서, P바디(38)는 게이트 전극(34) 바로 아래에서 연장한다.
P바디(38)의 형성 이후, 제2 패턴화가 수행되고, 게이트 유전체(32)와 게이트 전극(34)이 추가적으로 패턴화된다. 결과적인 구조체는 도 3에 도시된다. 결과적인 구조체에서, 게이트 전극(34)은 가장자리(34A)를 포함하고, 이 가장자리(34A)는 P형 영역(26)의 부분에 의해 가장 가까운 STI 영역(30)(이것은 다른 STI 영역들(30)로부터 구별되도록 30A로서 표시된다)으로부터 이격되어 있다.
다음으로, 도 4를 참조하면, 하나 또는 복수의 주입들이 수행되어 N형 드리프트 영역(들)(40)을 형성한다. 몇몇의 실시예들에서, N형 드리프트 영역(들)(40)은 단일 N형 드리프트 영역(40-1로서 표시됨)만을 포함한다. 대안적으로, N형 드리프트 영역들(40)은 40-1 내지 40-n으로서 표시된 복수의 N형 드리프트 영역들을 포함하며, 여기서 정수 "n"은 1보다 크며, 2, 3, 4, 5와 동일할 수 있거나 또는 그 이상일 수 있다. N형 드리프트 영역들(40)의 순 n형 불순물 농도는 약 1015/㎤와 약 1017/㎤ 사이일 수 있지만, 이보다 더 높거나 또는 이보다 더 낮은 불순물 농도가 채택될 수 있다. N형 드리프트 영역들(40)을 형성하기 위해, 포토레지스트(41)가 형성되어 P바디(38) 및 주입되지 않을 다른 영역들을 덮을 수 있다. N형 드리프트 영역들(40)의 형성 이후, 포토 레지스트(41)는 제거된다. N형 드리프트 영역(40-1)은 기판(20)의 윗면에서부터 기판(20)내로 연장한다. N형 드리프트 영역들(40)의 주입은 게이트 전극(34)을 주입 마스크로서 이용하여 수행되기 때문에, N형 드리프트 영역들(40)의 내측 가장자리들(40A)은 게이트 전극(34)의 가장자리(34A)에 실질적으로 정렬된다. 그 결과, 게이트 전극(34)과 N형 드리프트 영역들(40) 사이의 캐패시턴스는 최소가 된다. 몇몇의 예시적인 실시예들에서, N형 드리프트 영역(40-1)의 깊이(D1)는 약 0.02㎛와 약 1㎛의 사이이다.
도 4에서 또한 도시된 바와 같이, 추가적인 N형 드리프트 영역들(40-2 내지 40-n)이 또한 예컨대, 추가적인 주입 단계들을 통해 형성될 수 있으며, 이 주입 단계들은 N형 드리프트 영역(40-1)을 형성하기 위한 주입 에너지보다 높은 주입 에너지를 이용하여 수행된다. N형 드리프트 영역들(40)의 총 계수 n은 부분적으로 각각의 결과적인 전력 MOSFET(100)(도 7)의 희망하는 항복 전압에 의존하며, 보다 큰 항복 전압은 N형 드리프트 영역들(40)의 총 계수 n을 감소시킴으로써 달성될 수 있다.
몇몇의 실시예들에서, N형 드리프트 영역들(40-1 내지 40-n)은 N형 드리프트 영역들(40) 사이에 삽입된 P형 영역(26)의 부분들에 의해 서로 이격된다. 따라서, N형 드리프트 영역들(40-2 내지 40-n)은 전기적으로 부유중일 수 있으며 P형 영역(26)의 부분들에 의해 서로 격리될 수 있다.
다른 실시예들에서, N웰 영역(42)은 예컨대 주입을 통해 형성될 수 있다. N웰 영역(42)은 N형 드리프트 영역들(40)의 우측상에 형성될 수 있고, N웰 영역(42)의 좌측 가장자리는 N형 드리프트 영역들(40)의 우측 가장자리들과 접촉한다. 대안적으로, N웰 영역(42)은 N형 드리프트 영역들(40)의 우측 부분들과 오버랩할 수 있다. 따라서, N웰 영역(42)과 N형 드리프트 영역들(40)의 오버랩 영역들에서, 도핑 농도는 N웰 영역(42)과 N형 드리프트 영역들(40)의 도핑 농도들의 합이다. N웰 영역(42)의 n형 도핑 농도는 N형 드리프트 영역들(40)의 도핑 농도보다 약간 높을 수 있다. N웰 영역(42)의 형성은 도면들에서 도시되지 않은 추가적인 포토레지스트를 필요로 할 수 있다. N웰 영역(42)의 바닥면(42A)은 P형 영역(26)의 일부분에 의해 NBL(22)의 윗면(22A)으로부터 이격될 수 있다. 대안적으로, N웰 영역(42)의 바닥면(42A)은 NBL(22)의 윗면(22A)과 접촉할 수 있다. N웰 영역(42)은 N형 드리프트 영역들(40-1 내지 40-n)과 접합될 수 있으며, 이로써 N형 드리프트 영역들(40) 모두는 서로가 전기적으로 결합된다. N웰 영역(42)의 내측 가장자리(42B)는 N형 드리프트 영역(40-1)의 가장자리(40A)로부터 이격될 수 있다. 이에 따라, N웰 영역(42)은 N형 드리프트 영역(40-1)의 일부분에 의해 게이트 전극(34)으로부터 이격된다.
도 5는 게이트 유전체(32) 및 게이트 전극(34)의 가장자리들상에서의 게이트 스페이서들(44)의 형성을 나타낸다. 그런 후 소스 영역(46)은 각각의 전력 MOSFET의 소스측상에 있는 P바디(38)에서 형성된다. 드레인 영역(48)은 전력 MOSFET의 드레인측상에서 형성이 되고, N형 드리프트 영역(40-1)내로 연장한다. 드레인 영역(48)은 N형 드리프트 영역들(40-2 내지 40-n)내로 연장할 수 있거나 또는 그렇지 않을 수 있다. P형 픽업 영역(50)이 또한 P바디(38)에서 형성된다. N형 픽업 영역(52)이 N웰 영역(24)에서 형성되어 N웰 영역(24)과 NBL(22)의 픽업 영역으로서 작용한다. 소스 영역(46), 드레인 영역(48), 및 픽업 영역(52)은 예컨대, 약 1 x 1019/㎤와 약 2 x 1021/㎤ 사이의 농도로 인과 같은 n형 도펀트를 주입하여 형성될 수 있다. 대안적으로, 비소, 안티몬, 또는 이들의 조합과 같은 n형 도펀트들이 또한 이용될 수 있다. P형 픽업 영역(50)은 예컨대, 약 1 x 1019/㎤와 약 2 x 1021/㎤ 사이의 농도로 붕소, 인듐 등과 같은 p형 도펀트를 주입하여 형성될 수 있다.
도 6은 유전체 층(56)과 필드 플레이트(58)의 형성을 도시한다. 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 하이 k 유전체 물질, 이들의 다중층들, 또는 이들의 조합을 포함할 수 있다. 유전체 층(56)의 두께(T)는 약 100Å와 약 2,500Å 사이일 수 있지만, 다른 두께들이 이용될 수 있다. 유전체 층(56)의 두께(T)는 각각의 전력 MOSFET(100)(도 7)의 희망하는 항복 전압에 기초하여 선택될 수 있다. 보다 높은 항복 전압은 보다 큰 두께(T)를 필요로 하며, 보다 낮은 항복 전압은 보다 작은 두께(T)를 필요로 한다. 유전체 층(56)은 실질적으로 컨포멀(conformal) 층일 수 있으며, 유전체 층(56)의 수평 부분들의 두께는 게이트 스페이서(44)의 측벽상의 유전체 층(56)의 수직 부분의 두께와 실질적으로 동일하다. 뿐만 아니라, 유전체 층(56)은 게이트 전극(34) 위에서 게이트 전극(34)에 정렬된 제1 부분과, N형 드리프트 영역들(40) 위에서 N형 드리프트 영역들(40)에 정렬된 제2 부분을 포함할 수 있다. 제1 부분의 윗면은 유전체 층(56)의 제2 부분의 윗면 보다 높을 수 있다. 유전체 층(56)의 제1 부분의 바닥면은 게이트 전극(34)의 윗면과 물리적으로 접촉할 수 있다. 유전체 층(56)의 제2 부분의 바닥면은 N형 드리프트 영역(40-1)의 윗면과 물리적으로 접촉할 수 있다.
필드 플레이트(58)는 폴리실리콘, 금속, 금속 실리사이드 등과 같은 도전성 물질을 포함한다. 필드 플레이트(58)는 N형 드리프트 영역들(40)의 부분 위에서 N형 드리프트 영역들(40)에 정렬되어 있는 부분을 포함한다. 몇몇의 실시예들에서, 유전체 층(56) 및 필드 플레이트(58)는 게이트 전극(34) 위에서 게이트 전극(34)에 정렬되어 있는 부분은 어떠한 것도 포함하지 않는다. 따라서, 점선 영역(59) 내의 유전체 층(56) 및 필드 플레이트(58)의 부분들은 존재하지 않을 수 있다. 대안적으로, 유전체 층(56) 및 필드 플레이트(58)는 게이트 전극(34)의 일부분 위에서 게이트 전극(34)의 일부분에 정렬되어 있는 부분들을 포함한다. 그 결과로, 필드 플레이트(58)는 또한 게이트 전극(34) 위에서 게이트 전극(34)에 정렬된 제1 부분과, N형 드리프트 영역들(40) 위에서 N형 드리프트 영역들(40)에 정렬된 제2 부분을 포함할 수 있으며, 제1 부분의 윗면은 제2 부분의 윗면보다 높을 수 있다. 게이트 전극(34)은 또한 필드 플레이트(58)에 수직적으로 정렬되어 있지 않은 부분(이것은 드레인측에 보다는 소스측에 보다 가깝다)을 포함하며, 이로써 게이트 전극(34)에 액세스하도록 접촉 플러그가 형성될 수 있다. 몇몇의 예시적인 실시예들에서, N형 드리프트 영역들(40)과 필드 플레이트(58)의 오버랩된 폭 W 는 약 0.5㎛보다 클 수 있다. 필드 플레이트(58)는 N형 드리프트 영역(40-1)의 일부분에 의해 드레인 영역(48)으로부터 이격될 수 있는 가장자리(58A)를 갖는다.
몇몇의 예시적인 실시예들에서, 유전체 층(56) 및 필드 플레이트(58)의 형성은 블랭킷(blanket) 형성 유전체 층(56), 블랭킷 유전체 층(56) 위의 블랭킷 형성 필드 플레이트(58)를 포함하고, 에칭 단계를 수행하여 블랭킷 유전체 층(56)과 블랭킷 필드 플레이트(58)를 패턴화하는 것을 포함한다. 블랭킷 유전체 층(56)과 블랭킷 필드 플레이트(58)의 패턴화는 동일한 리소그래피 마스크를 이용하여 수행될 수 있고, 따라서 필드 플레이트(58)의 가장자리들은 유전체 층(56)의 각각의 가장자리들에 정렬된다. 대안적으로, 블랭킷 유전체 층(56)의 패턴화와 블랭킷 필드 플레이트(58)의 패턴화는 상이한 리소그래피 마스크들을 이용하여 수행되고, 따라서 필드 플레이트(58)의 가장자리들은 유전체 층(56)의 각각의 가장자리들에 정렬되지 않는다. 예를 들면, 점선들은 패턴화된 유전체 층(56)이 필드 플레이트(58)를 넘어 우측으로 연장할 수 있다는 것을 보여준다.
도 7을 참조하면, 전력 MOSFET(100)의 나머지 컴포넌트들이 형성된다. 도시된 예시적인 컴포넌트들은 소스/드레인 실리사이드 영역들(62)을 포함한다. 다음으로, 접촉 에칭 저지 층(63), 접촉 플러그들(64), 층간 유전체(Inter-Layer Dielectric; ILD)(66), 및 바닥 금속층 M1에서의 금속 라인들(68)이 형성된다. 게이트 전극(34)에 연결된 접촉 플러그(64)는 도 7에서 도시된 평면과는 상이한 평면에 놓여 있으며, 이것은 소스(46)와 필드 플레이트(58)를 상호연결시키는 도시된 금속 라인(68)에 연결되지 않는다는 것을 이해한다. 바닥 금속층 M1은 로우 k 유전체 층들에서 형성될 수 있는, 복수의 금속층들 중에서 최저 금속층이다. 예를 들어, 금속 라인들(68)은 로우 k 유전체 층(70)에서 형성될 수 있다. 실시예들에 따르면, 필드 플레이트(58)는 바닥 금속층 M1 아래에서 형성된다. 더군다나, 필드 플레이트(58)의 윗면들은 접촉 플러그들(64)의 상단 가장자리들보다 낮다. 접촉 플러그들(64)은 몇몇의 예시적인 실시예들에서 텅스텐 플러그들일 수 있다.
전력 MOSFET(100)에서, 필드 플레이트(58)는 몇몇의 예시적인 실시예들에 따라 소스 영역(46)에 연결될 수 있다. 이에 따라, 필드 플레이트(58)에도 소스 영역(46)과 동일한 전압이 인가된다. 대안적인 실시예들에서, 필드 플레이트(58)는 전기적 접지에 연결된다. 또 다른 실시예들에서, 필드 플레이트(58)는 접지 전압에서 전력 공급 전압 VDD까지의 범위에 있는 전압일 수 있는 고정 전압에 연결된다. 고정 전압은 필드 플레이트(58)에 전기적으로 결합된 전압 소스(72)에 의해 제공될 수 있다.
전력 MOSFET(100)의 동작 중에, N웰 영역(24)과 NBL(22)에는 전기적 접지 전압보다 높은 고정 바이어스 전압이 인가될 수 있다. 바이어스 전압은 또한 보통의 전력 공급 전압 VDD보다 낮거나 또는 이와 가까울 수 있다.
도 7에서 도시된 전력 MOSFET(100)은 n형 전력 MOSFET이다. 대안적인 실시예들에 따르면, p형 전력 MOSFET이 형성될 수 있다. 영역들(24, 40, 42, 46, 48, 50, 및 52) 등의 도전 유형들이 동일 참조 번호들을 이용하여 나타난 동일 컴포넌트들의 도전 유형들로부터 뒤바뀌어진다는 점을 제외하고는, p형 전력 MOSFET은 도 7에서 도시된 구조물과 유사한 구조물을 가질 수 있다.
실시예들에서, 필드 플레이트(58)를 형성함으로써, 전력 MOSFET(100)의 항복 전압은 증가한다. 필드 플레이트들을 포함한 전력 MOSFET은 필드 플레이트들을 포함하지 않는 전력 MOSFET의 항복 전압들보다 상당히 높은 항복 전압을 갖는다. 예를 들어, 시뮬레이션 결과는, 필드 플레이트를 포함한 전력 MOSFET이 약 30V와 동일한 항복 전압을 가지며, 필드 플레이트를 포함하지 않는 유사한 전력 MOSFET이 약 15V와 동일한 항복 전압을 갖는다는 것을 나타내었다. 게다가, N형 드리프트 영역들(40)은 게이트 전극(34)과 수직하게 오버랩하지 않기 때문에(도 7), 게이트와 드레인간 캐패시턴스는 최소가 되어, 개선된 디바이스 성능을 초래시킨다. 복수의 N형 드리프트 영역들(40)의 형성은 감소된 표면 필드(reduced surface field; RESURF) 구조물을 형성하는데, 이것은 게이트 전극(34)과 N형 드리프트 영역(40-1)의 코너들간의 전기장을 감소시키는데 도움을 준다. 실시예들에서, N형 드리프트 영역들(40)은 게이트 전극(34)과 게이트 유전체(32)의 형성 이후에 형성되며, 이에 따라, N형 드리프트 영역들(40)의 열적 버짓은 감소되고, 따라서 N형 드리프트 영역들(40)의 프로파일은 보다 잘 제어될 수 있다.
실시예들에 따르면, 전력 MOSFET은 반도체 기판의 윗면에서부터 반도체 기판내로 연장하는 반도체 영역을 포함하며, 상기 반도체 영역은 제1 도전 유형을 갖는다. 게이트 유전체 및 게이트 전극은 반도체 영역 위에 배치된다. 제1 도전 유형과 반대인 제2 도전 유형의 드리프트 영역은 반도체 기판의 윗면에서부터 반도체 기판내로 연장한다. 유전체 층은 드리프트 영역의 윗면 위에 있으면서 이 윗면과 접촉하는 부분을 갖는다. 도전성 필드 플레이트는 유전체 층 위에 있다. 소스 영역과 드레인 영역은 게이트 전극의 양측면상에 있다. 드레인 영역은 드리프트 영역과 접촉한다. 바닥 금속층은 필드 플레이트 위에 있다.
다른 실시예들에 따르면, 전력 MOSFET은 반도체 기판의 표면에서 반도체 영역을 포함하며, 이 반도체 영역은 제1 도전 유형을 갖는다. 게이트 유전체는 반도체 영역 위에 있다. 게이트 전극은 게이트 유전체 위에 있다. 제1 드리프트 영역은 반도체 기판의 윗면에서부터 반도체 기판내로 연장하며, 제1 드리프트 영역의 가장자리는 게이트 전극의 가장자리에 실질적으로 정렬된다. 제2 드리프트 영역은 제1 드리프트 영역 아래에서 이 제1 드리프트 영역에 정렬되어 있고, 제1 드리프트 영역의 일부분과 제2 드리프트 영역의 일부분은 제1 도전 유형의 영역에 의해 서로가 분리된다. 제1 드리프트 영역과 제2 드리프트 영역은 제1 도전 유형과 반대인 제2 도전 유형을 갖는다. 소스 영역은 게이트 전극에 인접해 있다. 드레인 영역은 제1 드리프트 영역과 접촉한다. 소스 영역과 드레인 영역은 게이트 전극의 양측면상에 있다. 드레인 영역은 제1 드리프트 영역의 일부분에 의해 게이트 전극으로부터 이격된다.
또 다른 실시예들에 따르면, 방법은 반도체 영역 위에 게이트 유전체를 형성하는 것을 포함하며, 상기 반도체 영역은 제1 도전 유형을 갖는다. 게이트 전극은 게이트 유전체 위에서 형성된다. 게이트 전극의 형성 단계 이후, 제1 드리프트 영역을 형성하기 위한 반도체 영역이 주입되며, 제1 드리프트 영역의 가장자리는 게이트 전극의 가장자리에 정렬된다. 제1 드리프트 영역 아래에서 제1 드리프트 영역에 수직하게 정렬된 제2 드리프트 영역을 형성하기 위한 반도체 영역이 주입된다. 제1 드리프트 영역과 제2 드리프트 영역은 제1 도전 유형과 반대인 제2 도전 유형을 가지며, 이 영역들은 반도체 영역의 일부분에 의해 서로가 이격된다. 소스 영역은 게이트 전극의 제1 측면(first side) 상에 형성된다. 드레인 영역은 게이트 전극의 제2 측면(second side) 상에 형성된다. 드레인 영역은 제1 드리프트 영역의 제1 부분내로 연장하며, 이것은 제1 드리프트 영역의 제2 부분에 의해 게이트 전극으로부터 이격된다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 전력 금속 산화물 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor; MOSFET)에 있어서,
    반도체 기판;
    상기 반도체 기판의 윗면에서부터 상기 반도체 기판내로 연장하며, 제1 도전 유형을 갖는 반도체 영역;
    상기 반도체 영역 위의 게이트 유전체;
    상기 게이트 유전체 위의 게이트 전극;
    상기 반도체 기판의 윗면에서부터 상기 반도체 기판내로 연장하며, 상기 제1 도전 유형과 반대인 제2 도전 유형을 갖는 제1 드리프트 영역;
    상기 제1 드리프트 영역의 윗면 위에서 이 윗면과 접촉하는 제1 부분을 포함한 유전체 층;
    상기 유전체 층 위의 필드 플레이트로서, 상기 필드 플레이트는 도전성이며, 상기 유전체 층의 제1 부분 위의 제1 부분을 포함한 것인, 상기 필드 플레이트;
    상기 게이트 전극의 제1 측면 상에 있는 소스 영역;
    상기 제1 측면의 반대쪽인 상기 게이트 전극의 제2 측면 상에 있으며, 상기 제1 드리프트 영역과 접촉하는 드레인 영역;
    상기 필드 플레이트 위의 바닥 금속층; 및
    상기 제1 드리프트 영역 아래에서 상기 제1 드리프트 영역에 수직하게 정렬된 제2 드리프트 영역
    을 포함하며, 상기 제2 드리프트 영역은 상기 제2 도전 유형을 가지며, 상기 제1 드리프트 영역과 상기 제2 드리프트 영역은 상기 제1 도전 유형의 영역에 의해 서로가 이격되는 것인, 전력 MOSFET.
  2. 제1항에 있어서, 상기 유전체 층은 상기 게이트 전극의 윗면 위에서 이 윗면과 접촉하는 제2 부분을 더 포함하며, 상기 필드 플레이트는 상기 게이트 유전체의 상기 제2 부분의 윗면 위에서 이 윗면과 접촉하는 제2 부분을 더 포함한 것인, 전력 MOSFET.
  3. 삭제
  4. 전력 금속 산화물 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor; MOSFET)에 있어서,
    반도체 기판;
    상기 반도체 기판의 표면에 있으며, 제1 도전 유형을 갖는 반도체 영역;
    상기 반도체 영역 위의 게이트 유전체;
    상기 게이트 유전체 위의 게이트 전극;
    상기 반도체 기판의 윗면에서부터 상기 반도체 기판내로 연장하는 제1 드리프트 영역으로서, 상기 제1 드리프트 영역의 가장자리는 상기 게이트 전극의 가장자리에 정렬된 것인, 상기 제1 드리프트 영역;
    상기 제1 드리프트 영역 아래에서 이 제1 드리프트 영역에 정렬되어 있는 제2 드리프트 영역으로서, 상기 제1 드리프트 영역의 일부분과 상기 제2 드리프트 영역의 일부분은 상기 제1 도전 유형의 영역에 의해 서로가 분리되고, 상기 제1 드리프트 영역과 상기 제2 드리프트 영역은 상기 제1 도전 유형과 반대인 제2 도전 유형을 갖는 것인, 상기 제2 드리프트 영역;
    상기 게이트 전극에 인접해 있는 소스 영역; 및
    상기 제1 드리프트 영역과 접촉하는 드레인 영역으로서, 상기 소스 영역과 상기 드레인 영역은 상기 게이트 전극의 양측면상에 있으며, 상기 드레인 영역은 상기 제1 드리프트 영역의 일부분에 의해 상기 게이트 전극으로부터 이격된 것인, 상기 드레인 영역
    을 포함한, 전력 MOSFET.
  5. 제4항에 있어서, 상기 제2 드리프트 영역 전체는 상기 제1 도전 유형의 영역에 의해 상기 제1 드리프트 영역 전체로부터 분리되며, 제2 도전 유형의 어떠한 영역도 상기 제1 드리프트 영역과 상기 제2 드리프트 영역을 상호연결시키지 않는 것인, 전력 MOSFET.
  6. 제4항에 있어서, 상기 제2 도전 유형의 웰 영역을 더 포함하며, 상기 웰 영역은 상기 제1 드리프트 영역과 상기 제2 드리프트 영역을 전기적으로 상호연결시키는 것인, 전력 MOSFET.
  7. 제4항에 있어서,
    상기 제1 드리프트 영역의 윗면 위에서 이 윗면과 접촉하는 부분을 포함한 유전체 층;
    상기 유전체 층 위의 필드 플레이트로서, 상기 필드 플레이트는 도전성이며 상기 유전체 층의 상기 부분 위에서 상기 부분에 정렬된 부분을 포함한 것인, 상기 필드 플레이트; 및
    상기 필드 플레이트 위의 바닥 금속층
    을 더 포함한, 전력 MOSFET.
  8. 방법으로서,
    제1 도전 유형의 반도체 영역 위에 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 형성 단계 이후, 제1 드리프트 영역을 형성하기 위해 상기 반도체 영역에 주입을 하는 단계로서, 상기 제1 드리프트 영역의 가장자리는 상기 게이트 전극의 가장자리에 정렬된 것인, 상기 주입 단계;
    상기 제1 드리프트 영역 아래에서 상기 제1 드리프트 영역에 수직하게 정렬된 제2 드리프트 영역을 형성하기 위해 상기 반도체 영역에 주입을 하는 단계로서, 상기 제1 드리프트 영역과 상기 제2 드리프트 영역은 상기 제1 도전 유형과 반대인 제2 도전 유형을 가지며, 이 영역들은 상기 반도체 영역의 일부분에 의해 서로가 이격된 것인, 상기 주입 단계;
    상기 게이트 전극의 제1 측면 상에 소스 영역을 형성하는 단계; 및
    상기 게이트 전극의 제2 측면 상에 드레인 영역을 형성하는 단계로서, 상기 드레인 영역은 상기 제1 드리프트 영역의 제1 부분으로 연장하며, 상기 드레인 영역은 상기 제1 드리프트 영역의 제2 부분에 의해 상기 게이트 전극으로부터 이격된 것인, 상기 드레인 영역 형성 단계
    를 포함한, 방법.
  9. 제8항에 있어서, 상기 제2 도전 유형의 웰 영역을 형성하는 단계를 더 포함하며, 상기 웰 영역은 상기 제1 드리프트 영역을 상기 제2 드리프트 영역에 연결시키고, 상기 웰 영역의 내측 가장자리는 상기 제1 드리프트 영역의 추가적인 부분에 의해 상기 게이트 전극으로부터 이격된 것인, 방법.
  10. 제8항에 있어서,
    상기 제1 드리프트 영역의 윗면 위에서 이 윗면과 접촉하는 제1 부분을 포함한 유전체 층을 형성하는 단계; 및
    상기 유전체 층 위의 필드 플레이트를 형성하는 단계로서, 상기 필드 플레이트는 도전성이고 상기 유전체 층의 상기 제1 부분 위에서 이 제1 부분에 정렬된 제1 부분을 포함한 것인, 상기 필드 플레이트 형성 단계
    를 더 포함한, 방법.
KR1020120055612A 2011-11-30 2012-05-24 전력 ｍｏｓｆｅｔ 및 그 형성 방법 KR101381038B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201161565177P 2011-11-30 2011-11-30
US61/565,177 2011-11-30
US13/348,463 US8664718B2 (en) 2011-11-30 2012-01-11 Power MOSFETs and methods for forming the same
US13/348,463 2012-01-11

Publications (2)

Publication Number Publication Date
KR20130061036A KR20130061036A (ko) 2013-06-10
KR101381038B1 true KR101381038B1 (ko) 2014-04-04

Family

ID=48466047

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120055612A KR101381038B1 (ko) 2011-11-30 2012-05-24 전력 ｍｏｓｆｅｔ 및 그 형성 방법

Country Status (4)

Country Link
US (1) US8664718B2 (ko)
KR (1) KR101381038B1 (ko)
CN (1) CN103137697B (ko)
TW (1) TWI524520B (ko)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823096B2 (en) 2012-06-01 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods for forming the same
US9024324B2 (en) * 2012-09-05 2015-05-05 Freescale Semiconductor, Inc. GaN dual field plate device with single field plate metal
US9064868B2 (en) * 2012-10-12 2015-06-23 Globalfoundries Inc. Advanced faraday shield for a semiconductor device
JP2014209522A (ja) * 2013-04-16 2014-11-06 富士通株式会社 半導体装置及びその製造方法
US9252260B2 (en) * 2013-07-11 2016-02-02 Analog Devices Global Semiconductor device, and a method of improving breakdown voltage of a semiconductor device
US9306055B2 (en) * 2014-01-16 2016-04-05 Microchip Technology Incorporated High voltage double-diffused MOS (DMOS) device and method of manufacture
US9269808B2 (en) * 2014-02-21 2016-02-23 Vanguard International Semiconductor Corporation Method and apparatus for power device with depletion structure
TWI570930B (zh) * 2014-06-05 2017-02-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
CN105489648A (zh) * 2014-09-18 2016-04-13 北大方正集团有限公司 射频横向双扩散金属氧化物半导体器件及制作方法
US9263574B1 (en) * 2014-11-07 2016-02-16 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
US10756208B2 (en) 2014-11-25 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated chip and method of forming the same
US11164970B2 (en) 2014-11-25 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact field plate
US9590053B2 (en) 2014-11-25 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methodology and structure for field plate design
US10629726B2 (en) * 2014-12-16 2020-04-21 Vanguard International Semiconductor Corporation High-voltage semiconductor device and method for manufacturing the same
CN106328523B (zh) * 2015-06-15 2019-10-15 北大方正集团有限公司 射频横向双扩散mos器件的制作方法
TWI626742B (zh) 2015-06-18 2018-06-11 台達電子工業股份有限公司 半導體裝置
US10177225B2 (en) * 2015-08-12 2019-01-08 Mediatek Inc. Electronic component and manufacturing method thereof
US9905428B2 (en) * 2015-11-02 2018-02-27 Texas Instruments Incorporated Split-gate lateral extended drain MOS transistor structure and process
US9871134B2 (en) * 2015-12-21 2018-01-16 Taiwan Semiconductor Manufacturing Company Ltd. Power MOSFETs and methods for manufacturing the same
US10205024B2 (en) 2016-02-05 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having field plate and associated fabricating method
US9954100B2 (en) * 2016-03-24 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for high voltate transistors
US10825905B2 (en) * 2016-06-01 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Thin poly field plate design
KR102454465B1 (ko) * 2016-09-22 2022-10-14 주식회사 디비하이텍 필드 플레이트 영역 내에 형성된 보조 전극을 갖는 반도체 소자
US10797123B2 (en) 2017-10-13 2020-10-06 Samsung Display Co., Ltd. Display panel and method of fabricating the same
US10685886B2 (en) 2017-12-15 2020-06-16 International Business Machines Corporation Fabrication of logic devices and power devices on the same substrate
KR20190109685A (ko) 2018-03-16 2019-09-26 매그나칩 반도체 유한회사 반도체 소자 및 이의 제조방법
CN108847423B (zh) * 2018-05-30 2022-10-21 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
KR102051752B1 (ko) 2018-06-14 2020-01-09 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
US10680100B2 (en) * 2018-07-03 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Field structure and methodology
CN110797406A (zh) * 2018-08-01 2020-02-14 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
US10861946B1 (en) * 2019-05-21 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Field plate structure for high voltage device
CN110364567A (zh) * 2019-07-24 2019-10-22 上海华虹宏力半导体制造有限公司 Ldmos器件及其形成方法
US11121225B2 (en) 2019-11-01 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Field plate structure to enhance transistor breakdown voltage
CN111092123A (zh) * 2019-12-10 2020-05-01 杰华特微电子（杭州）有限公司 横向双扩散晶体管及其制造方法
KR102081561B1 (ko) * 2020-01-13 2020-02-26 매그나칩 반도체 유한회사 반도체 소자 및 이의 제조방법
US11411086B2 (en) * 2020-03-17 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Field plate and isolation structure for high voltage device
KR102362576B1 (ko) * 2020-04-02 2022-02-11 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
KR20210149293A (ko) 2020-06-01 2021-12-09 삼성디스플레이 주식회사 표시 장치
CN114420749A (zh) * 2020-10-28 2022-04-29 联华电子股份有限公司 半导体元件及其制造方法
TWI762253B (zh) * 2021-03-25 2022-04-21 力晶積成電子製造股份有限公司 半導體裝置
KR102528066B1 (ko) * 2021-04-23 2023-05-03 주식회사 키파운드리 낮은 온 저항 및 낮은 기생 정전 용량을 갖는 반도체 소자 및 그의 제조 방법
CN114944425A (zh) * 2022-07-22 2022-08-26 合肥新晶集成电路有限公司 功率器件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4290077A (en) * 1979-05-30 1981-09-15 Xerox Corporation High voltage MOSFET with inter-device isolation structure
US6664596B2 (en) * 2001-05-07 2003-12-16 Institute Of Microelectronics Stacked LDD high frequency LDMOSFET
US6664593B2 (en) * 2001-03-23 2003-12-16 Koninklijke Philips Electronics N.V. Field effect transistor structure and method of manufacture
KR100469373B1 (ko) * 2000-08-03 2005-01-31 매그나칩 반도체 유한회사 고전압 소자 및 그의 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0167273B1 (ko) * 1995-12-02 1998-12-15 문정환 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법
CN100388509C (zh) * 2003-01-29 2008-05-14 株式会社东芝 功率半导体器件
JP4417677B2 (ja) * 2003-09-19 2010-02-17 株式会社東芝 電力用半導体装置
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
US8174073B2 (en) 2007-05-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structures with multiple FinFETs
CN101320752B (zh) * 2007-06-06 2010-08-11 旺宏电子股份有限公司 低开启电阻的横向扩散金氧半导体元件及其制造方法
CN101414627B (zh) * 2008-12-01 2010-12-01 西安电子科技大学 绝缘栅型源-漏复合场板高电子迁移率晶体管及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4290077A (en) * 1979-05-30 1981-09-15 Xerox Corporation High voltage MOSFET with inter-device isolation structure
KR100469373B1 (ko) * 2000-08-03 2005-01-31 매그나칩 반도체 유한회사 고전압 소자 및 그의 제조방법
US6664593B2 (en) * 2001-03-23 2003-12-16 Koninklijke Philips Electronics N.V. Field effect transistor structure and method of manufacture
US6664596B2 (en) * 2001-05-07 2003-12-16 Institute Of Microelectronics Stacked LDD high frequency LDMOSFET

Also Published As

Publication number Publication date
US20130134512A1 (en) 2013-05-30
US8664718B2 (en) 2014-03-04
CN103137697B (zh) 2015-08-12
KR20130061036A (ko) 2013-06-10
CN103137697A (zh) 2013-06-05
TW201322446A (zh) 2013-06-01
TWI524520B (zh) 2016-03-01

Similar Documents

Publication Publication Date Title
KR101381038B1 (ko) 전력 ｍｏｓｆｅｔ 및 그 형성 방법
US8772871B2 (en) Partially depleted dielectric resurf LDMOS
US7928508B2 (en) Disconnected DPW structures for improving on-state performance of MOS devices
US9112025B2 (en) LDMOS device and fabrication method
US8158475B2 (en) Gate electrodes of HVMOS devices having non-uniform doping concentrations
JP6713708B2 (ja) 深いトレンチ隔離構造を備えた半導体構造の方法及び半導体構造
US20080290411A1 (en) Semiconductor device and method for fabricating the same
US7893490B2 (en) HVNMOS structure for reducing on-resistance and preventing BJT triggering
JP2008270806A (ja) 半導体素子及びその製造方法
US9853099B1 (en) Double diffused metal oxide semiconductor device and manufacturing method thereof
KR101699585B1 (ko) 고전압 반도체 소자 및 그 제조 방법
US10020394B2 (en) Extended drain metal-oxide-semiconductor transistor
US20140021545A1 (en) Pocket counterdoping for gate-edge diode leakage reduction
US20130256796A1 (en) Mosfet with slective dopant deactivation underneath gate
TWI503983B (zh) 半導體裝置及其製造方法
US20080191272A1 (en) Semiconductor device
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
US9627524B2 (en) High voltage metal oxide semiconductor device and method for making same
JP2014192361A (ja) 半導体装置およびその製造方法
TW201709505A (zh) 橫向雙擴散金屬氧化物半導體元件及其製造方法
CN108574014B (zh) Ldmos器件及其制造方法
JP2009224495A (ja) 絶縁ゲート型半導体装置およびその製造方法
TWI557904B (zh) 半導體裝置及其製造方法
TWI798825B (zh) 半導體元件的製造方法
TW202010137A (zh) 能降低導通電阻之mos元件及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180309

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190314

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20200313

Year of fee payment: 7