CN106328523B - 射频横向双扩散mos器件的制作方法 - Google Patents

射频横向双扩散mos器件的制作方法 Download PDF

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Abstract

本发明公开一种射频横向双扩散MOS器件的制作方法，包括：提供衬底，所述衬底的表面内形成有所述器件的源区、漏区、漂移区和体区，所述衬底表面上形成有所述器件的栅极；在整个器件的表面上依次沉积第一氧化层和场板；通过光刻，去除预设区域内的所述场板，以保留位于所述栅极上方的第一水平场板、覆盖所述栅极的一侧壁的竖直场板、以及位于靠近所述侧壁的部分漂移区上方的第二水平场板；在整个器件的表面上沉积第二氧化层；对整个器件的表面进行研磨，直至所述第一水平场板被研磨掉。本发明提供的方案，无需对光刻工艺有过高要求，即可降低场板产生的寄生电容，进一步提升器件性能和成品率。

Description

射频横向双扩散MOS器件的制作方法
技术领域
本发明涉半导体器件的制造方法，尤其涉及射频横向双扩散MOS器件的制作方法。
背景技术
射频横向双扩散金属氧化物半导体(Radio Frequency Laterally DiffusedMetal Oxide Semiconductor，RF LDMOS)器件由于具有输出功率高的特性，经常在移动通信系统中，被用于制造于高浓度掺杂硅基底的外延层。
为了提高击穿电压，提高器件表面耐压性能，通常在整个器件的表面上沉积场板。但是场板通过金属连线与源极相连，因而使场板与栅极之间产生了寄生电容，影响器件的频率特性。由场板引起的寄生电容由两部分组成，一部分是栅极上面的第一水平场板和栅极形成的寄生电容，另一部分是栅极侧边垂直部分的场板与栅极形成的寄生电容。
现有技术中，为了降低寄生电容，可以通过使用光刻工艺，只保留竖直场板和位于漂移区上方的第二水平场板，而把栅极上方的第一水平场板刻蚀掉。
但是，这样做虽然减小了寄生电容对器件的影响，但是对光刻工艺的要求很高，稍有对偏就会刻蚀到竖直场板，严重影响射频横向双扩散MOS器件的性能。
发明内容
本发明提供一种射频横向双扩散MOS器件的制作方法，以克服现有的制造方法对光刻工艺的要求过高的技术问题。
本发明提供一种射频横向双扩散MOS器件的制作方法，包括：
提供衬底，所述衬底的表面内形成有所述器件的源区、漏区、漂移区和体区，所述衬底表面上形成有所述器件的栅极；
在整个器件的表面上依次沉积第一氧化层和场板；
通过光刻，去除预设区域内的所述场板，以保留位于所述栅极上方的第一水平场板、覆盖所述栅极的一侧壁的竖直场板、以及位于靠近所述侧壁的部分漂移区上方的第二水平场板；
在整个器件的表面上沉积第二氧化层；
对整个器件的表面进行研磨，直至所述第一水平场板被研磨掉。
进一步地，所述在整个器件表面上沉积第二氧化层，包括：
在整个器件的表面上依次形成第三氧化层、旋涂硅玻璃层和第四氧化层，以形成所述第二氧化层。
进一步地，所述第三氧化层的厚度为500～2000埃，所述第四氧化层的厚度为5000～20000A埃。
进一步地，所述对整个器件的表面进行研磨，包括：
采用化学机械研磨工艺，对所述整个器件的表面进行研磨。
进一步地，所述第一氧化层和所述第二氧化层通过低压化学气相沉积工艺形成。
进一步地，所述第一氧化层厚度为500～2000埃。
进一步地，所述场板厚度为500～3000埃。
进一步地，所述场板为钛、硅化钨或多晶硅。
进一步地，所述第二氧化层，厚度为5000～20000A埃。
进一步地，所述方法还包括：
形成位于所述衬底表面上的栅氧化层；
在所述栅氧化层的表面上形成所述栅极，所述栅极位于所述源区和所述漂移区之间。
本发明的技术效果是：在已沉积的场板上，通过光刻，去除预设区域内的所述场板，以保留位于所述栅极上方的第一水平场板、覆盖所述栅极的一侧壁的竖直场板、以及位于靠近所述侧壁的部分漂移区上方的第二水平场板，并在整个器件的表面上沉积第二氧化层后，对整个器件的表面进行研磨，直至所述第一水平场板被研磨掉，从而消除第一水平场板形成的寄生电容，降低寄生电容，提升了器件性能，并且对光刻工艺要求不高，有效器件制备的可靠性和成品率。
附图说明
图1为本发明射频横向双扩散MOS器件的制作方法实施例的流程图；
图2为本发明中提供衬底后所述射频横向双扩散MOS器件的结构示意图；
图3为本发明中沉积第一氧化层和场板后所述射频横向双扩散MOS器件的结构示意图；
图4为本发明中通过光刻去除预设区域内的场板后所述射频横向双扩散MOS器件的结构示意图；
图5为本发明中沉积第二氧化层后所述射频横向双扩散MOS器件的结构示意图；
图6为本发明中对器件表面进行研磨后所述射频横向双扩散MOS器件的结构示意图。
具体实施方式
图1为本发明射频横向双扩散MOS器件的制作方法实施例的流程图，如图1所示，本实施例提供的一种射频横向双扩散MOS器件的制作方法可以包括：
步骤101，提供衬底，所述衬底的表面内形成有所述器件的源区、漏区、漂移区和体区，所述衬底表面上形成有所述器件的栅极。
其中，形成所述栅极的方法，具体可以包括：形成位于所述衬底表面上的栅氧化层；在所述栅氧化层的表面上形成所述栅极，所述栅极位于所述源区和所述漂移区之间。
具体的，执行步骤101后，所述射频横向双扩散MOS器件的结构示意图如图2所示，其中，所述衬底用标号1表示，所述体区用标号2表示，所述漂移区用标号3表示，所述源区用标号4表示，所述漏区用标号5表示，所述栅极用标号7表示，所述栅氧化层用标号6表示。
其中，衬底1表面内形成有体区2、漂移区3位于衬底1表面内且位于体区2的一侧、漏区5位于衬底1表面内且位于漂移区3远离体区2的一侧、源区4位于衬底表面内且形成于体区2内。
其中，所述衬底可以为半导体元素，例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。在实际应用中，所述衬底具体还可以为在半导体上生长了一层或多层半导体薄膜的外延片。
步骤102，在整个器件的表面上依次沉积第一氧化层和场板。
具体的，执行步骤102后，所述射频横向双扩散MOS器件的结构示意图如图3所示，其中，所述第一氧化层用标号8表示，所述场板用标号9表示。
可选的，第一氧化层的厚度可以为500～2000埃。所述场板可以为钛、硅化钨或多晶硅。所述场板的厚度可以为500～3000埃。
实际应用中，所述第一氧化层可以通过低压化学气相沉积工艺(Low PressureChemical Vapor Deposition，简称LPCVD)形成。低压化学气相沉积工艺沉积过程简单，不消耗硅衬底，温度低，不会对下面的离子区造成扩散。
步骤103，通过光刻，去除预设区域内的所述场板，以保留位于所述栅极上方的第一水平场板、覆盖所述栅极的一侧壁的竖直场板、以及位于靠近所述侧壁的部分漂移区上方的第二水平场板。
具体地，光刻过程可以包括，在所述栅极上方的第一水平场板、覆盖所述栅极的一侧壁的竖直场板、以及位于靠近所述侧壁的部分漂移区上方的第二水平场板上涂布光阻，用掩模版进行曝光，曝光后显影。对场板进行刻蚀，使涂有光阻的场板被保留下来。
具体的，执行步骤103后，所述射频横向双扩散MOS器件的结构示意图如图4所示。
步骤104，在整个器件的表面上沉积第二氧化层；
具体的，执行步骤104后，所述射频横向双扩散MOS器件的结构示意图如图5所示，其中，所述第二氧化层用标号11表示。
进一步地，沉积第二氧化层，可以包括以下两种实现方式：
第一种实施方式为，通过在整个器件的表面上依次形成第三氧化层、旋涂硅玻璃层和第四氧化层，以形成所述第二氧化层。
具体地，所述第三氧化层的厚度为500～2000埃，所述第四氧化层的厚度为5000～20000A埃。第三氧化层和第四氧化层可以通过低压化学气相沉积工艺形成。
低压化学气相沉积工艺沉积过程简单，不消耗硅衬底，温度低，不会对下面的离子区造成扩散。并且，通过依次形成第三氧化层、旋涂硅玻璃层和第四氧化层，能够使第二氧化层表面更加平坦。
第二种实施方式为，通过低压化学气相沉积工艺直接形成第二氧化层，第二氧化层的厚度为5000～20000A埃。
通过沉积第二氧化层，可以在器件研磨时，对第一氧化层和栅极起到保护作用，避免直接研磨到第一氧化层，对栅极造成磨损。
本实施方式中，所述第二氧化层可以通过低压化学气相沉积工艺形成。低压化学气相沉积工艺沉积过程简单，不消耗硅衬底，温度低，不会对下面的离子区造成扩散。
步骤105，对整个器件的表面进行研磨，直至所述第一水平场板被研磨掉。
具体的，执行步骤105后，所述射频横向双扩散MOS器件的结构示意图如图6所示。
第一水平场板及其以上的第二氧化层被研磨掉，暴露出第一氧化层的表面。
本实施例，在已沉积的场板上，通过光刻，去除预设区域内的所述场板，以保留位于所述栅极上方的第一水平场板、覆盖所述栅极的一侧壁的竖直场板、以及位于靠近所述侧壁的部分漂移区上方的第二水平场板，在整个器件的表面上沉积第二氧化层，并且对整个器件的表面进行研磨，直至所述第一水平场板被研磨掉。可以消除第一水平场板导致的寄生电容，降低了总的寄生电容，提升了器件性能，且对光刻工艺的要求不高，在降低工艺难度的同时，提高器件的可靠性和成品率。
更进一步地，所述对整个器件的表面进行研磨，可以通过采用化学机械研磨工艺，对所述整个器件的表面进行研磨来实现，通过采用化学机械研磨工艺可以实现将栅极上方的第一氧化层磨平，并且精度容易控制。
可选的，在对整个器件的表面进行研磨，直至所述第一水平场板被研磨掉后，还可以包括介电层沉积、保护层的沉积、硅片减薄、背面注入和背面金属沉积等过程。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种射频横向双扩散MOS器件的制作方法，其特征在于，包括：
提供衬底，所述衬底的表面内形成有所述器件的源区、漏区、漂移区和体区，所述衬底表面上形成有所述器件的栅极；
形成位于所述衬底表面上的栅氧化层；
在所述栅氧化层的表面上形成所述栅极，所述栅极位于所述源区和所述漂移区之间；
在整个器件的表面上依次沉积第一氧化层和场板；
通过光刻，去除预设区域内的所述场板，以保留位于所述栅极上方的第一水平场板、覆盖所述栅极的一侧壁的竖直场板、以及位于靠近所述侧壁的部分漂移区上方的第二水平场板；
在整个器件的表面上沉积第二氧化层；
对整个器件的表面进行研磨，直至所述第一水平场板被研磨掉；
其中，所述在整个器件表面上沉积第二氧化层，包括：
在整个器件的表面上依次形成第三氧化层、旋涂硅玻璃层和第四氧化层，以形成所述第二氧化层。
2.根据权利要求1所述的方法，其特征在于，所述第三氧化层的厚度为500～2000埃，所述第四氧化层的厚度为5000～20000埃。
3.根据权利要求1所述的方法，其特征在于，所述对整个器件的表面进行研磨，包括：
采用化学机械研磨工艺，对所述整个器件的表面进行研磨。
4.根据权利要求1所述的方法，其特征在于，所述第一氧化层和所述第二氧化层通过低压化学气相沉积工艺形成。
5.根据权利要求1所述的方法，其特征在于，所述第一氧化层厚度为500～2000埃。
6.根据权利要求1所述的方法，其特征在于，所述场板厚度为500～3000埃。
7.根据权利要求1所述的方法，其特征在于，所述场板为钛、硅化钨或多晶硅。
8.根据权利要求4所述的方法，其特征在于，所述第二氧化层，厚度为5000～20000埃。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216193B (zh) * 2017-07-03 2021-08-20 无锡华润上华科技有限公司 半导体器件及其制备方法
CN112993018A (zh) * 2019-12-02 2021-06-18 吴俊鹏 一种降低三五族半导体器件寄生电容的方法及三五族半导体器件结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100580954C (zh) * 2004-05-11 2010-01-13 美商克立股份有限公司 具有源极连接场板的宽能带隙高电子迁移率晶体管
CN102569381A (zh) * 2010-12-07 2012-07-11 上海华虹Nec电子有限公司 具有屏蔽栅的ldmos结构及其制备方法
CN103137697A (zh) * 2011-11-30 2013-06-05 台湾积体电路制造股份有限公司 功率mosfet及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773877B2 (en) * 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
CN101795121A (zh) * 2010-02-04 2010-08-04 孝昌县晶鑫电子科技有限公司 At切高基频复合压电水晶振动子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100580954C (zh) * 2004-05-11 2010-01-13 美商克立股份有限公司 具有源极连接场板的宽能带隙高电子迁移率晶体管
CN102569381A (zh) * 2010-12-07 2012-07-11 上海华虹Nec电子有限公司 具有屏蔽栅的ldmos结构及其制备方法
CN103137697A (zh) * 2011-11-30 2013-06-05 台湾积体电路制造股份有限公司 功率mosfet及其形成方法

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