CN109216193B - 半导体器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种半导体器件及其制备方法。一种半导体器件的制备方法，包括：在半导体衬底内形成阱区以及在阱区内形成沟道区，并在阱区上形成栅氧化层和多晶硅层；刻蚀部分栅氧化层和多晶硅层并露出用于形成源区的第一开口和用于形成漏区的第二开口；在多晶硅层上、第一开口内、第二开口内依次形成第一介质层和第二介质层，并在第一开口的侧壁形成源区侧墙，在第二开口的侧壁形成漏区侧墙；在多晶硅层上形成介质氧化层，刻蚀并保留位于漏区侧墙上的介质氧化层；去除源区侧墙中的第二介质层并保留第一介质层。通过上述制备方法，可以减少源端侧墙的横向厚度，即可减小整个半导体器件的尺寸，降低了半导体器件的导通电阻。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及半导体器件及其制备方法。
背景技术
在半导体技术中，即使元件尺寸持续减少，仍希望晶体管的性能可更为增进，也希望能制造出结合低、中、高电压应用范围的集成电路半导体装置。但是受限于在线工艺能力控制的问题，金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor，MOS)中多晶硅层的间距被限制在一定的尺寸上没有办法缩小，如果要缩小多晶硅层的间距，就要减小侧墙的宽度。而在一般的工艺流程下，源区侧墙和漏区侧墙是同时形成的，如果减小源区或漏区侧墙的宽度，则漏区的电场强度会随着漏区侧墙的减小而增强，进而影响到半导体器件在截止态下漏电增强。
发明内容
基于此，有必要针对上述问题，提供一种能够在漏区电场不发生变化的情况下缩小源区所对应的多晶硅层的间距，降低了半导体器件的导通电阻的半导体器件及其制备方法。
一种半导体器件的制备方法，包括：
在半导体衬底内形成阱区以及在所述阱区内形成沟道区，并在所述阱区上形成栅氧化层和多晶硅层；
刻蚀部分所述栅氧化层和多晶硅层并露出用于形成源区的第一开口和用于形成漏区的第二开口；
在所述多晶硅层上、第一开口内、第二开口内依次形成第一介质层和第二介质层，并在所述第一开口的侧壁形成源区侧墙，在所述第二开口的侧壁形成漏区侧墙；
在所述多晶硅层上形成介质氧化层，刻蚀并保留位于所述漏区侧墙上的所述介质氧化层；
去除所述源区侧墙中的第二介质层并保留所述第一介质层。
通过上述半导体器件的制备方法，可以减少源端侧墙的横向厚度，并缩短源区所对应的多晶硅层的间距，即可减小整个半导体器件的尺寸，降低半导体器件的导通电阻。同时利用现有的阻挡层保留了漏区侧墙中双层介质层，降低了工艺成本，同时又能够保证漏区电场不发生变化，不会影响半导体器件的原有特性。
在其中一个实施例中，所述第一介质层为氧化层，所述第二介质层为氮化硅层。
在其中一个实施例中，所述氧化层的厚度范围为8～12纳米；所述氮化硅层的厚度范围为80～120纳米。
在其中一个实施例中，所述栅氧化层包括在竖直方向对应所述源区的第一栅氧化层区域和在竖直方向对应所述漏区的第二栅氧化层区域；其中，
第一栅氧化层区域的厚度小于所述第二栅氧化层区域的厚度。
在其中一个实施例中，所述方法还包括：
在所述阱区内形成所述源区和漏区。
在其中一个实施例中，所述方法还包括：
在所述多晶硅层上形成层间介质层；
在所述层间介质层中形成接触孔。
此外，还提供一种半导体器件，包括：
半导体衬底，所述半导体内设有阱区以及位于所述阱区内的沟道区；
位于所述半导体衬底上的栅氧化层和多晶硅层，以及设置在所述栅氧化层和多晶硅层上的用于形成源区的第一开口和用于形成漏区的第二开口；
位于所述第一开口侧壁的源区侧墙和位于所述第二开口侧壁的漏区侧墙，其中，所述源区侧墙为所述第一介质层，所述漏区侧墙包括依次层叠的第一介质层、第二介质层；以及
位于所述漏区侧墙上的介质氧化层。
在其中一个实施例中，所述第一介质层为氧化层，所述第二介质层为氮化硅层。
在其中一个实施例中，所述氧化层的厚度范围为8～12纳米；所述氮化硅层的厚度范围为80～120纳米。
在其中一个实施例中，还包括位于所述多晶硅层上的第一层间介质层和第二层间介质层，以及贯穿所述第一层间介质层和第二层间介质层的接触孔。
附图说明
图1为一个实施例中半导体器件制备方法的流程图；
图2A-2J为根据一实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1为一个实施例中半导体器件的制备方法的流程图，半导体器件的制备方法，包括如下步骤：
步骤S110：在半导体衬底内形成阱区以及在所述阱区内形成沟道区，并在所述阱区上形成栅氧化层和多晶硅层。
如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，半导体衬底200的构成材料选用P型半导体衬底200。
在一个实施例中，氧化半导体衬底200，形成缓冲层(氧化硅层，图未示)，在缓冲层上淀积氮化硅层，通过光刻定义出阱区201，并通过反应离子刻蚀氧化硅层，通过离子注入的方式在半导体衬底200中先注入磷P+，后注砷As+形成N型阱区201。在其他实施例中，其半导体衬底的导电类型，与位于半导体衬底200中阱区201的导电类型可以根据实际需求来设定，并不限于此。
在一个实施例中，还在阱区201内通过离子注入或其他方式形成沟道区202。
在一个实施例中，在半导体衬底200上用热氧化或者化学氧化工艺形成栅氧化层210。
具体地，所述栅氧化层210包括在竖直方向对应源区的第一栅氧化层211区域和在竖直方向对应漏区的第二栅氧化层213区域；其中，第一栅氧化层211区域的厚度小于所述第二栅氧化层213区域的厚度。
进一步地，第一栅氧化层211区域的厚度为15nm，第二栅氧化层213区域的厚度为44nm，由于第二栅氧化层213的厚度高于第一栅氧化层211的厚度，可以提供漏区的电压。通过在不同的区域形成不同厚度的栅氧化层210，可以形成高压金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor，MOS)器件。
如图2B所示，半导体器件的制备方法还包括在栅氧化层210上形成多晶硅层220的步骤，其中，形成多晶硅层220的方法可以采用化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积等离子体增强化学气相沉积。
具体地，多晶硅层220的厚度为180～220nm，在本实施例中，多晶硅层220的厚度为2 00nm。
步骤S120：刻蚀部分所述栅氧化层和多晶硅层并露出用于形成源区的第一开口和用于形成漏区的第二开口。
如图2C所示，同时刻蚀部分栅氧化层210和多晶硅层220，刻蚀形成第一开口221和第二开口223。其中，第一开口221的底面为部分沟道区202的顶面，第一开口221可以定义后续形成源区侧墙以及源区的位置，第二开口223与第一开口221隔离设置，且第二开口223的底面为阱区201的顶面，第二开口223可以定义后续形成漏区侧墙以及漏区的位置。
形成第一开口221和第二开口223的工艺步骤包括：在多晶硅层220上形成具有第一开口221和第二开口223图案的掩膜层，可以采用常规的光刻、刻蚀工艺形成掩膜层，掩膜层可以为单层结构或多层结构，具有单层结构的掩膜层为图案化的光刻胶层，具有多层结构的掩膜层可以包括自下而上层叠的图案化的先进图案化层、抗反射涂层和光刻胶层；以掩膜层为掩膜，同时蚀刻栅氧化层210和多晶硅层220，在栅氧化层210和多晶硅层220形成第一开口221和第二开口223，蚀刻可以是常规的各向异性的干法蚀刻；去除掩膜层，可以采用常规的灰化工艺去除掩膜层；实施湿法清洗，以去除蚀刻所产生的副产物和杂质。
在一个实施例中，其阱区201内的沟道区202也可以在形成第一开口221后，从第一开口221通过离子注入的方式形成。
步骤S130：在所述多晶硅层上、第一开口内、第二开口内依次形成第一介质层和第二介质层，并在所述第一开口的侧壁形成源区侧墙，在所述第二开口的侧壁形成漏区侧墙。
如图2D所示，在一个实施例中，在多晶硅层220、第一开口221、第二开口223形成第一介质层230，其中，第一介质层230形成于第一开口221的侧壁、底面，第一介质层230形成于第二开口223的侧壁、底面，但未填满第一开口221和第二开口223。
如图2E所示，进一步地，在第一介质层230的基础上，形成第二介质层240。其中，第二介质层240的厚度大于第一介质层230的厚度。形成第一介质层230和第二介质层240的方法可以采用化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积等离子体增强化学气相沉积。
在一个实施例中，所述第一介质层230为氧化层，所述氧化层的厚度范围为8～12纳米。所述第二介质层240为氮化硅层；所述氮化硅层的厚度范围为80～120纳米。
如图2F所示，在一个实施例中，通过光刻、刻蚀等工艺刻蚀氮化硅层和氧化层，形成源区侧墙241和漏区侧墙243，除源区侧墙241和漏区侧墙243外的氮化硅层和氧化层，全部刻蚀去除露出多晶硅层220。相应的，第一开口221内的中间部分的氮化硅层和氧化层也被刻蚀至沟道区202，并露出部分沟道区202。第二开口223内的一部分的氮化硅层和氧化层刻蚀至阱区201，并露出阱区201。蚀刻可以是各向异性的干法蚀刻或/和湿法刻蚀。
步骤S140：在所述多晶硅层上形成介质氧化层，刻蚀并保留位于所述漏区侧墙上的所述介质氧化层。
如图2G所示，在多晶硅层220上通过淀积形成介质氧化层250，其中，介质氧化层250还形成于源区侧墙241的侧壁、第一开口221的底部(沟道区202)；介质氧化层250还形成于漏区侧墙243的侧壁、第二开口223的底部(阱区201)。
如图2H所示，并在刻蚀介质氧化层250时，利用介质氧化层250的光刻版作为阻挡层保护漏区侧墙243不被刻掉。也即，漏区侧墙243上的介质氧化层250并未被刻蚀，漏区侧墙243包括氮化硅和氧化层双层结构，漏区侧墙243可以降低漏端的电场强度，有利于器件的击穿特性。其中，介质氧化层250可以为二氧化硅层。
步骤S150：去除所述源区侧墙中的第二介质层并保留所述第一介质层。
如图2I所示，在介质氧化层250刻蚀之后，利用湿法漂洗，将源区(带有沟道区202一端)侧墙241的第二介质层240(氮化硅层)漂掉，使得源区侧墙241中的介质层只有第一介质层230(氧化层)一层介质。也即，在不改变漏区结构的前提下，实现了源区侧墙241的横向厚度(也可以称之为第一介质层230的厚度)相对于漏区侧墙243的横向厚度的减小，缩短了源区所对应的多晶硅层220的间距，即可减小整个半导体器件的尺寸，降低了半导体器件的导通电阻。
通过上述半导体器件的制备方法，可以减少了源端侧墙的横向厚度，缩短了源区所对应的多晶硅层220的间距，即可减小整个半导体器件的尺寸，降低了半导体器件的导通电阻。同时利用现有的阻挡层保留了漏区侧墙243中双层介质层，降低了工艺成本，同时又能够保证漏区电场不发生变化，不会影响半导体器件的原有特性。
在一个实施例中，在步骤S140，在所述多晶硅层220上形成介质氧化层250前，半导体器件的制备方法还包括在所述阱区201内形成所述源区203和漏区204的步骤。
如图2G所示，在一个实施例中，半导体器件的制造方法还包括通过磷离子或砷离子注入工艺在半导体衬底中形成源区203和漏区204。由于半导体衬底中的源区203、沟道区202均在步骤S150之前形成，因此不会影响源区的杂质分布。
在一个实施例中，在步骤S150，去除所述源区侧墙中的第二介质层并保留所述第一介质层的步骤后，还包括在所述多晶硅层上形成层间介质层；以及在所述层间介质层中形成接触孔的步骤。
如图2J所示，在一个实施例中，半导体器件的制造方法还包括在半导体衬底上形成第一层间介质层260和第二层间介质层270。作为示例，第一层间介质层260和第二层间介质层270的材料具有低介电常数的材料，所述具有低介电常数的材料包括但不限于k值为2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、以及化学气相沉积方法形成的多孔性二氧化硅等等。第一层间介质层260和第二层间介质层270的形成方法可以采用化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等。如图2J所示，在一个实施例中，半导体器件的制造方法还包括通过光刻、刻蚀工艺形成贯穿第一层间介质层260和第二层间介质层270的接触孔261。作为示例，在第二层间介质层270上形成具有接触孔261图案的掩膜层，以该掩膜层为掩膜，蚀刻第一层间介质层260和第二层间介质层270，在第一层间介质层260和第二层间介质层270中形成露出源区203和漏区204的接触孔261，去除该掩膜层后，在所述通孔中填充金属层，以形成金属连接线。
传统的漏区侧墙中包括第一介质层和第二介质层(氮化硅层)，在形成接触孔时，腐蚀到漏区侧墙的氮化硅时，其氮化硅层被腐蚀的速率较低，可能会造成接触孔不能刻蚀贯穿至源区，为了防止接触孔刻蚀出现异常，需要限定接触孔与氮化硅层之间的安全距离。也即，在形成接触孔261时，应确保其接触孔261不会与源区侧墙241中的第二介质层240(氮化硅层)、漏区侧墙243中的第二介质层240(氮化硅层)接触，需要保证接触孔261到多晶硅层220的距离大于源区侧墙241或漏区侧墙243的宽度。由于源区侧墙241中的第二介质层240(氮化硅层)被漂掉，其源区侧墙241的宽度越小，接触孔261到多晶硅层220的距离也就越小，多晶硅层220的间距也就越小。
通过上述方法制备的半导体器件可以为N型MOS管、P型MOS管、高压MOS管等。通过上述半导体器件的制备方法，可以减少了源端侧墙的横向厚度，缩短了源区所对应的多晶硅层220的间距，即可减小整个半导体器件的尺寸，降低了半导体器件的导通电阻。同时利用现有的阻挡层保留了漏区侧墙243中双层介质层，降低了工艺成本，同时又能够保证漏区电场不发生变化，不会影响半导体器件的原有特性。
此外，还提供一种半导体器件，如图2J所示，半导体器件包括：半导体衬底(图未示)，所述半导体内设有阱区201以及位于所述阱区201内的沟道区202；位于所述半导体衬底上的栅氧化层210和多晶硅层220，以及设置在所述栅氧化层210和多晶硅层220上的用于形成源区203的第一开口(图未标)和用于形成漏区204的第二开口(图未标)；位于所述第一开口侧壁的源区侧墙241和位于所述第二开口侧壁的漏区侧墙243，其中，所述源区侧墙241包括所述第一介质层230，所述漏区侧墙243包括依次层叠的第一介质层230、第二介质层240；以及位于所述漏区侧墙243上的介质氧化层250。
在一个实施例中，所述第一介质层230为氧化层，所述第二介质层240为氮化硅层。
具体地，所述氧化层的厚度范围为8～12纳米；所述氮化硅层的厚度范围为80～120纳米。
在一个实施例中，半导体器件还包括位于阱区201内的源区203和漏区204，源区203和漏区204的形成是通过磷离子或砷离子注入工艺而形成的。其中，源区与第一开口对应设置，漏区与第二开口对应设置。
在一个实施例中，半导体器件还包括位于所述多晶硅层220上的层间介质层260，以及位于所述层间介质层260中的接触孔261。
层间介质层260的材料优选具有低介电常数的材料，所述具有低介电常数的材料包括但不限于k值为2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、以及化学气相沉积方法形成的多孔性二氧化硅等等。层间介质层260的形成方法可以采用化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等。通过光刻、刻蚀工艺形成贯穿层间介质层260的接触孔261。作为示例，在层间介质层260上形成具有接触孔261图案的掩膜层，以该掩膜层为掩膜，蚀刻层间介质层260，在层间介质层260中形成露出阱区201的通孔，去除该掩膜层后，在所述通孔中填充金属层，以形成金属连接线。在形成接触孔261时，应确保其接触孔261不会与源区侧墙241、漏区侧墙243接触，需要保证接触孔261到多晶硅层220的距离大于源区侧墙241或漏区侧墙243的宽度。其源区侧墙241或漏区侧墙243的宽度越小，接触孔261到多晶硅层220的距离也就越小，多晶硅层220的间距也就越小。
半导体器件可以为N型MOS管、P型MOS管、高压MOS管等。上述半导体器件，减少了源端侧墙的横向厚度，缩短了源区所对应的多晶硅层220的间距，即可减小整个半导体器件的尺寸，降低了半导体器件的导通电阻。同时利用现有的阻挡层保留了漏区侧墙中双层介质层，降低了工艺成本，同时又能够保证漏区电场不发生变化，不会影响半导体器件的原有特性。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件的制备方法，包括：
在半导体衬底内形成阱区以及在所述阱区内形成沟道区，并在所述阱区上形成栅氧化层和多晶硅层；
刻蚀部分所述栅氧化层和多晶硅层并露出用于形成源区的第一开口和用于形成漏区的第二开口；
在所述多晶硅层上、第一开口内、第二开口内依次形成第一介质层和第二介质层，并在所述第一开口的侧壁形成源区侧墙，在所述第二开口的侧壁形成漏区侧墙；其中，除所述源区侧墙和漏区侧墙外的第一介质层和第二介质层，全部刻蚀去除所述第一介质层和第二介质层并露出所述多晶硅层；所述第一开口露出部分所述沟道区，所述第二开口露出部分所述阱区；
在所述多晶硅层上形成介质氧化层，刻蚀并保留位于所述漏区侧墙上的所述介质氧化层；
去除所述源区侧墙中的第二介质层并保留所述第一介质层。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一介质层为氧化层，所述第二介质层为氮化硅层。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述氧化层的厚度范围为8~12纳米；所述氮化硅层的厚度范围为80~120纳米。
4.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述栅氧化层包括在竖直方向对应所述源区的第一栅氧化层区域和在竖直方向对应所述漏区的第二栅氧化层区域；其中，
第一栅氧化层区域的厚度小于所述第二栅氧化层区域的厚度。
5.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述方法还包括：
在所述阱区内形成所述源区和漏区。
6.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述方法还包括：
在所述多晶硅层上形成层间介质层；
在所述层间介质层中形成接触孔。
7.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底内设有阱区以及位于所述阱区内的沟道区；
位于所述半导体衬底上的栅氧化层和多晶硅层，以及设置在所述栅氧化层和多晶硅层上的用于形成源区的第一开口和用于形成漏区的第二开口；所述第一开口露出部分所述源区，所述第二开口露出部分所述漏区；
位于所述第一开口侧壁的源区侧墙和位于所述第二开口侧壁的漏区侧墙，其中，所述源区侧墙为第一介质层，所述漏区侧墙包括依次层叠的第一介质层、第二介质层；以及
位于所述漏区侧墙上的介质氧化层；其中，所述源区侧墙、漏区侧墙通过以下方式形成：除所述源区侧墙和漏区侧墙外的第一介质层和第二介质层，全部刻蚀去除所述第一介质层和第二介质层并露出所述多晶硅层，在所述多晶硅层上形成介质氧化层，刻蚀并保留位于所述漏区侧墙上的所述介质氧化层；去除所述源区侧墙中的第二介质层并保留所述第一介质层。
8.根据权利要求7所述的半导体器件，其特征在于，所述第一介质层为氧化层，所述第二介质层为氮化硅层。
9.根据权利要求8所述的半导体器件，其特征在于，所述氧化层的厚度范围为8~12纳米；所述氮化硅层的厚度范围为80~120纳米。
10.根据权利要求7所述的半导体器件，其特征在于，还包括位于所述多晶硅层上的第一层间介质层和第二层间介质层，以及贯穿所述第一层间介质层和第二层间介质层的接触孔。
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