CN103811496A - 用于具有提高编程效率的非易失性存储单元的方法和装置 - Google Patents

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Abstract

本发明提供了用于具有提高编程效率的非易失性存储单元的方法和装置。公开了一种装置，包括在形成半导体衬底上方的浮置栅极的一部分上方所形成的控制栅极。控制栅极包括紧邻半导体衬底中的源极区的源极侧的侧壁间隔件和漏极侧的侧壁间隔件，浮置栅极具有紧邻源极区的未被控制栅极覆盖的上表面部分，位于源极侧的侧壁间隔件和浮置栅极紧邻源极区的上表面上方的聚合物间电介质；以及形成在源极区上方、覆盖聚合物间电介质并且紧邻控制栅极的源极侧的侧壁的擦除栅极，擦除栅极覆盖浮置栅极紧邻源极区的上表面至少一部分。提供了形成装置的方法。

Description

用于具有提高编程效率的非易失性存储单元的方法和装置
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体装置和方法。
背景技术
通过半导体工艺所制造的最小部件的不断减小以及生成的器件的尺寸的减小已经使得速度、性能、密度以及集成电路和系统的单元功能的成本不断改进。随着半导体工艺节点继续减小，各种结构也变得越小。然后，某些部件经历了对非易失性单元的性能产生负面影响的降低耦合。例如，擦除栅极与浮置栅极的耦合是形成的通过一个或者多个介电层隔离的两个结构区域的功能。随着单元尺寸缩小，结构缩小和降低擦除栅极与控制栅极的耦合，从而降低了性能。
在闪存单元的典型“分离栅极”布置中，擦除栅极形成在两个存储单元之间的公共源极区上方，每个存储单元都具有位于浮置栅电极上方的由介电材料环绕的控制栅极。可用于在单元编程周期期间进行耦合的浮置栅极和擦除栅极的耦合区域对单元性能来说很重要。随着耦合区域减小，编程周期性能劣化。这反映需要提高控制栅极上的电位或者降低编程速度。
随着可靠存储器对于诸如移动电话、平板电脑和其他电池操作器件的便携式器件越来越重要，非易失性存储器的使用日益流行。因此，提高了对有效制造的、稳定的以及有成本效益的高性能FLASH存储单元。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种装置，包括：半导体衬底，具有形成在所述半导体衬底中的源极区并且具有形成在所述半导体衬底中、与所述源极区间隔开的漏极区；浮置栅极区，形成在所述半导体衬底上方并且设置在所述源极区和所述漏极区之间，所述浮置栅极具有源极侧侧壁和上表面；控制栅极，形成在所述浮置栅极的一部分上方，所述控制栅极具有邻近所述半导体衬底中的所述源极区的源极侧侧壁和邻近所述漏极区的漏极侧侧壁，所述浮置栅极的上表面邻近所述源极区的部分未被所述控制栅极覆盖，所述控制栅极的源极侧侧壁具有第一厚度的源极侧侧壁间隔件并且所述控制栅极的漏极侧侧壁具有大于所述第一厚度的第二厚度的漏极侧侧壁间隔件，所述控制栅极的所述源极侧侧壁间隔件和所述漏极侧侧壁间隔件彼此不对称；多晶硅层间电介质，位于紧邻所述源极区的所述浮置栅极的源极侧侧壁和上表面的上方；以及擦除栅极，形成在所述源极区上方、位于所述多晶硅层间电介质上方并且邻近所述控制栅极的源极侧侧壁，所述擦除栅极覆盖所述浮置栅极邻近所述源极区的所述上表面的至少一部分。
在该装置中，位于所述浮置栅极的至少一部分所述上表面上方的所述擦除栅极覆盖所述浮置栅极至少5％的所述上表面。
在该装置中，位于所述浮置栅极的至少一部分所述上表面上方的所述擦除栅极覆盖所述浮置栅极5％至20％之间的所述上表面。
在该装置中，位于所述浮置栅极的至少一部分所述上表面上方的所述擦除栅极覆盖所述浮置栅极5％至10％之间的所述上表面。
该装置进一步包括邻近所述控制栅极的源极侧侧壁、形成在所述半导体衬底的所述漏极区上方的选择栅极。
在该装置中，所述控制栅极的所述源极侧侧壁间隔件和所述漏极侧侧壁间隔件中的至少一个由复合间隔件形成，所述复合间隔件包括邻近所述控制栅极的氮化物间隔件和覆盖所述氮化物间隔件的氧化物间隔件。
在该装置中，所述控制栅极的所述漏极侧侧壁间隔件在所述漏极侧侧壁邻近所述浮置栅极的所述上表面的底部处具有L形。
在该装置中，所述控制栅极的所述源极侧侧壁间隔件在所述浮置栅极邻近所述控制栅极的底部的所述上表面处终止并且所述源极侧侧壁间隔件在所述浮置栅极的所述上表面上方基本没有从控制栅极侧壁水平延伸。
在该装置中，所述控制栅极的所述漏极侧侧壁间隔件具有从所述控制栅极水平延伸的部分，所述控制栅极覆盖所述浮置栅极的一部分所述上表面。
根据本发明的另一方面，提供了一种装置，包括：公共源极区，形成在半导体衬底中；至少第一漏极区和第二漏极区，在所述半导体衬底中形成在所述公共源极区的相对侧上并且每个漏极区都与所述公共源极区间隔开；至少第一浮置栅极和第二浮置栅极，在所述半导体衬底上方被形成为邻近所述公共源极区的相对侧并且被设置在所述公共源极区与所述第一漏极区和所述第二漏极区之间；第一控制栅极和第二控制栅极，所述第一控制栅极形成在所述第一浮置栅极的一部分上方，以及所述第二控制栅极形成在所述第二浮置栅极的一部分上方，所述第一浮置栅极和所述第二浮置栅极中的每一个的上表面都具有未被相应的所述第一控制栅极和所述第二控制栅极覆盖的部分；所述第一控制栅极和所述第二控制栅极中的每一个都具有漏极侧侧壁间隔件，每个所述漏极侧侧壁间隔件都由沿相应的所述第一控制栅极和所述第二控制栅极的垂直侧面垂直延伸的复合间隔件形成；所述第一控制栅极和所述第二控制栅极中的每一个都具有源极侧侧壁间隔件，每个所述源极侧侧壁间隔件都由沿邻近所述公共源极区的所述第一控制栅极和所述第二控制栅极中的相应一个的垂直侧面垂直延伸的复合间隔件形成，所述漏极侧侧壁间隔件具有第一厚度并且所述源极侧侧壁间隔件具有比所述第一厚度小的第二厚度；以及擦除栅极，形成在所述半导体衬底中的所述公共源极区上方，覆盖所述第一浮置栅极和所述第二浮置栅极中的每一个的一部分所述上表面。
在该装置中，位于所述第一浮置栅极和所述第二浮置栅极的至少一部分所述上表面上方的所述擦除栅极覆盖相应的所述第一浮置栅极和所述第二浮置栅极5％和20％之间的所述上表面。
在该装置中，所述第一控制栅极和所述第二控制栅极的所述源极侧侧壁间隔件和所述漏极侧侧壁间隔件都由复合间隔件形成，所述复合间隔件包括邻近相应的所述第一控制栅极和所述第二控制栅极的氮化物间隔件和覆盖所述氮化物间隔件的氧化物间隔件。
在该装置中，所述第一控制栅极和所述第二控制栅极的所述漏极侧侧壁间隔件都具有位于底部处、邻近所述第一浮置栅极和所述第二浮置栅极中的相应一个的所述上表面并且在所述上表面上方水平延伸的L形。
在该装置中，所述第一控制栅极和所述第二控制栅的所述源极侧侧壁间隔件在所述第一浮置栅极和所述第二浮置栅极的相应一个的所述上表面处终止，并且在所述浮置栅极的所述上表面上方基本没有水平延伸。
在该装置中，相应的所述第一控制栅极和所述第二控制栅极的所述源极侧侧壁间隔件被多晶硅层间电介质覆盖。
根据又一方面，提供了一种方法，包括：在半导体衬底上方形成浮置栅极层，所述浮置栅极层具有上表面，在所述浮置栅极层的所述上表面的一部分上方形成控制栅极层，并且图案化所述控制栅极层以形成具有邻近所述半导体衬底中的公共源极区的源极侧侧壁和邻近所述半导体衬底中的漏极区的漏极侧侧壁的控制栅极；在所述控制栅极和所述浮置栅极层上方沉积复合间隔件；从所述浮置栅极层未被所述控制栅极覆盖的所述上表面去除所述复合间隔件并且图案化所述控制栅极上方的所述复合间隔件，在所述控制栅极上形成非对称侧壁间隔件，源极侧侧壁间隔件比漏极侧侧壁间隔件厚；将所述源极侧侧壁间隔件和所述漏极侧侧壁间隔件用作掩模，蚀刻所述浮置栅极层以形成被所述控制栅极部分覆盖的浮置栅极；从所述控制栅极的源极侧侧壁以及从所述浮置栅极邻近所述公共源极区的部分去除氧化物，使得所述浮置栅极邻近所述公共源极区的一部分具有暴露的上表面；以及在所述衬底中的所述公共源极区上方并且在所述浮置栅极上方形成擦除栅极，所述擦除栅极邻近所述控制栅极的源极侧侧壁并且位于所述浮置栅极的所述上表面的至少一部分上方。
在该方法中，所述擦除栅极覆盖所述浮置栅极至少5％的所述上表面。
在该方法中，所述擦除栅极覆盖所述浮置栅极5％和20％之间的所述上表面。
在该方法中，所述擦除栅极覆盖所述浮置栅极5％和10％之间的所述上表面。
该方法进一步包括在所述公共源极区中实施离子注入以在所述半导体衬底中形成掺杂源极。
附图说明
为了更完整的理解示例性实施例及其优点，现将结合附图所进行的以下描述作为参考，其中：
图1以截面图示出了非易失性单元的实施例；
图2示出了处于中间工艺步骤期间的非易失性存储单元的截面图以说明实施例的使用；
图3以截面图示出了形成用于附加工艺的光刻胶之后的图2的结构；
图4以截面图示出了包括沉积氧化物层的附加工艺之后的图3的结构；
图5以截面图示出了包括蚀刻工艺以成形侧壁的附加工艺之后的图4的结构；
图6以截面图示出了包括蚀刻浮置栅极层的附加工艺之后的图5的结构；
图7以截面图示出了包括其他氧化物沉积的附加工艺之后的图6的结构；
图8以截面图示出了包括图7的对氧化物的蚀刻工艺的附加工艺之后的图7的结构；
图9以截面图示出了附加氧化物沉积之后的图8的结构；
图10以截面图示出了形成用于离子注入步骤的光刻胶结构之后的图9的结构；
图11以截面图示出了形成公共源极区的附加工艺步骤之后的图10的结构；
图12以截面图示出了包括聚合物间电介质的沉积的附加工艺步骤之后的图11的结构；
图13以截面图示出了多晶硅结构的沉积以完成一种非易失性单元之后图12的结构；以及
图14示出了一种非易失性存储单元的实施例的各种操作表。
除非另有其他指示，否则不同附图中的相应的数字和标号通常涉及相应的部件。附图被绘制为以清晰地示出说明性实施例的相关方面，并且不必按比例进行绘制。
具体实施方式
下面，详细讨论本发明的说明性实施例的制造和使用。然而应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅示出了制造和使用本发明的实施例的具体方式，而这些实例没有限定该说明书的范围并且没有限定所附权利要求的范围。
提出了本文的实施例用于阐述和说明，但没有限定本发明的范围并且没有限定所附权利要求的范围。本发明的实施例包括用于形成具有浮置栅极、设置在浮置栅极上方的电介质以及设置在电介质上方的控制栅极的非易失性存储单元的方法。浮置栅极具有向衬底中的公共源极区延伸并且未被控制栅极覆盖的部分。擦除栅极形成在公共源极区上方，该公共源极区的顶面的一部分覆盖有浮置栅极的一部分，所述擦除栅极与浮置栅极通过聚合物间电介质隔离。浮置栅极和擦除栅极之间的电耦合通过实施例的使用提高，从而尤其在编程操作中，提高了非易失性存储单元的性能。
图1以截面图示出了非易失性存储单元51的示例性实施例的简化说明。在图1中，半导体衬底13具有形成在衬底中的漏极区55和与该漏极区间隔开的源极区16。例如，可以通过注入掺杂剂离子并且扩散以形成掺杂扩散区来形成源极区55和漏极区16。字线49(有时称为“选择栅极”)形成在衬底13上方并且与衬底13隔离，并且浮置栅极17也形成在衬底13上覆并且通过介电层(为了简便起见，在图1中未具体示出该介电层)。与衬底13隔离。字线49和浮置栅极区17形成“分离栅极”，于是导致电流在源极区和漏极区之间流动，在字线49和浮置栅极17上呈现足够的电势。浮置栅极17上的电势通过控制栅极23产生。在操作期间，施加给字线49和控制栅极23的电势产生浮置栅极17上的电势以在漏极55和源极16之间的衬底中形成允许电流流动的沟道区。擦除栅极47形成在源极区16上方并且通过可以为诸如氧化物的另一电介质18与衬底隔离。擦除栅极47还覆盖浮置栅极17的一部分。在实施例中，这种重叠可以为浮置栅极17的表面积的5％至大约20％。在某些单元操作中，电势施加在擦除栅极47上并且耦合用于将擦除栅极连接至浮置栅极17；当与先前的单元相比时，本实施例中浮置栅极17上方的擦除栅极47的重叠提供了诸如提高的擦除栅极与浮置栅极的耦合，并且提高了编程速度。在读取操作中，还可以提高擦除栅极上的电势(与传统结构和操作相比)以通过充分利用浮置栅极17和覆盖的擦除栅极47之间的增加耦合来提高性能。
浮置栅极17可以通过编程操作存储位于浮置栅极上的电荷。众所周知，电荷存储现象允许可编程阀值器件与浮置栅极形成非易失性存储单元。当非易失性单元存储电荷时，器件读取阀值增大，所以当在控制栅极和字线上施加读取电势时，没有沟道形成，并且施加在漏极端处的标称电压(例如，1.2伏特)没有改变。当擦除单元并且没有电荷存储在浮置栅极17上时，形成较低的导通阀值，因此当在控制栅极23和字线49上施加读取电势，并且接地电势和零电势施加在源极16处时，漏极处的标称电势通过形成在衬底13中并将漏极55连接至源极16的沟道区域被下拉至地电势。通过向擦除单元分配诸如逻辑值“0”以及向编程单元分配“1”，可以使用浮置栅极存储数据。
在典型非易失性存储器件中，许多单元(例如51)被布置成行和列。在示例性实施例中，漏极端连接至位线并且被布置成列。源极区16也可以被布置成列并且可以在两列单元之间共享该源极区以形成用于单元的“公公共源极”。字线49和控制栅极23可以连接至诸如解码行线。地址解码器用于选择用于将数据字读取到位线上的模块，并且读放大器可以用于感测位线电压。通过在读取周期期间，在一组位线上施加预充电电压或者标称电压，以及选择耦合至位线的非易失性单元的行，来自阵列中特定行的字可被读取到位线上并且由读放大器读出。以这种方式，可以读取存储在非易失性存储阵列中的数据。写操是将被存储的数据置于位线上的编程操作，并且电势施加给字线、控制栅极和擦除栅极，从而对选择的存储单元进行编程以存储数据。可以使用擦除栅极完成单元的擦除以从浮置栅极去除电荷，擦除栅极上的较高电势可以去除电荷并且将非易失性单元设置为未编程状态或者擦除状态。
图2以截面图示出了用于使用示例性方法实施例在结构11中形成一对非易失性单元11A和11B的第一中间工艺阶段。注意，尽管在形成通过公共源极区间隔开的非易失性存储单元对的方法方面描述了所示的实施例，但是这些仅是实例。可以形成实施例而没有使用公共源极区并且没有形成成对单元；相反，可以有专用源极区形成非易失性单元结构实施例。例如，在图1中示出了单个单元51。
在图2中，提供了半导体衬底13。在一个实施例中，半导体衬底为硅晶圆。在可选实施例中，可以使用砷化镓衬底。其他可选实施例包括锗和铟。尽管在图2中示出了半导体衬底13，但是在其他可选实施例中，可以使用SOI层来代替衬底13的半导体晶圆。
在图2中，示出了位于介电层15上方的浮置栅极层17。在一个实施例中，浮置栅极层17是多晶硅层。也示出了覆盖浮置栅极层17的薄介电层19。在一种示例性实施例中，薄介电层15和19由氧化物(例如，热氧化物或者自然氧化物层)形成，可选地，可以使用沉积氧化物。每个非易失性单元11A和11B是对称的并且形成在半导体衬底13的公共源极区12的相对侧上。每个非易失性单元11A和11B包括浮置栅极层17和控制栅极23之间的介电层21。在一个实施例中，控制栅极23是多晶硅。在这些附图中没有示出漏极区，但是对于非易失性单元11A和11B中的每一个来说，漏极侧是单元与源极侧相对的一侧，该漏极侧与公共源极区12紧邻。
如本领域普通技术人员公知的，介电层21可以为电荷捕获介电层，诸如氧化物-氮化物(oxide-nitride，ON)或者在可选实施例中，氧化物-氮化物-氧化物(ONO)层。非易失性单元11A和11B中的每个都具有位于控制栅极23上方的氧化物层25和位于氧化物层25上方的氮化硅(SiN)层27。如下所述，可以在稍后的工艺中去除层27。控制栅极23、氧化物层25和氮化硅层27被图案化以形成用于非易失性单元11A和11B中的每个的垂直控制栅叠层。控制栅叠层进一步覆盖有另一薄氧化物层29并且在图2的中间工艺步骤中，覆盖有氮化物层31。在其他实施例中，可选介电材料可以用于层29和31。
图3以截面示出了在附加工艺步骤以后的图2的非易失性单元结构11。在图3中，非易失性单元11A和11B中的每个都具有形成在结构11上方的光刻胶层33。通过光刻和蚀刻来图案化光刻胶层33以形成覆盖用于单元11A和11B中的每个的漏极侧部分的掩模，同时暴露两个单元11A和11B之间的公共源极区12。图3的剩余元件与图2中相同，参考标号相同并且不需要进一步说明。光刻步骤添加至该工艺以能够在非易失性单元11A和11B的公共源极区12和源极侧的侧壁上进行处理，同时与公共源极区12分离的非易失性单元11A和11B的漏极侧的侧壁保持被覆盖并且不受该处理影响。
图4以截面示出了在附加处理以后的图2的非易失性单元结构11。为了从图3的截面过渡到图4的截面，实施蚀刻工艺以在单元11A和11B之间的公共源极区12中从衬底13的表面去除氮化硅31。用于存储单元11A和11B中的每个的层31的源极侧的侧壁也通过蚀刻工艺成形。在可以为诸如干蚀刻的蚀刻工艺之后，去除光刻胶掩模33。这可以通过诸如PR剥离工艺去除。然后，实施厚氧化物沉积以将氧化物层35形成在非易失性单元11A和11B中的每个的源极侧的侧壁上方、衬底13的表面上方以及非易失性单元11A和11B的顶部和漏极侧的侧壁上方。如图所示，氧化物35在一些区域中比其他区域中的更厚。由于在公共源极区12中，氧化物形成在另一氧化物层(衬底上方的氮化硅31通过之前的蚀刻步骤去除)上方，所以厚度发生变化，而对于非易失性单元11A和11B的源极侧的侧壁来说，氧化物厚度35由于沉积负载效应比公共源极区12上的非常接近两个非易失性单元的侧壁更大。通过诸如CVD氧化物沉积来形成厚氧化物层35。
图5以截面示出了附加工艺步骤之后的结构11。为了从图4的截面过渡到图5中所示的阶段，实施附加蚀刻工艺以从公共源极区12中的衬底13的表面、单元区域的之外以及从非易失性单元11A和11B的顶面去除较厚的氧化物层35。在一个实施例中，氧化物蚀刻可以为诸如各向异性的。较厚的氧化物35保留非易失性单元11A和11B在控制栅叠层的源极侧的侧壁上，并且较薄部分37保留在控制栅叠层的漏极侧的侧壁上。因此，在该阶段处，用于非易失性单元11A和11B的侧壁是非对称的，源极侧的侧壁上较厚，并且源极侧的侧壁上较薄。
图6以截面示出了附加工艺步骤之后的图5的结构11。为了从图5的截面过渡到图6中所示的截面，使用非易失性单元11A和11B的源极侧的侧壁和漏极侧的侧壁作为掩模以将浮置栅极17与控制栅叠层侧壁自对准来蚀刻或者切割浮置栅极层17。区域34示出了用于非易失性单元11B的浮置栅极17的源极侧的侧壁，浮置栅极17朝向公共源极区12延伸过控制栅极；区域32示出了用于非易失性单元11A的浮置栅极17的漏极侧的侧壁，浮置栅极17没有远离控制栅极边缘进行延伸。因此，使用非对称侧壁限定用于浮置栅极层17的蚀刻图案已经形成用于单元11A和11B中的每个的非对称浮置栅极。如下所述，非对称侧壁的使用提供了在擦除栅极和浮置栅极之间具有增加电容耦合的结构。
图7以截面示出了又一处理步骤之后的图6的结构11。在图7中，厚氧化物层41沉积在整个结构上方。在一个实施例中，这种氧化物41是通过在大于诸如500摄氏度的温度下使用快速热CVD(RTCVD)加工可以形成的高温氧化物(HTO)。在可选实施例中，RTCVD工艺的温度可以在大约500摄氏度至大约900摄氏度之间变化，并且在一种示例性实施例中为大约700摄氏度至800摄氏度。HTO层41覆盖源极侧上的非易失性单元11A和11B的侧壁、公共源极区12上方的半导体衬底13和非易失性单元11A和11B的顶部和漏极侧的侧壁。
图8以另一截面图示出了蚀刻工艺之后的图7的结构11。在图8中，蚀刻氧化物层41以从诸如公共源极区12中的衬底13的表面的水平表面以及从非易失性单元11A和11B上方的氮化硅27的顶面去除氧化物层。如图所示，蚀刻还将非易失性单元11A和11B的侧壁成形并且减薄氧化物层41。
图9以另一截面图示出了附加工艺之后的图8的结构11。在图9中，氧化物层48沉积在厚氧化物层41上方、非易失性单元11A和11B的侧壁上以及半导体衬底13的表面上方。
图10以另一截面图示出了离子注入以形成公共源极区12中的公共源极16期间的图9的结构11。在一个实施例中，这种注入可以对应于用于形成在衬底上任何位置的高电压器件的高电压离子注入(HVII)所实施的离子注入，因此将与用于任何位置的HVII注入相同的工艺步骤用于注入公共源极16，以在衬底13上形成诸如高电压晶体管。在可选实施例中，离子注入30(如图10所示)不用于其他器件。在离子注入30之前(如图10中所示)，另一光刻胶层43被形成，并且在覆盖非易失性单元11A和11B的漏极侧的侧壁的同时，使用光刻和蚀刻被图案化以对公共源极区12以及它们上具有层41和48的源极侧的侧壁进行曝光。以这种方式，公共源极16与非易失性单元11A和11B的源极侧的侧壁上的氧化物41对准。
图11以另一截面图示出了附加工艺步骤之后的结构11。在图11中，通过湿蚀刻(有时被称为HTO“浸渍”工艺)从非易失性单元11A和11B的源极侧的侧壁以及公共源极区12去除氧化物层48和氧化物层41。单元11A和11B中的每个的源极侧的侧壁现在没有氧化物并且被氮化硅层31覆盖，并且公共源极16、掺杂扩散区也没有氧化物。光掩模43保留并且在HTO湿蚀刻工艺期间保护源极侧的侧壁和部分衬底13。
图12以截面图示出了附加工艺步骤之后的图11的结构11。可以通过另外的氧化物沉积形成的多晶硅层间电介质45沉积在结构上方并且非易失性单元11A和11B的源极侧的侧壁上方、在每个单元的浮置栅极17上方和衬底13上方形成层。在一种示例性实施例中，这种多晶硅层间电介质的厚度可以为90埃至140埃。在可选实施例中，其他介电材料可以用于多晶硅层间电介质45。
图13以另一截面图示出了附加工艺步骤之后的结构11。为了从图11所示的阶段过渡到图12的阶段，实施几个工艺步骤。实施多晶硅沉积以在公共源极区12中沉积擦除栅极47，并且紧邻非易失性单元11A和11B中的每个的漏极侧的侧壁沉积可连接的选择栅极49以形成非易失性单元的字线。在多晶硅沉积以形成擦除栅极47和选择栅极49之后，实施将多晶硅擦除栅极47和选择栅极49成形的蚀刻，并且也从非易失性单元11A和11B中的每个的顶部去除氮化硅层27(未在图13中示出)。如图13所示，擦除栅极多晶硅47通过多晶硅层间电介质45将浮置栅极17与擦除栅极47隔离。擦除栅极47具有覆盖非易失性单元11A和11B中的每个的源极侧上的每个浮置栅极17的部分，该部分是通过位于擦除栅极47的部分下方代替用于每个单元的浮置栅极17未被控制栅极覆盖的水平面的部分，增大了用于非易失性单元11A和11B中的每个的擦除栅极47和浮置栅极17之间耦合的区域。在一个实施例中，如图1所示，擦除栅极45覆盖用于单元11A和11B中的每个的浮置栅极17的至少5％的上表面。在另一个实施例中，擦除栅极47覆盖浮置栅极17的上表面的5％至20％。在另一个实施例中，擦除栅极47覆盖浮置栅极17的上表面的5％和10％。由于擦除栅极47现在覆盖每个浮置栅极17的部分的事实，实施例的结构提供了擦除栅极47和浮置栅极17之间的增加的耦合
图14以表格形式使用实施例示出了施加给非易失性单元的各部分的电势以说明操作。在编程操作中，如表格的第一行所示，在连接至如图1所示的非易失性单元的漏极区的位线(BL)上施加数据电压Vdp。在字线(WL)上施加1伏至1.5伏之间电势。在单元的控制栅极和擦除栅极(CG和EG)上施加7伏至9伏之间的高电势。公共源极(CS)施加4伏至5伏之间的电势。众所周知，沟道热电子编程操作会根据编程数据电压Vdp将电子拉到浮置栅极上。与现有方法单元相反，使用本实施例的控制栅极可以在编程期间使用降低的电势。可选地，控制栅极上的电势可以升高至10伏至14伏的现有水平，并且由于通过使用本实施例实现的擦除栅极与浮置栅极的耦合，编程周期可以及时(更快的编程速度)缩短。
在图14中，在第二行中，表格还示出了擦除操作的电势。在单元擦除操作期间，在擦除栅极(EG)上施加诸如10伏至14伏之间的电势并且单元的剩余部分设置为0电势，因此浮置栅极上的电荷被吸引至擦除栅极，并且单元被擦除并且用于未来编程。
在图14中，底行示出了读取操作期间使用的电势。在读取期间，在耦合至单元的漏极区的位线(BL)上施加标称电势。在一种示例性实施例中，BL电势在读取期间为大约0.3伏至1.8伏之间。在字线(WL)和控制栅极(CG)上施加1.8伏至3.3伏之间的读取电势。根据对单元进行编程(高导通电势)还是未进行编程(低导通电势)，单元然后可以导通并且将位线连接至零电势的公共源极(CS)。与使用之前的单元的操作相反，在擦除栅极覆盖部分浮置栅极的实施例中，还可在擦除栅极上施加读取电势并且提高了与浮置栅极的耦合；提高了性能。如图14所示，擦除栅极上的读取电势还可以在1.8伏至3.3伏之间。注意，作为实例提供了图14中的电势，并且某种程度取决于使用的工艺，使得在其他实施例中，可以使用其他电势。通常，随着半导体工艺发展，会降低使用的电势。然而，通过实施例的使用获得的优点仍然会提高性能，与器件中使用的实际电势无关，并且不限于所提供的说明性实施例。本实施例提供了覆盖用于非易失性存储单元的浮置栅极的部分，提高了擦除栅极与浮置栅极的电容耦合。与现有方法相比，对于编程操作，控制栅极上的电势控制了编程速度，在一个实施例中，可以通过使用擦除栅极和控制栅极处的电势提高编程速度。可选地，在实施例的单元的编程期间可以使用低控制栅极电势，而将编程速度保持在之前的速度。编程期间的控制栅极上的较低电势的使用可以降低功耗而没有任何性能损失。
在读取周期期间，单元实施例中的擦除栅极还可以接收读电势并且由于提高了擦除栅极与浮置栅极的耦合，提高了单元的性能。
在一个实施例中，一种方法包括在半导体衬底上方形成浮置栅极层，在浮置栅极层上方形成控制栅极层，并且图案化控制栅极层以形成具有紧邻半导体衬底中公共源极区的源极侧的侧壁和紧邻所述半导体衬底中漏极区的漏极侧的侧壁的控制栅极；在控制栅极和浮置栅极层上方沉积氧化物；从浮置栅极层的水平部分去除氧化物并且图案化控制栅极上方的氧化物，氧化物在控制栅极上形成非对称侧壁间隔件，源极侧的侧壁间隔件比漏极侧的侧壁间隔件厚；将源极侧的侧壁间隔件和漏极侧的侧壁间隔件作为掩模，蚀刻浮置栅极层以形成浮置栅极；从控制栅极的源极侧的侧壁和从浮置栅极紧邻公共源极区的部分去除氧化物，从而浮置栅极紧邻公共源极区的部分具有暴露的上表面；在控制栅极的源极侧的侧壁上方和浮置栅极的暴露的上表面上方沉积多晶硅层间介电层；以及在衬底中的公共源极区上方形成擦除栅极并且覆盖多晶硅层间介电层，擦除栅极紧邻控制栅极的源极侧的侧壁并且覆盖浮置栅极的上表面的至少一部分。
在另一个实施例中，上述方法包括其中擦除栅极覆盖浮置栅极的至少5％的上表面。在可选实施例中，在上述方法中，所述擦除栅极覆盖浮置栅极5％和20％之间的上表面。在又一个实施例中，擦除栅极覆盖浮置栅极5％和10％之间的上表面。
在又一个实施例中，上述方法包括在公共源极区中实施离子注入以在半导体衬底中形成掺杂源极。
在又一个实施例中，在上述方法中，离子注入包括在控制栅极和浮置栅极上方沉积高温氧化物，并且图案化高温氧化物以形成用于离子注入的对准掩模。
在又一个实施例中，上述方法包括在浮置栅极上方和控制栅极下方形成介电区域。在又一个实施例中，在上述方法中，形成擦除栅极、控制栅极以及浮置栅极包括形成多晶硅。在又一个实施例中，在上述方法中，多晶硅层间电介质的厚度在大约90埃至120埃之间。在又一个实施例中，在上述方法中，形成氧化物层包括实施CVD氧化物沉积。
在一个实施例中，一种方法包括在半导体衬底上方形成浮置栅极层，在浮置栅极层上方形成通过公共源极区间隔开的一对控制栅电极，每个控制栅电极都具有紧邻公共源极区的源极侧的侧壁并且每个控制栅电极都具有相对的漏极侧的侧壁；在一对控制栅电极和浮置栅极层上方沉积氧化物层；蚀刻包括公共源极区的浮置栅极层的水平部分的氧化物层，并且在每个控制栅极的源极侧的侧壁和漏极侧的侧壁上形成氧化物侧壁间隔件，源极侧的侧壁上的氧化物侧壁间隔件比漏极侧的侧壁上的氧化物侧壁间隔件厚；使用氧化物侧壁间隔件作为掩模，蚀刻浮置栅极层以形成用于一对控制栅极的每个的浮置栅极，控制栅极和浮置栅极形成通过公共源极区间隔开的一对非易失性单元；从源极侧的侧壁和紧邻公共源极区的浮置栅极去除氧化物，暴露每个浮置栅极紧邻公共源极区的部分的上表面；在控制栅极的源极侧的侧壁上方和每个浮置栅极的暴露的上表面部分上方沉积多晶硅层间介电层；以及在公共源极区上方形成擦除栅极，擦除栅极紧邻控制栅极的源极侧的侧壁并且覆盖一对非易失性单元的每个的浮置栅极的上表面部分的一部分。
在另一可选实施例中，在上述方法中，公共源极区上方的擦除栅极覆盖用于非易失性单元对的浮置栅极至少5％的上表面部分。在又一个实施例中，在上述方法中，公共源极区上方的擦除栅极覆盖用于非易失性单元对的浮置栅极5％和20％之间的上表面部分。在又一个方法实施例中，方法进一步包括实施离子注入步骤，以在半导体衬底的公共源极区中形成扩散源。在又一个实施例中，在上述方法中，形成擦除栅极、控制栅极以及浮置栅极层包括沉积多晶硅。
在另一个实施例中，一种装置包括半导体衬底，所述衬底具有形成在半导体衬底中的源极区并且具有形成在半导体衬底中的与源极区间隔开的漏极区；形成在半导体衬底上方并且设置在源极区和所述漏极区之间的浮置栅极区，浮置栅极具有源极侧的侧壁和上表面；形成在浮置栅极的部分上方的控制栅极，控制栅极具有紧邻半导体衬底中的源极区的源极侧的侧壁和紧邻漏极区的漏极侧的侧壁，浮置栅极紧邻源极区的上表面的部分未被控制栅极覆盖，源极侧的侧壁具有第一厚度的源极侧的侧壁间隔件并且控制栅极的漏极侧的侧壁具有比所述第一厚度大的第二厚度的漏极侧的侧壁间隔件，源极侧的侧壁间隔件和漏极侧的侧壁间隔件相对彼此不对称；源极侧的侧壁和紧邻浮置栅极源极区的上表面上方的多晶硅层间电介质；以及形成在源极区上方并且覆盖多晶硅层间电介质的擦除栅极，并且紧邻控制栅极的源极侧的侧壁，擦除栅极覆盖浮置栅极紧邻源极区的上表面的至少部分。在另一个可选实施例中，在上述装置中，覆盖浮置栅极的至少部分上表面的擦除栅极覆盖浮置栅极至少5％的上表面。在另一个实施例中，在上述装置中，覆盖浮置栅极的至少部分上表面的擦除栅极覆盖至少浮置栅极5％和20％之间的上表面。在又一个实施例中，在上述装置中，覆盖浮置栅极的至少部分上表面的擦除栅极覆盖浮置栅极至少5％和10％之间的上表面。
在又一个实施例中，一种装置包括形成在半导体衬底中的公共源极区；在半导体衬底中形成在所述公共源极区的相对侧上并且每个均与公共源极区间隔开的至少第一漏极区和第二漏极区；在半导体衬底上方形成紧邻公共源极区的相对侧并且设置在公共源极区和第一漏极区和第二漏极区之间的至少第一浮置栅极和第二浮置栅极；形成在第一浮置栅极的部分上方的第一控制栅极，以及形成在所述第二浮置栅极的部分上方的第二控制栅极，所述第一浮置栅极和第二浮置栅极中的每个都具有不被相应的第一控制栅极和第二控制栅极覆盖的部分上表面；第一控制栅极和第二控制栅极中的每个都具有漏极侧的侧壁间隔件，每个漏极侧的侧壁间隔件都由沿相应的第一控制栅极和第二控制栅极的垂直侧面延伸的复合间隔件形成；所述第一控制栅极和第二控制栅极中的每个都具有源极侧的侧壁间隔件，源极侧的侧壁间隔件中的每个都由沿第一控制栅极和第二控制栅极紧邻公共源极区的相应一个的垂直侧面垂直延伸的复合间隔件形成，其中，漏极侧的侧壁间隔件具有第一厚度并且源极侧的侧壁间隔件具有比第一厚度小的第二厚度；以及形成在半导体衬底中的公共源极区上方的擦除栅极覆盖第一浮置栅极和第二浮置栅极的每个的部分上表面。
在另一个实施例中，在上述装置中，擦除栅极形成覆盖所述第一浮置栅极和第二浮置栅极的至少部分上表面，并且覆盖相应的第一浮置栅极和第二浮置栅极5％和20％之间的上表面。在又一个实施例中，在上述装置中，第一控制栅极和第二控制栅极的源极侧的侧壁间隔件和所述漏极侧的侧壁间隔件每个都由复合间隔件形成，该复合间隔件包括紧邻相应的第一控制栅极和第二控制栅极的氮化物间隔件和覆盖氮化物间隔件的氧化物间隔件的。在又一个实施例中，在上述装置中，第一控制栅极和第二控制栅极的漏极侧的侧壁每个都具有位于底部处、紧邻相应的第一浮置栅极和第二浮置栅极之一的上表面并且在该上表面上方水平延伸的L形。在又一个实施例中，上述装置包括其中第一控制栅极和第二控制栅极源极侧的侧壁间隔件在所述第一浮置栅极和第二浮置栅极相应的一个的上表面处终止并且基本没有在浮置栅极的上表面上方水平延伸。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。例如，可以实施可选材料、注入剂量、工艺步骤和温度。
而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (10)

1.一种装置，包括：
半导体衬底，具有形成在所述半导体衬底中的源极区并且具有形成在所述半导体衬底中、与所述源极区间隔开的漏极区；
浮置栅极区，形成在所述半导体衬底上方并且设置在所述源极区和所述漏极区之间，所述浮置栅极具有源极侧侧壁和上表面；
控制栅极，形成在所述浮置栅极的一部分上方，所述控制栅极具有邻近所述半导体衬底中的所述源极区的源极侧侧壁和邻近所述漏极区的漏极侧侧壁，所述浮置栅极的上表面邻近所述源极区的部分未被所述控制栅极覆盖，所述控制栅极的源极侧侧壁具有第一厚度的源极侧侧壁间隔件并且所述控制栅极的漏极侧侧壁具有大于所述第一厚度的第二厚度的漏极侧侧壁间隔件，所述控制栅极的所述源极侧侧壁间隔件和所述漏极侧侧壁间隔件彼此不对称；
多晶硅层间电介质，位于紧邻所述源极区的所述浮置栅极的源极侧侧壁和上表面的上方；以及
擦除栅极，形成在所述源极区上方、位于所述多晶硅层间电介质上方并且邻近所述控制栅极的源极侧侧壁，所述擦除栅极覆盖所述浮置栅极邻近所述源极区的所述上表面的至少一部分。
2.根据权利要求1所述的装置，其中，位于所述浮置栅极的至少一部分所述上表面上方的所述擦除栅极覆盖所述浮置栅极至少5％的所述上表面。
3.根据权利要求1所述的装置，其中，位于所述浮置栅极的至少一部分所述上表面上方的所述擦除栅极覆盖所述浮置栅极5％至20％之间的所述上表面。
4.根据权利要求1所述的装置，其中，位于所述浮置栅极的至少一部分所述上表面上方的所述擦除栅极覆盖所述浮置栅极5％至10％之间的所述上表面。
5.根据权利要求1所述的装置，进一步包括邻近所述控制栅极的源极侧侧壁、形成在所述半导体衬底的所述漏极区上方的选择栅极。
6.根据权利要求1所述的装置，其中，所述控制栅极的所述源极侧侧壁间隔件和所述漏极侧侧壁间隔件中的至少一个由复合间隔件形成，所述复合间隔件包括邻近所述控制栅极的氮化物间隔件和覆盖所述氮化物间隔件的氧化物间隔件。
7.根据权利要求6所述的装置，其中，所述控制栅极的所述漏极侧侧壁间隔件在所述漏极侧侧壁邻近所述浮置栅极的所述上表面的底部处具有L形。
8.根据权利要求7所述的装置，其中，所述控制栅极的所述源极侧侧壁间隔件在所述浮置栅极邻近所述控制栅极的底部的所述上表面处终止并且所述源极侧侧壁间隔件在所述浮置栅极的所述上表面上方基本没有从控制栅极侧壁水平延伸。
9.一种装置，包括：
公共源极区，形成在半导体衬底中；
至少第一漏极区和第二漏极区，在所述半导体衬底中形成在所述公共源极区的相对侧上并且每个漏极区都与所述公共源极区间隔开；
至少第一浮置栅极和第二浮置栅极，在所述半导体衬底上方被形成为邻近所述公共源极区的相对侧并且被设置在所述公共源极区与所述第一漏极区和所述第二漏极区之间；
第一控制栅极和第二控制栅极，所述第一控制栅极形成在所述第一浮置栅极的一部分上方，以及所述第二控制栅极形成在所述第二浮置栅极的一部分上方，所述第一浮置栅极和所述第二浮置栅极中的每一个的上表面都具有未被相应的所述第一控制栅极和所述第二控制栅极覆盖的部分；
所述第一控制栅极和所述第二控制栅极中的每一个都具有漏极侧侧壁间隔件，每个所述漏极侧侧壁间隔件都由沿相应的所述第一控制栅极和所述第二控制栅极的垂直侧面垂直延伸的复合间隔件形成；
所述第一控制栅极和所述第二控制栅极中的每一个都具有源极侧侧壁间隔件，每个所述源极侧侧壁间隔件都由沿邻近所述公共源极区的所述第一控制栅极和所述第二控制栅极中的相应一个的垂直侧面垂直延伸的复合间隔件形成，所述漏极侧侧壁间隔件具有第一厚度并且所述源极侧侧壁间隔件具有比所述第一厚度小的第二厚度；以及
擦除栅极，形成在所述半导体衬底中的所述公共源极区上方，覆盖所述第一浮置栅极和所述第二浮置栅极中的每一个的一部分所述上表面。
10.一种方法，包括：
在半导体衬底上方形成浮置栅极层，所述浮置栅极层具有上表面，在所述浮置栅极层的所述上表面的一部分上方形成控制栅极层，并且图案化所述控制栅极层以形成具有邻近所述半导体衬底中的公共源极区的源极侧侧壁和邻近所述半导体衬底中的漏极区的漏极侧侧壁的控制栅极；
在所述控制栅极和所述浮置栅极层上方沉积复合间隔件；
从所述浮置栅极层未被所述控制栅极覆盖的所述上表面去除所述复合间隔件并且图案化所述控制栅极上方的所述复合间隔件，在所述控制栅极上形成非对称侧壁间隔件，源极侧侧壁间隔件比漏极侧侧壁间隔件厚；
将所述源极侧侧壁间隔件和所述漏极侧侧壁间隔件用作掩模，蚀刻所述浮置栅极层以形成被所述控制栅极部分覆盖的浮置栅极；
从所述控制栅极的源极侧侧壁以及从所述浮置栅极邻近所述公共源极区的部分去除氧化物，使得所述浮置栅极邻近所述公共源极区的一部分具有暴露的上表面；以及
在所述衬底中的所述公共源极区上方并且在所述浮置栅极上方形成擦除栅极，所述擦除栅极邻近所述控制栅极的源极侧侧壁并且位于所述浮置栅极的所述上表面的至少一部分上方。
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