CN105633091A - 非挥发性内存总成及其制作方法 - Google Patents

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Abstract

本发明有关于一种非挥发性内存总成及其制作方法。所述非挥发性内存总成包括基底，具有源极区以及汲极区，形成于基底上的第一介电层，及形成于第一介电层上的抹除闸极、浮动闸极以及选择闸极。另外，耦合介电层，分别形成于抹除闸极、浮动闸极以及选择闸极之间以及上方，及形成于耦合介电层上的耦合闸极。

Description

非挥发性内存总成及其制作方法
技术领域
本发明是有关于一种非挥发性内存总成及其制作方法，特别是一种形成呈上宽下窄的抹除闸极，使浮动闸极插入部份抹除闸极的下方，以加强局部电场达到快速抹除效果。
背景技术
分离式闸极非挥发性内存总成，已经广泛用于在独立及嵌入式非挥发性应用中。因为它具有较小扇区清除及电路设计容易支持的特性，目前在愈益壮大及竞争严峻的嵌入式非挥发性IC产业，像是应用在微控制器MCU及智能卡(smartcard)，分离式闸极非挥发性内存总成已经越来越重要。
市面上分离式闸极非挥发性内存总成技术中，如Microchip及SST公司的双层多晶硅分离式闸极具有简易制作技术及可靠稳定度，故对终端用户而言目前为最被认可的方式。在非挥发性核心中，此技术具有双层多晶硅为作为浮动闸极的第一多晶硅及选择闸极的第二多晶硅。然而，随着IC装置尺寸持续缩小，因为它用于源极扩散及浮动闸耦合的大面积特性，双多晶硅分离式闸极不久将能满足尺寸缩小上的需求。
藉由额外添加的多晶硅层来作为耦合控制闸极(如耦合控制闸极)，由于三多晶硅分离式闸极的记忆单元尺寸缩小，使得三多晶硅分离式闸极演变越来越重要。在非挥发性核心中，此技术具有三层多晶硅作为浮动闸极的第一多晶硅、耦合控制闸极第二多晶硅、及抹除闸极/选择闸极的第三多晶硅。
类似于众所皆知堆栈-闸极非挥发性内存总成(如ETOX)，首先设置浮动闸极在位线方向，然后形成耦合控制闸极来当作蚀刻浮动闸极的屏蔽罩。藉由第三多晶硅及回蚀刻来形成抹除闸极及选择闸极间隔物，同时形成抹除闸极及选择闸极。因为抹除闸极及选择闸极包括不同用途的不同闸极介电层，所以选择闸极晶体管氧化层及抹除闸极穿隧氧化层的制程整合需仔细处理。
不幸地，在现有公知技术的形成分离式闸极结构及方法中上述要求并不容易实现。而且，浮动闸极以及选择闸极间的绝缘介电层必须整合在可视为浮动闸极及抹除闸极间绝缘的穿隧氧化层其组成之中。这将使制程复杂化及制程弹性封闭化。最终且最关切地，现存三多晶硅分离式闸极制程不可避免地牵涉蚀刻，以及牵涉从用来形成抹除节点的浮动闸极多晶硅其粗糙表面的氧化层成长。假设制作中多晶硅表面及穿隧氧化层并没有非常仔细处理，浮动闸极多晶硅的不均匀微表面结构，将引起无法预期的穿隧氧化层可靠度问题。
发明内容
鉴于上述问题，本发明提出一种非挥发性内存总成及其制作方法，特别是一种利用介电层作为硬屏蔽的镶嵌及平坦化制程，以形成抹除闸极(EG)及选择闸极(SG)。
本发明又一目的，在于提供一种非挥发性内存总成及其制作方法，形成呈上宽下窄的抹除闸极(EG)，使浮动闸极(FG)插入部份抹除闸极(EG)的下方，以加强局部电场达到快速抹除效果。
为达上述目的，本发明揭露一种非挥发性内存总成的制作方法，步骤包括：提供一基底；在基底上形成一基底介电层；在基底介电层上形成一第一多晶硅层，以及在第一多晶硅层上形成一牺牲层；在基底介电层、第一多晶硅层及牺牲层上定义一第一图案开口及一第二图案开口，且牺牲层堆栈在第一多晶硅层上彼此间隔；选择性去除牺牲层，以及在牺牲层的两侧形成一第一暂时侧墙介电层；第一多晶硅层及牺牲层在基底介电层上形成若干上窄下宽的堆栈结构，且相邻上窄下宽的堆栈结构之间在基底介电层上形成一镶嵌沟槽；根据第一图案开口进行离子布植；增厚镶嵌沟槽位于第一图案开口下方的基底介电层；在镶嵌沟槽形成一第一侧墙介电层，及第一侧墙介电层沿镶嵌沟槽形成二沟槽；形成一第二多晶硅层，填入二沟槽；去除在二沟槽内于第二图案开口的第二多晶硅层及第一侧墙介电层；在基底上定义一第三图案开口，去除位于第三图案开口上的第一多晶硅层及基底介电层以形成一第一凹槽；在第一凹槽内，形成一晶体管介电层及一第二侧墙介电层，且晶体管介电层及第二侧墙介电层形成一第二凹槽；形成一第三多晶硅层，填入第二凹槽；在第二多晶硅层及第三多晶硅层上形成一覆盖介电层；在第一多晶硅层、覆盖介电层、第一侧墙介电层及第二侧墙介电层上形成一耦合介电层；在耦合介电层选择性形成一第四多晶硅层；以及定义一第四图案开口以进行离子布植。
较佳地，在第一多晶硅层上位于第一图案开口及第二图案开口之间形成一浮动闸极。
较佳地，选择性去除牺牲层，利用微影术在光阻上定义牺牲层上部分区域为屏蔽，非等向性蚀刻去除牺牲层两侧，减少在水平方向上牺牲层的宽度。
较佳地，去除第一暂时侧墙介电层，在水平方向上第一多晶硅层的宽度大于牺牲层，使牺牲层及第一多晶硅层二者呈凸字形状的上窄下宽的堆栈结构。
较佳地，形成第二多晶硅层，填入第一多晶硅层、牺牲层及第一侧墙介电层所形成呈上宽下窄的二沟槽。
较佳地，去除牺牲层，根据在第二多晶硅层及第三多晶硅层上所形成的覆盖介电层为屏蔽，去除水平方向上第一侧墙介电层、第二侧墙介电层及覆盖介电层以外区域，第一多晶硅层上所堆栈的牺牲层。
较佳地，在第一多晶硅层、内层多晶介电层及覆盖介电层上，沉积耦合介电层，且耦合介电层堆栈耦合介电层及基底介电层的区域，于深度方向上在基底介电层上定义一第四图案开口。
本发明揭露一种非挥发性内存总成，包括：一基底，靠近基底的表面形成一源极区及一汲极区，源极区以及汲极区间隔一通道区；一第一介电层，形成于基底上，及第一介电层具有一在深度方向上用以定义源极区的第一图案开口；一抹除闸极，形成于第一介电层上呈上宽下窄的一沟槽内，且在沟槽内抹除闸极的较窄部分投影位于第一图案开口上方；一浮动闸极，形成于第一介电层上，浮动闸极一侧插入沟槽内抹除闸极一侧的较窄部分；一选择闸极，形成于第一介电层上，且选择闸极及浮动闸极在深度方向上投影位于通道区的上方；一第二介电层，垂直形成于第一介电层上，且包覆抹除闸极及选择闸极，及浮动闸极位于相邻第二介电层之间；一耦合介电层，形成于抹除闸极、浮动闸极、选择闸极及第二介电层上；以及一耦合闸极，形成于耦合介电层上；第一介电层于第一图案开口具有一第一厚度，且第一介电层在深度方向上分别于浮动闸极的投影下方具有一第二厚度及于选择闸极的投影下方具有一第三厚度，其中，第一厚度大于第二厚度及第二厚度大于第三厚度。
较佳地，位于呈上宽下窄的沟槽内的抹除闸极较窄部分，在深度方向上投影位于第一图案开口上方，及在水平方向上窄于第一图案开口。
较佳地，第二介电层位于抹除闸极的两侧，且位于抹除闸极及浮动闸极之间。
较佳地，耦合介电层连续凹凸起伏，以覆盖些第二介电层、抹除闸极、选择闸极及浮动闸极，并且相对于抹除闸极及选择闸极的耦合介电层，于浮动闸极上的耦合介电层在深度方向上较靠近第一介电层。
较佳地，第一介电层包括一晶体管介电层及一基底介电层。
较佳地，第二介电层包括一覆盖介电层、一第一侧墙介电层及一第二侧墙介电层。
附图说明
附图1A至附图1N是本发明非挥发性内存总成及其制作方法的制作流程图。
附图2是本发明非挥发性内存总成的结构图。
附图3是本发明非挥发性内存总成矩阵。
主要组件符号说明。
10 基底
101 基底介电层
11 第一多晶硅层
12 第二多晶硅层
13 第三多晶硅层
14 第四多晶硅层
151 第一暂时侧墙介电层
152 第二暂时侧墙介电层
16 牺牲层
161 第一侧墙介电层
162 第二侧墙介电层
163、263 覆盖介电层
17 镶嵌沟槽
18、28 沟槽
181 第一凹槽
182 第二凹槽
191 第一图案开口
192 第二图案开口
193 第三图案开口
194 第四图案开口
2 非挥发性内存总成
201 源极区
202 汲极区
203 通道区
21 抹除闸极(EG)
22 选择闸极(SG)
23 浮动闸极(FG)
24 耦合闸极(CG)
25 第一介电层
26 第二介电层
27 耦合介电层
291 穿隧介电层
292 晶体管介电层
293 浮动闸介电层
5 非挥发性内存总成矩阵
5011、5012 源极区
5221 - 5224 选择闸极(SG)
5231 - 5234 浮动闸极(FG)
5241、5242 耦合控制闸极(CG)
560 - 565 位线
580 - 583 字符线。
具体实施方式
关于半导体制程，如氧化层生成、微影、沉积、蚀刻、清洗、扩散、离子布植、化学气相沈积及物理气相沈积等制程技术的应用，对于本发明所使用的制程技术，若使用制程技术过程中，其技术本身不延伸成为本发明的技术特征，将不额外说明。
本发明揭露一种尺度缩小及具可靠的多晶硅对多晶硅，以及多晶硅对源极接面抹除特色，属于四多晶硅分离式闸极的非挥发性内存总成的结构及其制作。
比照习知上形成三多晶硅分离式闸极，其为抹除闸极(EG)21及选择闸极(SG)22为利用操作浮动闸极(FG)23及控制闸极(CG)堆栈的两面。透过加强局部电场来，由抹除穿隧氧化层的可靠度决定在小电压操作时的抹除效率。尽管如此，仍存在一些牺牲可靠性情况下，可达成快速地抹除；因此，本发明的四多晶硅分离式闸极，藉由第一多晶硅沉积及平面化，利用牺牲层16(可以为氮化硅、氧化硅或二者结合)以形成稳健单元结构的镶嵌作为，特别为呈上窄下宽的浮动闸极(FG)23及牺牲层16上窄下宽的堆栈结构，用来制作定义抹除闸极(EG)21及选择闸极(SG)22。
本发明揭露一种非挥发性内存总成的制作方法(S1)，且属于四多晶硅分离式闸极的非挥发性内存总成1。
请参阅附图1A，首先，提供一基底10(S101)；例如基底10为p型或n型硅(Si)基板，透过若干半导体制程技术，在基底10堆栈若干不同层以制作完成半导体组件。接者，在基底10上形成一基底介电层101，基底介电层101为氧化硅(SiO2)，将硅基板透过高温热氧化形成氧化硅，氧化硅厚度介于50Å - 150Å。
第一暂时侧墙介电层第一暂时侧墙介电层第一暂时侧墙介电层第一暂时侧墙介电层
在基底介电层101上形成一第一多晶硅层11，然后，在第一多晶硅层11上堆栈一牺牲层16，形成第一多晶硅层11及牺牲层16的二者双层堆栈。再者，利用微影术(Lithography)在光阻上定义图案为屏蔽，蚀刻第一多晶硅层11及牺牲层16，使第一多晶硅层11及牺牲层16在基底介电层101上形成一第一图案开口191及一第二图案开口192(S102)。
利用微影术在光阻上定义牺牲层16的部分区域为屏蔽，对牺牲层165进行非等向性蚀刻，去除牺牲层16的两侧，减少在水平方向上牺牲层16的宽度。例如，非等向性蚀刻（Anisotropic Etching），利用深反应式离子蚀刻(deep reactive ion etching，DRIE)进行干蚀刻(dry etching)，达到垂直方向的蚀刻速率远大于横向蚀刻速率，及高深宽比的蚀刻。接着，去除牺牲层16的两侧后，在牺牲层16的两侧形成一第一暂时侧墙介电层161，使第一暂时侧墙介电层161及牺牲层16在第一多晶硅层11上，形成三者双层堆栈(S103)。
由于，第一多晶硅层11上堆栈牺牲层16及第一暂时侧墙介电层151，且第一暂时侧墙介电层151为形成在牺牲层16的两侧；因此，在水平方向上，第一多晶硅层11的宽度大于牺牲层16。
所谓图案开口(opening)，先制作一光阻层或一屏蔽层，利用微影术使光阻层图案化，或者微影术结合蚀刻制程使屏蔽层图案化，使此区域内并无存在光阻或屏蔽，而此区域外存在光阻或屏蔽，故一整层光阻层或屏蔽中形成空缺开口。
进一步，在基底介电层101上第一图案开口191及第二图案开口192以外的区域，牺牲层16、第一暂时侧墙介电层第一暂时侧墙介电层151及第一多晶硅层11所形成的三者双层堆栈上窄下宽的堆栈结构，第一暂时侧墙介电层第一暂时侧墙介电层151其为彼此间隔。例如，沉积多晶硅后，并再蚀刻多晶硅至预定厚度，注意地，基底介电层101上位于第一图案开口191及第二图案开口192之间，形成第一多晶硅层11为浮动闸极(FG)23。
于一实施例中，牺牲层16厚度介于200Å - 1500Å，较佳为700Å，牺牲层16可为单层的氮化硅(SiN) 或氮氧硅化合物(SiON)，或者牺牲层16可为堆栈多层介电层，如氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)或氧化物-氮化物-氧化物-氮化物(Oxide-Nitride-Oxide-Nitride，ONON)。另外，第一多晶硅层11厚度介于300Å - 2000Å，较佳为1000Å。
请参阅附图1B，去除在第一多晶硅层11上及牺牲层16两侧所形成的第一暂时侧墙介电层第一暂时侧墙介电层151(S104)；去除第一暂时侧墙介电层第一暂时侧墙介电层151之后，由于，使第一多晶硅层11及牺牲层16在基底介电层101上形成若干上窄下宽的堆栈结构18，其中，上窄下宽的堆栈结构18的下方第一多晶硅层11的宽度大于上方牺牲层16。
接者，请参阅附图1C，对第一图案开口191下方的基底10进行离子布植(S105)，在基底10的表面内形成一源极区201。例如，利用离子布植在P型硅基板上，制作一N型井区(N-well)源极区201。
请参阅附图1D，利用微影术在光阻上定义第一图案开口191以外区域为屏蔽，氧化增厚位于第一图案开口191下方的基底介电层101(S106)；同时，在去除第一暂时侧墙介电层第一暂时侧墙介电层151之后，使第一多晶硅层11的侧墙及第一多晶硅层11上方原接触第一暂时侧墙介电层第一暂时侧墙介电层151区域，在氧化过程，氧化形成一第二暂时侧墙介电层152。
接者，请参阅附图1E，利用微影术在光阻上定义图案为屏蔽，以保护已增厚的基底介电层101，且去除在第一多晶硅层11上所形成的第二暂时侧墙介电层152(S107)。重要地，上窄下宽的堆栈结构18在基底10上的间隔以形成一镶嵌沟槽17 (damascene trench)，镶嵌沟槽17位于第一图案开口191及第二图案开口192上方；另外，在(S106)步骤中，氧化增厚位于第一图案开口191下方的基底介电层101，故相对位于第二图案开口192，镶嵌沟槽17位于第一图案开口191下方的基底介电层101具有较大的膜厚。
请参阅附图1F，利用微影术在光阻上定义镶嵌沟槽17以外区域为屏蔽，在镶嵌沟槽17内、即在牺牲层16及第一多晶硅层11的侧墙，形成一第一侧墙介电层161(S108)；另外，第一侧墙介电层161于第一图案开口191及第二图案开口192上连接的基底介电层101，以形成连续的绝缘介电层。例如，化学气相沉积以沉积氧化硅，或者将硅基板透过高温热氧化形成氧化硅，可形成第一侧墙介电层161。
进一步，镶嵌沟槽17内、在牺牲层16及第一多晶硅层11的侧墙所形成的第一侧墙介电层161，连结基底介电层10以形成二沟槽18。位于第一图案开口191上方，形成上宽下窄的沟槽18，且上宽下窄的沟槽18间隔较宽部份，在水平方向上的宽度大于第一图案开口191，及上宽下窄的沟槽18间隔较窄部份在水平方向上的宽度小于第一图案开口191。换言之，镶嵌沟槽17与沟槽18差异在于，即镶嵌沟槽17包括沟槽18及第一侧墙介电层161。
注意地，镶嵌沟槽17，由牺牲层16在水平方向上所形成的上方间隔宽度，大于由第一多晶硅层11在水平方向上所形成的下方间隔宽度，故形成上宽下窄结构的镶嵌沟槽17。相同地，上宽下窄的沟槽18，由牺牲层16及第一侧墙介电层161在水平方向上所形成的上方间隔宽度，大于由第一多晶硅层11及第一侧墙介电层161在水平方向上所形成的下方间隔宽度，故形成上宽下窄的沟槽18。
请参阅附图1G，利用微影术在光阻上定义沟槽18以外区域为屏蔽，形成一第二多晶硅层12，填入二沟槽18 (S109)。换言之，第二多晶硅层12，填入第一图案开口191上方形成呈上宽下窄沟槽18内，即抹除闸极(EG)21。例如，高温氧化或化学气相沉积(chemicalvapor deposition，CVD沉积多晶硅(poly-Si)后，并再蚀刻多晶硅至预定厚度，以形成抹除闸极(EG)21。
请参阅附图1H，利用微影术在光阻上定义第二图案开口192上沟槽18以外区域为屏蔽，去除位于第二图案开口192沟槽18 上的第二多晶硅层12(S110)。
接者，请参阅附图1I，利用微影术在光阻上定义第二图案开口192上镶嵌沟槽17以外区域为屏蔽，去除位于第二图案开口192上方的第一侧墙介电层161(S111)。例如，反应性离子蚀刻去除此区第二多晶硅层12，或者湿蚀刻去除此区第二多晶硅层12，同理，以干蚀刻或湿蚀刻去除此区第一侧墙介电层161，并且在上述去除第二多晶硅层12及第一侧墙介电层161中，其他层并未受此蚀刻过程所影响。
请参阅附图1J，在基底10上定义一第三图案开口193，去除位于第三图案开口193上方第一多晶硅层11(S112)。第三图案开口193即第二图案开口192上方，两相邻牺牲层12所形成的间隔区域，或者镶嵌沟槽17较宽部份在水平方向上的投影区域；因此，在水平方向上，第三图案开口193的宽度大于第二图案开口192的宽度。因此，去除于第二图案开口192两侧的第一多晶硅层11，使位于第三图案开口193上方的第一多晶硅层11及牺牲层16的堆栈侧墙呈直线状。
进一步，在深度方向上去除位于第三图案开口193下方的基底介电层101(S113)，使位于此第三图案开口193的基底10上方未被覆盖任何材料，因此，在基底10上使第一多晶硅层11及牺牲层16的间隔于第三图案开口193形成一第一凹槽181。
请参阅附图1K，在去除位于第三图案开口193下方的基底介电层101(S113)的步骤后，位于此第三图案开口193上第一凹槽181底部的基底10上方未被覆盖任何材料，利用微影术在光阻上定义第三图案开口193以外区域为屏蔽，氧化或沉积第一凹槽181底部的基底10以形成一晶体管介电层292 第一凹槽181(S114)。
进一步，位于此第三图案开口193的投影上方，两相邻的堆栈第一多晶硅层11及牺牲层16的呈垂直状侧墙，在第一凹槽181两侧形成一第二侧墙介电层162(S115)，第二侧墙介电层162位于在第一凹槽181两侧第三图案开口193的投影上方，且连接于底部的晶体管介电层292并隔绝两侧的第一多晶硅层11及牺牲层16的上窄下宽的堆栈结构。因此，在第一凹槽181底部的基底10所形成的晶体管介电层292，及在第一凹槽181两侧所形成的第二侧墙介电层162，形成一第二凹槽182，故第二凹槽182在水平方向上的宽度小于第三图案开口193。
于一实施例中，晶体管介电层292包括高介电材料(high-K)或低介电材料(low-K)，例如为氮化氧硅(SiON)、二氧化铪(HfO2)或五氧化二钽(Ta2O5)，且保持厚度低于20Å的等效氧化层厚度(equivalent oxide thickness，EOT)。其中，除了上述步骤外，更包括退火步骤以及其他处理基底介电层101缺陷等相关步骤。
请参阅附图1K，利用微影术在光阻上定义第三图案开口193上方第二凹槽182以外区域为屏蔽，形成一第三多晶硅层13，填入第二凹槽182(S116)；根据第三图案开口193，第一多晶硅层16、牺牲层12及第一侧墙介电层161在水平方向上所形成的间隔。第三多晶硅层13，于第三图案开口193晶体管介电层292上形成一第三多晶硅的选择闸极(SG)22。例如，高温氧化或化学气相沉积(chemical vapor deposition，CVD沉积多晶硅(poly-Si)后，并再蚀刻多晶硅至预定厚度，以形成抹选择闸极(SG)22。
注意地，在不同制作流程中分批制作，水平方向上定义一第一介电层25，包括抹除闸极(EG)21下方增厚的基底介电层101、选择闸极(SG)22下方的基底10上所形成的晶体管介电层292、及浮动闸极(FG)23下方的基底介电层101。
请参阅附图1L，覆盖介电层163在第二多晶硅层12的抹除闸极(EG)21及第三多晶硅层13的选择闸极(SG)22上形成一覆盖介电层163(S117)。例如，化学气相沉积CVD沉积覆盖介电层163，或者热氧化第二多晶硅层12并再蚀刻覆盖介电层163至预定厚度。接者，利用微影术在光阻上定义位于第一图案开口191上方的镶嵌沟槽17及第一凹槽181区域为屏蔽，去除第一多晶硅层11上所堆栈的牺牲层12(S118)覆盖介电层163覆盖介电层163。
注意地，在不同制作流程中分批制作，深度方向上定义一第二介电层26，包括第一侧墙介电层161，其相邻弯折状的第一侧墙介电层161，位于第一图案开口191上方，形成上宽下窄并包围抹除闸极(EG)21；其次，第二介电层26也包括第二侧墙介电层162，其相邻垂直状的第二侧墙介电层162，位于第三图案开口193上方，并包围选择闸极(SG)22；再者，第二介电层26更包括覆盖介电层163，其分别覆盖抹除闸极(EG)21及选择闸极(SG)22。
请参阅附图1M，去除第一多晶硅层11一部分(S119)；利用微影术在光阻上定义图案为屏蔽，去除靠近第三多晶硅层13及远离开第二多晶硅层12的第一多晶硅层11，即去除靠近选择闸极(SG)22且远离浮动闸极(FG)23的第一多晶硅层11。例如，反应性离子蚀刻去除此区第一多晶硅层11，或者湿蚀刻去除此区第一多晶硅层11，并且上述其他层并未受此蚀刻过程所影响。
承上，形成一耦合介电层27(S120)；在第一多晶硅层11、第一侧墙介电层161及覆盖介电层163上，沉积耦合介电层27，并且，在直接堆栈耦合介电层27于基底介电层101上。例如，化学气相沉积以沉积堆栈氧化层-氮硅化合物-氧化层(oxide-nitride-oxide，ONO)，或者化学气相沉积以沉积高介电材料(high-k)。因此，在直接堆栈耦合介电层27于基底介电层101上的区域，于深度方向上在基底介电层上101定义一第四图案开口104。
进一步，利用微影术在光阻上定义图案为屏蔽进行离子布植，根据第四图案开口194，在基底10的表面内形成一汲极区202(S121)。利用第四图案开口194进行离子布植，位于基底介电层101及耦合介电层27堆栈的深度方向上在基底10的表面内形成汲极区202，仅介电层15的第一介电层25及耦合介电层27堆栈在汲极区203上方，在源极区201及汲极区202之间，形成通道区203。
最后，请参阅附图1N，形成一第四多晶硅层14(S122)；沉积第四多晶硅层14，形成一第四多晶硅的耦合控制闸极(CG)24，部份覆盖上述耦合介电层27上方。根据非挥发性内存总成的制作方法(S1)，顺序完成组件各部分，完成非挥发性内存总成2。
另外，四多晶硅分离式闸极的非挥发性内存总成2，沉积第一多晶硅层11(S103)，形成第一多晶硅的浮动闸极(FG)23；沉积第二多晶硅层12(S109)，形成第二多晶硅的抹除闸极(EG)21；沉积第三多晶硅层13(S116)，形成第三多晶硅的选择闸极(SG)22；沉积第四多晶硅层14(S122)，形成第四多晶硅的选择闸极(SG)22。
于一实施例中，在不同制作流程中分批制作，抹除闸极(EG)及第一图案开口191在深度方向上，第一介电层25具有一第一厚度T1 介于300Å - 600Å，浮动闸极(FG)23在深度方向上，第一介电层25具有一第二厚度T2介于50Å - 150Å，较佳为100Å；选择闸极(SG)22及第三图案开口193在深度方向上，第一介电层25的晶体管介电层292具有一第三厚度T3介于10Å - 150Å。除了上述步骤外，更包括退火步骤以及其他处理基底介电层101缺陷等相关步骤。
关于镶嵌(damascene)技术，通常于介电层上，成长一层二氧化硅(SiO2)或氮化硅(Si3N4)，以作为硬屏蔽(hard mask)，如此在后续制程中，如去除光阻等过程中，硬屏蔽将可避免制程中其下方介电层遭到蚀刻破坏。进一步，部分结构利用镶嵌硬屏蔽(buriedhard mask)技术，于制程中搭配蚀刻中止层或硬屏蔽设计，以达到结构制作并减少制程中所产生的对准误差。
本发明藉由第一多晶硅层11、牺牲层16及第一侧墙介电层161三者呈凸字形状堆栈，及回填回蚀刻及图案化的第二多晶硅层12，以成为抹除闸极(EG)21(S109)。在沉积选择闸极(SG)22之前，独立地制作选择闸极(SG)22的晶体管介电层292(S114)。另外，第一介电层25于浮动闸极(FG)23的投影下方，即浮动闸介电层293，及第一介电层25于选择闸极(SG)22的投影下方，即选择闸极(SG)22的晶体管介电层292；第一侧墙介电层161位于抹除闸极(EG)21及浮动闸极(FG)23之间，即抹除闸极(EG)21的穿隧介电层291。
另一方面，上述开始地牺牲层12可以为介电层15及第一多晶硅的组合，在后续地去除牺牲层12之后，多晶硅成为镶嵌的硬屏蔽一部分及稍后被当作为浮动闸极(FG)23。在去除牺牲层12之后，没有需要进行浮动闸极(FG)23的多晶硅回填及平面化。
然而，为了独立制作抹除闸极(EG)21的穿隧介电层291及选择闸极(SG)22的晶体管介电层292，可以用选择性去除被回填多晶硅闸极(一般SG)其中之一，来插入额外多晶硅的回填及平面化制程。连续的氮化硅及氧化硅的沉积及干/湿选择性蚀刻，利用微影术有利于抹除闸极(EG)21及选择闸极(SG)22基材，对于形成穿隧介电层291及晶体管介电层292的选择性接触。
藉由本发明所制作的分离式闸极的非挥发性内存总成2，具有低功率热电子注入写入程序化、具高可靠地多晶硅对多晶硅穿隧抹除及逻辑兼容低电压读取的特性。透过在低电压快速读取选择闸极(SG，WL)22其逻辑兼容的氧化层，能够精准控制写入程序化的电压及电流。
最重要地，读取电压可以轻易地达到，藉由最尖端逻辑兼容性来尺寸缩小，及藉由独立选择闸极(SG，WL)22晶体管氧化层整合来允许大电流输出。如上述分离式闸极的非挥发性内存总成2的类似镶嵌制作，应用于习知上平面化组件结构及类似FINFET的先进非平面化组件，进一步积极地尺寸微缩且并无显著的制程困难。
请参阅附图2，本发明揭露一种非挥发性内存总成2，且属于三多晶硅分离式闸极的非挥发性内存总成2。非挥发性内存总成2包括一基底10，靠近基底10的表面形成一源极区201及一汲极区202，及源极区201及汲极区202间隔一通道区203。接者，在基底10上形成一第一介电层25，及第一介电层25具有一第一图案开口191，此第一图案开口191在深度方向上可用于定义源极区201。
接者，在第一介电层25上形成一呈上宽下窄的沟槽18内的抹除闸极(EG)21，在深度方向上抹除闸极(EG)21的较窄部分为投影位于第一图案开口191的投影上方。呈上宽下窄的沟槽18内的抹除闸极(EG)21较窄部分，在深度方向上为投影位于第一图案开口191上方，及在水平方向上为窄于第一图案开口191；在形成第二多晶硅层12(S109)的步骤中，第二多晶硅层12，位于基底介电层101上方形成呈上宽下窄的抹除闸极(EG)21。
再者，在第一介电层25上形成一浮动闸极(FG)23，浮动闸极(FG)23靠近抹除闸极(EG)21，且浮动闸极(FG)23一侧插入呈上宽下窄的沟槽18内的抹除闸极(EG)21一侧较窄部分，即在深度方向上呈上宽下窄的沟槽18内的抹除闸极(EG)21较宽部分重迭于浮动闸极(FG)23的投影上方。在形成第一多晶硅层11(S103)的步骤中，第一多晶硅层11，位于第一图案开口191及第二图案开口192间的基底介电层101上方形成第二多晶硅层12；其中，第一多晶硅层11位于抹除闸极(EG)21及选择闸极(SG)22之间，为浮动闸极(FG)23。
再者，在第一介电层25上形成一选择闸极(SG)22，选择闸极(SG)22靠近浮动闸极(FG)23，且选择闸极(SG)22及浮动闸极(FG)23在深度方向上位于通道区203的投影上方。在形成第三多晶硅层13(S115)的步骤中，第三多晶硅层13，位于第三图案开口193第一介电层25上方形成选择闸极(SG)22，其中，第一介电层25更包括晶体管介电层292。
第一侧墙介电层161，在第一介电层25上形成第一侧墙介电层161，且根据抹除闸极(EG)21的上宽下窄的沟槽18，位于抹除闸极(EG)21及浮动闸极(FG)23之间，以及，位于浮动闸极(FG)23及选择闸极(SG)22之间。在形成第一侧墙介电层161(S108)的步骤中，沉积在浮动闸极(FG)23及牺牲层16上成为第一侧墙介电层161。特别地，在水平方向上于第一图案开口191上方，两相邻的第一侧墙介电层161呈上宽下窄；在水平方向上于第三图案开口193上方，两相邻呈垂直状的第二侧墙介电层162，因此，第三图案开口193在水平方向上两相邻牺牲层12的间隔内，包括选择闸极(SG)22及第二侧墙介电层162。
承上，一耦合介电层27，形成于抹除闸极(EG)21、浮动闸极(FG)23、选择闸极(SG)22及第一侧墙介电层161上；在形成耦合介电层27(S114)的步骤中，沉积耦合介电层27并覆盖上述各层且堆栈在最上方，沉积耦合介电层27。请参阅附图1M图，耦合介电层27为连续凹凸起伏，以覆盖第一侧墙介电层161、抹除闸极(EG)21、选择闸极(SG)22及浮动闸极(FG)23。另外，耦合介电层27在沿着第一介电层25及第一侧墙介电层161以覆盖，故耦合介电层27在深度方向上位于第四图案开口194的投影上方，且覆盖第一介电层25，及靠近第四图案开口194的选择闸极(SG)22一侧的第一侧墙介电层161。
最后，一耦合控制闸极(CG)24，形成于耦合介电层27上。因此，本发明的第一介电层25于第一图案开口191具有一第一厚度T1，且第一介电层25在深度方向上于浮动闸极(FG)23的投影下方具有一第二厚度T2，以及，第一介电层25在深度方向上于选择闸极(SG)22的投影下方具有一第三厚度T3，其中，第一厚度T1大于第二厚度T2且第二厚度T2大于第三厚度T3。
注意地，第一侧墙介电层161位于抹除闸极(EG)21及浮动闸极(FG)23之间，即抹除闸极(EG)21穿隧介电层291，第二侧墙介电层162位于选择闸极(SG)22及浮动闸极(FG)23之间；第一介电层25于选择闸极(SG)22的投影下方，即选择闸极(SG)22的晶体管介电层292；另外，基底介电层101于浮动闸极(FG)23的投影下方，即浮动闸极(FG)23的浮动闸介电层293。
于一实施例中，第一介电层25具有第一图案开口191，此第一图案开口191在深度方向上可用于定义源极区201；第一介电层25具有第三图案开口193，此第三图案开口193在深度方向上可用于定义选择闸极(SG)22；第一介电层25具有第四图案开口194，此第四图案开口194在深度方向上可用于定义汲极区202。
在从浮动闸极(FG)23抹除电子期间，穿隧氧化层陷阱捕捉为造成操作循环窗口变窄及耐压衰减的主要原因。一般而言，高温成长氧化硅或高温硅烷(SiH4)反应的CVD制作氧化层，二者皆为良好穿隧介电层291选择。藉由描述氧化硅中氮数量，经过一氧化氮(NO)或氧化亚氮(N2O)处理氧化硅后，可进一步减少介于氧化硅及氧化硅/硅界面的陷阱密度。
然而，含过渡氮的氧化硅变成严重电子陷阱，及在极端例子中类似SONOS，氮丰富的薄膜作为电荷储存媒介而非明显穿隧路径。 因此，必须控制在氧化硅所包括的氮数量。在本发明中，如此制作顺序的主要优点为，可以独立地制备第一侧墙介电层161及选择闸极(SG)22晶体管介电层292。
换句话说，请参阅附图1G图，用于选择闸极(SG)22晶体管的高介电常数(high-k)介电层(包括氮氧硅化合物SiON)使用，随着主要数据流逻辑电压及技术节点尺寸微缩，在去除牺牲层12之后，不会影响第一侧墙介电层161形成的穿隧特性。利用氮氧硅化合物(SiON)作为选择闸极(SG)22介电层，藉由习知上能改善穿隧介电层291的一氧化氮(NO)或氧化亚氮(N2O)处理，可以控制氮氧硅化合物(SiON)中氮含量。然而，使用其他高介电常数(high-k)介电层(类似HfO2、Ta2O5等)作为选择闸极(SG)22晶体管介电层292，及高介电常数(high-k)材料具较窄能带以改善穿隧。
请参阅附图3，本发明揭露由非挥发性内存总成2所构成的一非挥发性内存总成矩阵5，为上表面的顶视图且仅显示部份非挥发性内存总成矩阵5。其中，非挥发性内存总成矩阵5具有若干非挥发性内存总成2，并延着互相垂直的第一方向X以及第二方向Y呈棋盘状的排列。附图3共包括24组非挥发性内存总成2，其每一列，即第一方向X，包括6组非挥发性内存总成2，且每一栏，即第二方向Y，包括4组非挥发性内存总成2。
承上，每一列的选择闸极(SG)22延着第一方向X相连，在电性上互相连接，如5221、5222、5223、5224所示。源极区201，每一栏相邻的非挥发性内存总成2相邻二者共享，且位于同一列共享的源极区201延着第一方向X相连，在电性上互相连接，如5011、5012所示。耦合控制闸极(CG)24，每一栏中相邻的非挥发性内存总成2相邻二者共享，且位于同一列共享的耦合控制闸极(CG)24延着第一方向X相连，在电性上互相连接，如5241、5242所示。
每一栏的汲极区202则经由穿孔，由一延着第二方向Y延伸的金属层相连，在电性上互相连接，如位线560、561、562、563、564、565所示。若干非挥发性内存总成2的浮动闸极(FG)23则彼此独立不相连，且电性上为绝缘状态，与外界并无电性相连接，用以储存若干非挥发性内存总成2的储存状态，如非挥发性内存总成2的字符线580、581、582、583分别对应至其浮动闸极(FG)23，如5231、5232、5233、5234所示。
针对本发明的非挥发性内存总成2所构成的非挥发性内存总成矩阵5的操作方法作说明。本非挥发性内存总成矩阵5的结构，能够进行以共享源极区201的相邻两列为单位的局部抺除操作。例如欲抺除字符线582、583所在的两列非挥发性内存总成2，在共享的如5012所示源极区201，施以6V的电压，并在共享的耦合控制闸极(CG)5242，施以负9V的电压。如此电子将从浮动闸极(FG)23穿隧而进入源极区201，最后此两列的浮动闸极(FG) 5233、5234，其等效极性为正电。
进行写入“0”操作，例如对非挥发性内存总成2字符线582进行写入“0”操作，在源极区5012，施以5至6V的电压，在耦合控制闸极(CG)5242，施以9V的电压，在汲极区202，施以0V的电压，而在选择闸极(SG)5223，施以约1V的电压，此时藉由热电子注入机制，电子将由信道中的高电场区域穿隧进入浮动闸极(FG)5233，最后浮动闸极(FG)5233的等效极性为负电。
进行读取操作，例如对非挥发性内存总成2字符线582进行读取操作，在源极区5012，以及耦合控制闸极(CG) 5242，施以0V的电压（或耦合控制闸极(CG)5242亦可施以Vcc的电压，此Vcc为内存电路的供给电压值，例如0.18微米制程下，此电压通常为1.8V），在汲极区202，施以约1V的电压，而在选择闸极(SG) 5223，施以Vcc的电压。此时，其选择闸极(SG)5223下方的通道区203为导通状态。
假设非挥发性内存总成2字符线582的储存状态为“0”，即浮动闸极(FG)5233的等效极性为负电，则通道的电流大小几乎为0；另一方面，假设非挥发性内存总成2字符线582的储存状态为“1”，亦其浮动闸极(FG)5233的等效极性为正电，此时通道存在电流，大小约为30µA。藉由侦测通道区203的电流大小，即可得知非挥发性内存总成2的储存内容。

Claims (13)

1.一种非挥发性内存总成的制作方法，其特征在于，包括下列步骤：
(1) 提供一基底；
(2) 在所述基底上形成一基底介电层；
(3) 在所述基底介电层上形成一第一多晶硅层，以及在所述第一多晶硅层上形成一牺牲层；
(4) 在所述基底介电层、所述第一多晶硅层及所述牺牲层上定义一第一图案开口及一第二图案开口，且所述牺牲层堆栈在所述第一多晶硅层上彼此相间隔；
(5) 选择性去除所述牺牲层，以及在所述牺牲层的两侧形成一第一暂时侧墙介电层；
(6) 所述第一多晶硅层及所述牺牲层在所述基底介电层上形成若干上窄下宽的堆栈结构，且相邻上窄下宽的堆栈结构之间在所述基底介电层上形成一镶嵌沟槽；
(7) 根据所述第一图案开口进行离子布植；
(8) 增厚所述镶嵌沟槽位于所述第一图案开口下方的基底介电层；
(9) 在所述镶嵌沟槽形成一第一侧墙介电层，及所述第一侧墙介电层沿所述镶嵌沟槽形成二沟槽；
(10) 形成一第二多晶硅层，填入二沟槽；
(11) 去除在二沟槽内于所述第二图案开口的第二多晶硅层及第一侧墙介电层；
(12) 在所述基底上定义一第三图案开口，去除位于所述第三图案开口上的第一多晶硅层及所述基底介电层以形成一第一凹槽；
(13) 在所述第一凹槽内，形成一晶体管介电层及一第二侧墙介电层，且所述晶体管介电层及所述第二侧墙介电层形成一第二凹槽；
(14) 形成一第三多晶硅层，填入所述第二凹槽；
(15) 在所述第二多晶硅层及所述第三多晶硅层上形成一覆盖介电层；
(16)在所述第一多晶硅层、所述覆盖介电层、所述第一侧墙介电层及所述第二侧墙介电层上形成一耦合介电层；
(17)在耦合介电层选择性形成一第四多晶硅层；以及
(18)定义一第四图案开口以进行离子布植。
2.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(4)包括：
在所述第一多晶硅层上位于所述第一图案开口及所述第二图案开口之间形成一浮动闸极。
3.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(5)包括：
选择性去除所述牺牲层，利用微影术在光阻上定义所述牺牲层上部分区域为屏蔽，非等向性蚀刻去除所述牺牲层两侧，减少在水平方向上所述牺牲层的宽度。
4.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤((5)更包括：
(5-1)去除所述第一暂时侧墙介电层；其中，在水平方向上第一多晶硅层的宽度大于牺牲层，使所述牺牲层及所述第一多晶硅层二者呈凸字形状之上窄下宽的堆栈结构。
5.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(10)包括：
形成所述第二多晶硅层，填入所述第一多晶硅层、所述牺牲层及所述第一侧墙介电层所形成呈上宽下窄的二沟槽。
6.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(15)更包括：
(15-1)去除所述牺牲层，根据在所述第二多晶硅层及所述第三多晶硅层上所形成的覆盖介电层为屏蔽，去除水平方向上所述第一侧墙介电层、所述第二侧墙介电层及所述覆盖介电层以外区域，所述第一多晶硅层上所堆栈的牺牲层。
7.如权利要求1所述的非挥发性内存总成的制作方法，其特征在于，步骤(16)包括：
在所述第一多晶硅层、所述内层多晶介电层及所述覆盖介电层上，沉积所述耦合介电层，且所述耦合介电层堆栈所述耦合介电层及所述基底介电层的区域，于深度方向上在所述基底介电层上定义一第四图案开口。
8.一种非挥发性内存总成，其特征在于，包括：
一基底，靠近所述基底的表面形成一源极区及一汲极区，所述源极区及所述汲极区间隔一通道区；
一第一介电层，形成于所述基底上，及所述第一介电层具有一在深度方向上用以定义所述源极区之第一图案开口；
一抹除闸极，形成于所述第一介电层上呈上宽下窄的一沟槽内，且在所述沟槽内所述抹除闸极的较窄部分投影位于所述第一图案开口上方；
一浮动闸极，形成于所述第一介电层上，所述浮动闸极一侧插入所述沟槽内所述抹除闸极一侧的较窄部分；
一选择闸极，形成于所述第一介电层上，且所述选择闸极及所述浮动闸极在深度方向上投影位于所述通道区的上方；
一第二介电层，垂直形成于所述第一介电层上，且包覆所述抹除闸极及所述选择闸极，及所述浮动闸极位于相邻所述第二介电层之间；
一耦合介电层，形成于所述抹除闸极、所述浮动闸极、所述选择闸极及所述第二介电层上；以及
一耦合闸极，形成于所述耦合介电层上；
所述第一介电层于所述第一图案开口具有一第一厚度，且所述第一介电层在深度方向上分别于所述浮动闸极的投影下方具有一第二厚度及于所述选择闸极的投影下方具有一第三厚度，其中，所述第一厚度大于所述第二厚度及所述第二厚度大于所述第三厚度。
9.如请求项8所述的非挥发性内存总成，其特征在于，位于呈上宽下窄的沟槽内的抹除闸极较窄部分，在深度方向上投影位于所述第一图案开口上方，及在水平方向上是窄于所述第一图案开口。
10.如请求项8所述的非挥发性内存总成，其特征在于，所述第二介电层位于所述抹除闸极的两侧，且位于所述抹除闸极及所述浮动闸极之间。
11.如请求项8所述的非挥发性内存总成，其特征在于，所述耦合介电层系连续凹凸起伏，以覆盖所述第二介电层、所述抹除闸极、所述选择闸极及所述浮动闸极，并且相对于所述抹除闸极及所述选择闸极的耦合介电层，于所述浮动闸极上的耦合介电层在深度方向上较靠近所述第一介电层。
12.如请求项8所述的非挥发性内存总成，其特征在于，所述第一介电层包括一晶体管介电层及一基底介电层。
13.如请求项8所述的非挥发性内存总成，其特征在于，所述第二介电层包括一覆盖介电层、一第一侧墙介电层及一第二侧墙介电层。
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