TW201637197A - 非揮發性記憶體元件及其製作方法 - Google Patents

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Abstract

本發明係有關於一種非揮發性記憶體元件及其製作方法，包括基底，具有源極區及汲極區，形成於基底上之第一介電層，及形成於第一介電層上之抹除閘極、浮動閘極及選擇閘極。另外，第二介電層及耦合介電層，分別形成於抹除閘極、浮動閘極及選擇閘極之間以及上方，及形成於耦合介電層上之耦合控制閘極。

Description

非揮發性記憶體元件及其製作方法
本發明是有關於一種非揮發性記憶體元件及其製作方法，特別是一種利用介電層作為硬遮罩之鑲嵌及平坦化製程，以形成抹除閘極(EG)及選擇閘極(SG)。
分離式閘極元件，已經廣泛用於在獨立及嵌入式非揮發性應用中。因為它具有較小扇區清除及電路設計容易支援的特性，目前在愈益壯大及競爭嚴峻之嵌入式非揮發性IC產業，像是應用在微控制器MCU及智慧卡(smartcard)，分離式閘極非揮發性已經越來越重要。
市面上分離式閘極非揮發性記憶體元件技術中，如Microchip及SST公司之雙層多晶矽分離式閘極具有簡易製作技術及可靠穩定度，故對終端用戶而言目前為最被認可的方式。在非揮發性核心中，此技術具有雙層多晶矽為作為浮動閘極之第一多晶矽及選擇閘極之第二多晶矽。然而，隨著IC裝置尺寸持續縮小，因為它用於源極擴散及浮動閘耦合之大面積特性，雙多晶矽分離式閘極不久將能滿足尺寸縮小上之需求。
藉由額外添加之多晶矽層來作為耦合控制閘極(如耦合控制 閘極)，由於三多晶矽分離式閘極之記憶單元尺寸縮小，使得三多晶矽分離式閘極演變越來越重要。在非揮發性核心中，此技術具有三層多晶矽作為浮動閘極之第一多晶矽、耦合控制閘極第二多晶矽、及抹除閘極/選擇閘極之第三多晶矽。
類似於眾所皆知堆疊-閘極非揮發性記憶體元件(如ETOX)，首先設置浮動閘極在位元線方向，然後形成耦合控制閘極來當作蝕刻浮動閘極之遮罩罩。藉由第三多晶矽及回蝕刻來形成抹除閘極及選擇閘極間隔物，同時形成抹除閘極及選擇閘極。因為抹除閘極及選擇閘極包含不同用途之不同閘極介電層，所以選擇閘極電晶體氧化層及抹除閘極穿隧氧化層之製程整合需仔細處理。
不幸地，在現存之形成分離式閘極結構及方法中上述要求並不容易實現。而且，浮動閘極及選擇閘極間之絕緣介電層必須整合在可視為浮動閘極及抹除閘極間絕緣之穿隧氧化層其組成之中。這將使製程複雜化及製程彈性封閉化。最終且最關切地，現存三多晶矽分離式閘極製程不可避免地牽涉蝕刻，以及牽涉從用來形成抹除節點之浮動閘極多晶矽其粗糙表面之氧化層成長。假設製作中多晶矽表面及穿隧氧化層並沒有非常仔細處理，浮動閘極多晶矽之不均勻微表面結構，將引起無法預期之穿隧氧化層可靠度問題。
鑑於上述問題，本發明提出一種非揮發性記憶體元件及其製作方法，特別是一種利用介電層作為硬遮罩之鑲嵌及平坦化製程，以形成抹除閘極及選擇閘極。
本發明又一目的，在於提供一種非揮發性記憶體元件及其製作方法，在選擇閘極側牆形成ON或ONO間隔物，以達到浮動閘極至選擇閘極之穩健絕緣性。
為達上述目的，本發明揭露一種製作非揮發性記憶體元件方法，步驟包括：提供一基底；在基底上形成一第一基底介電層；在第一基底介電層上形成一第一多晶矽層及一犧牲層；在第一基底介電層、第一多晶矽層及犧牲層上定義至一第一圖案開口及一第二圖案開口；根據第一圖案開口進行離子佈植；選擇性改變第一基底介電層厚度；在第一多晶矽層及犧牲層兩側形成一側牆介電層；在基底上於第二圖案開口形成一第二基底介電層；第一多晶矽層、犧牲層及側牆介電層，在水平方向上之間隔形成一鑲嵌溝槽；在第一基底介電層及第二基底介電層上形成一第二多晶矽層，填入鑲嵌溝槽；在第二多晶矽層上形成一覆蓋介電層；在第一多晶矽層、側牆介電層及覆蓋介電層形成一耦合介電層；在耦合介電層上選擇性形成一第三多晶矽層；以及進行離子佈植。
於本發明一實施例中，利用光阻為硬罩，根據所定義第一圖案開口及第二圖案開口以外區域，於犧牲層及第一多晶矽層進行蝕刻，使犧牲層堆疊在第一多晶矽層上，且第一多晶矽層及犧牲層之堆疊在水平方向上為間隔。
於本發明一實施例中，第一多晶矽層包括，位於第一圖案開口及第二圖案開口之間在第一基底介電層上方形成一浮動閘極。
於本發明一實施例中，利用第一圖案開口，生成以增厚位於第一圖案開口下方之第一基底介電層。
於本發明一實施例中，利用第二圖案開口，重新生成以減薄位於第二圖案開口下方之第一基底介電層。
於本發明一實施例中，在第一多晶矽層之側牆形成一暫時側牆介電層，選擇性增厚第一基底介電層時，在第一多晶矽層之側牆同時形成暫時側牆介電層並連接第一基底介電層。
於本發明一實施例中，選擇性改變第一基底介電層厚度時，去除在第一多晶矽層之側牆所形成之暫時側牆介電層。
於本發明一實施例中，基底上於第二圖案開口形成一暫時基底介電層，且在第二圖案開口上方暫時基底介電層及側牆介電層所形成之間隔形成一凹槽。
於本發明一實施例中，去除根據所定義第二圖案開口為為遮罩，去除基底上於第二圖案開口所形成之暫時基底介電層。
於本發明一實施例中，在第二圖案開口上方兩側之犧牲層之側牆，分別形成一間隔物，間隔物為電性絕緣。
於本發明一實施例中，形成第二多晶矽層，更包括形成一第四多晶矽層，第二多晶矽層及第四多晶矽層，填入鑲嵌溝槽，且第二多晶矽層填入於第一圖案開口之鑲嵌溝槽及第四多晶矽層填入於第二圖案開口之鑲嵌溝槽。
於本發明一實施例中，去除犧牲層，根據所定義第一圖案開口及第二圖案開口為遮罩，去除第一圖案開口及第二圖案開口以外區域所形成之犧牲層。
於本發明一實施例中，定義一第三圖案開口，根據所定義第 三圖案開口以外區域為遮罩，去除於第三圖案開口以外區域所形成之第一多晶矽層。
於本發明一實施例中，定義一第一介電層，包括在基底上所形成之第一基底介電層及第二基底介電層。
於本發明一實施例中，定義一第二介電層，包括在第一多晶矽層及犧牲層兩側所形成之側牆介電層，及第二多晶矽層上所形成之覆蓋介電層，且第二介電層包覆抹除閘極及選擇閘極。
本發明揭露一種非揮發性記憶體元件，包括：一基底，靠近基底之表面形成一源極區及一汲極區，源極區及汲極區間隔一通道區；一第一介電層，形成於基底上，及第一介電層具有一在深度方向上以定義源極區之第一圖案開口；一抹除閘極，形成於第一介電層上，抹除閘極在深度方向上位於第一圖案開口之投影上方；一浮動閘極，形成於第一介電層上，靠近抹除閘極；一選擇閘極，形成於第一介電層上，靠近浮動閘極，且選擇閘極及浮動閘極在深度方向上位於通道區之投影上方；一第二介電層，形成於第一介電層上，且包覆抹除閘極及選擇閘極，及浮動閘極位於相鄰第二介電層之間；一耦合介電層，形成於抹除閘極、浮動閘極、選擇閘極及第二介電層上；以及一耦合控制閘極，形成於耦合介電層上；第一介電層於第一圖案開口具有一第一厚度，且第一介電層在深度方向上分別於浮動閘極之投影下方具有一第二厚度及於選擇閘極之投影下方具有一第三厚度，其中，第一厚度大於第二厚度及第二厚度大於第三厚度。
於本發明一實施例中，第二介電層位於抹除閘極之兩側，為由第一圖案開口之兩側朝抹除閘極中心之方向以形成。
於本發明一實施例中，第一介電層上具有一第二圖案開口，第二圖案開口在深度方向上為用以定義選擇閘極。
於本發明一實施例中，第一介電層上具有一第三圖案開口，第三圖案開口在深度方向上為用以定義汲極區。
於本發明一實施例中，選擇閘極具有一間隔物，間隔物形成於在第二圖案開口上方選擇閘極之兩側，間隔物為電性絕緣。
於本發明一實施例中，抹除閘極及選擇閘極為形成於一鑲嵌溝槽內，及抹除閘極選擇閘極之間隔內為浮動閘極及第二介電層。
於本發明一實施例中，第二介電層位於抹除閘極及選擇閘極(SG)上方為一覆蓋介電層，覆蓋介電層平行於第一介電層。
有關本發明的特徵、實作與功效，茲配合圖式作最佳實施例詳細說明如下。
10‧‧‧基底
101‧‧‧第一基底介電層
102‧‧‧第二基底介電層
11‧‧‧第一多晶矽層
12‧‧‧第二多晶矽層
13‧‧‧第三多晶矽層
14‧‧‧第四多晶矽層
151、251‧‧‧覆蓋介電層
152‧‧‧側牆介電層
153、253‧‧‧間隔物
16‧‧‧犧牲層
161‧‧‧暫時側牆介電層
162‧‧‧暫時基底介電層
17‧‧‧鑲嵌溝槽
18‧‧‧凹槽
191‧‧‧第一圖案開口
192‧‧‧第二圖案開口
193‧‧‧第三圖案開口
2、20、3、4‧‧‧非揮發性記憶體元件
201‧‧‧源極區
202‧‧‧汲極區
203‧‧‧通道區
21‧‧‧抹除閘極(EG)
22‧‧‧選擇閘極(SG)
23‧‧‧浮動閘極(FG)
24‧‧‧耦合控制閘極(CG)
25‧‧‧第一介電層
26‧‧‧第二介電層
28‧‧‧耦合介電層
291‧‧‧穿隧介電層
292‧‧‧電晶體介電層
293‧‧‧浮動閘介電層
5‧‧‧非揮發性記憶體矩陣
5011、5012‧‧‧源極區
5221~5224‧‧‧選擇閘極(SG)
5231~5234‧‧‧浮動閘極(FG)
5241、5242‧‧‧耦合控制閘極(CG)
560~565‧‧‧位元線
580~583‧‧‧字元線
第1A圖至第1N圖：為本發明非揮發性記憶體元件及其製作方法之製作流程圖。
第2A圖至第2B圖：為本發明非揮發性記憶體元件之結構圖。
第3A圖至第3B圖：為本發明非揮發性記憶體元件之間隔物。
第4A圖至第4B圖：為本發明非揮發性記憶體元件之結構圖。
第5圖：為本發明非揮發性記憶體元件矩陣。
第6A圖至第6E圖：為本發明非揮發性記憶體元件矩陣之剖面圖。
關於半導體製程，如氧化層生成、微影、沉積、蝕刻、清洗、擴散、離子佈植、化學氣相沈積及物理氣相沈積等製程技術之應用，對於本發明所使用之製程技術，若使用製程技術過程中，其技術本身不延伸成為本發明之技術特徵，將不額外說明。
本發明揭露一種尺度縮小及具可靠之多晶矽對多晶矽，以及多晶矽對源極接面抹除特色，屬於三多晶矽分離式閘極之非揮發性記憶體元件2之結構及其製作。
比照習知上形成三多晶矽分離式閘極，其為抹除閘極(EG)21及選擇閘極(SG)22為利用操作浮動閘極(FG)23及耦合控制閘極(CG)堆疊之兩面，來回蝕刻定義之間隔物153，而本發明藉由第一多晶矽沉積及平面化，利用犧牲層16(可以為氮化矽、氧化矽或二者結合)以形成穩健單元結構之鑲嵌作為用來抹除閘極(EG)21及選擇閘極(SG)22之圖案定義。
本發明揭露一種製作非揮發性記憶體元件方法(S1)，且屬於三多晶矽分離式閘極之非揮發性記憶體元件2。請參閱第1A圖，首先，提供一基底10(S101)；例如基底10為p型或n型矽(Si)基板，透過若干半導體製程技術，在基底10疊加若干不同層以製作半導體元件。接者，在基底10上形成一第一基底介電層101，第一基底介電層101為氧化矽(SiO2)，將矽基板透過高溫熱氧化形成氧化矽，氧化矽厚度介於100Å~200Å。
再者，在第一基底介電層101上依序形成一犧牲層16及一第一多晶矽層11二者堆疊結構，犧牲層16堆疊在第一多晶矽層11上方(S102)； 接者，利用微影術(Lithography)在光阻上定義圖案，在犧牲層16及第一多晶矽層11形成一第一圖案開口191及一第二圖案開口192(S103)。於是，第一基底介電層101上位於第一圖案開口191及第二圖案開口192以外區域形成犧牲層16及第一多晶矽層11之堆疊結構。
進一步，第一基底介電層101上第一圖案開口191及第二圖案開口192以外區域形成之犧牲層16及第一多晶矽層11二者堆疊結構，且相鄰犧牲層16及第一多晶矽層11二者堆疊結構為彼此間隔。例如，沉積多晶矽後，並再蝕刻多晶矽至預定厚度，注意地，第一多晶矽層11其中之一為浮動閘極(FG)23。
所謂圖案開口，先製作一光阻層或一遮罩層，利用微影術使光阻層圖案化，或者微影術結合蝕刻製程使遮罩層圖案化，使此區域內並無存在光阻或遮罩，而此區域外存在光阻或遮罩，故一整層光阻層或遮罩中形成空缺開口。
於一實施例中，犧牲層16厚度介於200Å~1500Å，較佳為700Å，犧牲層16可為單層之氮化矽(SiN)或氮氧矽化合物(SiON)，或者犧牲層16可為堆疊多層介電層，如氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)或氧化物-氮化物-氧化物-氮化物(Oxide-Nitride-Oxide-Nitride，ONON)。另外，第一多晶矽層11厚度介於300Å~2000Å，較佳為1000Å。
請參閱第1B圖，進行離子佈植(S104)；對第一圖案開口191下方之基底10進行離子佈植，在基底10之表面內所形成一源極區201，包括擴散區。例如，利用離子佈植在P型矽基板上，製作一N型井區(N-well)源極區201。
請參閱第1C圖，藉由離子佈植所形成之源極區201，選擇性增厚第一基底介電層101(S105)，利用第一圖案開口191，增厚位於第一圖案開口191下方之第一基底介電層101；例如，熱氧化(thermal oxidation)使氧化矽增加厚度，使氧化矽原本厚度為100Å~200Å增厚介於300Å~600Å，較佳為450Å。另外，使第一基底介電層101增加厚度，更可透過沉積(deposition)基底10介電材料至第一基底介電層101。
承上，選擇性增厚第一基底介電層101同時，在第一多晶矽層11之側牆形成一暫時側牆介電層161，同時在第一多晶矽層11之側牆形成暫時側牆介電層161並連接該第一基底介電層101。例如，熱氧化使氧化矽之第一基底介電層101增加厚度同時，也使多晶矽之第一多晶矽層11之側邊外露接觸而氧化形成一層氧化矽，形成暫時側牆介電層161。
請參閱第1D圖，藉由選擇性增厚位於第一圖案開口191下方之第一基底介電層101，接者進行非選擇性濕式回蝕刻第一基底介電層101，改變第一基底介電層101之厚度，以形成選擇性減薄第一基底介電層101(S106)，利用第二圖案開口192，減薄位於第二圖案開口192下方之第一基底介電層101；另外，減薄第一基底介電層101同時，去除第一多晶矽層11側邊所形成之暫時側牆介電層161。例如，反應性離子蝕刻(reactive ion etching，RIE)或濕式蝕刻(wet etching)去除原來之第一基底介電層101，接者形成較薄之介電層而使氧化矽減少厚度，使氧化矽原本厚度為100Å~200Å減薄介於10Å~150Å。
請參閱第1E圖，形成一側牆介電層152及一暫時基底介電層162(S107)。一次同時形成介電層包括，在第一多晶矽層11及犧牲層16上沉 積側牆介電層15；另外，第一基底介電層101第二圖案開口192在深度方向上，使基底10上氧化或沉積成為暫時基底介電層162，且第一多晶矽層11、犧牲層16及側牆介電層152在水平方向上形成間隔。因此，於第二圖案開口192上方，在暫時基底介電層162上及相鄰側牆介電層152所形成之間隔形成一凹槽18。第一基底介電層101第二介電層26例如，化學氣相沉積以沉積氧化矽，或者將矽基板透過高溫熱氧化形成氧化矽。
特別地，位於第一圖案開口191上方之側牆介電層152，由第一圖案開口191之兩側朝抹除閘極(EG)21中心之方向，沉積在浮動閘極(FG)23之兩側成為側牆介電層152第二介電層26，即第一圖案開口191在水平方向上之寬度小於抹除閘極(EG)21在水平方向上之寬度；換句話說，第一圖案開口191在水平方向上相鄰兩犧牲層16之間隔內，包含抹除閘極(EG)21及側牆介電層152。
請參閱第1F圖，第一基底介電層101利用微影術在光阻上定義凹槽18以外區域為遮罩，去除凹槽18下方之暫時基底介電層162(S108)，使凹槽18下方之基底10上並未覆蓋任何材料，同時並未去除凹槽18兩側之側牆介電層152。
請參閱第1G圖，在基底10上形成一第二基底介電層102(S109)；在去除第二圖案開口192上方在水平方向上之暫時基底介電層162後，位於此第二圖案開口192內凹槽18下方之基底10上方未被覆蓋任何材料，故氧化基底10形成第二基底介電層102，或者沉積形成第二基底介電層102。注意地，第二基底介電層102位於選擇閘極(SG)22下方，即選擇閘極(SG)22之電晶體介電層292。
特別地，藉由選擇性增厚位於第一圖案開口191下方之第一基底介電層101及形成位於第二圖案開口192下方之第二基底介電層102，在水平方向上，第一多晶矽層11及犧牲層16二者堆疊結構在第一基底介電層101及第二基底介電層102上所形成之間隔形成一鑲嵌溝槽17，且鑲嵌溝槽17位於第一圖案開口191及第二圖案開口192之投影上方。
注意地，在不同製作流程中分批製作，關於水平方向上介電層15，定義一第一介電層25，包括第一多晶矽層11之浮動閘極(FG)23下方之第一基底介電層101、所形成增厚之第一基底介電層101、以及位於第二圖案開口192內凹槽18下方基底10上所形成之第二基底介電層102。
於一實施例中，第二基底介電層102之電晶體介電層292包括高介電材料(high-K)或低介電材料(low-K)，例如為氮化氧矽(SiON)、二氧化鉿(HfO2)或五氧化二鉭(Ta2O5)，且保持厚度低於20Å之等效氧化層厚度(equivalent oxide thickness，EOT)。其中，除了上述步驟外，更包括退火步驟以及其他處理第一基底介電層101及第二基底介電層102缺陷等相關步驟。
請參閱第1H圖，形成一第二多晶矽層12，填入鑲嵌溝槽17(S110)；位於第一圖案開口191及第二圖案開口192之投影上方，第一多晶矽層11及犧牲層16二者堆疊結構在第一基底介電層101及第二基底介電層102上所形成之間隔而形成鑲嵌溝槽17，所填入第二多晶矽層12包括，位於第一圖案開口191之第一基底介電層101上方形成一第二多晶矽層12第二多晶矽層12之抹除閘極(EG)21，以及第二基底介電層102上形成一第二多晶矽層12之選擇閘極(SG)22，其中，第二多晶矽層12內包第二多晶矽層12之抹除閘極(EG)21及選擇閘極(SG)22。
換言之，在所定義之第一介電層25上於第一圖案開口191形成抹除閘極(EG)21，及在所定義之第一介電層25上於第二圖案開口192形成選擇閘極(SG)22。例如，高溫氧化或化學氣相沉積(chemical vapor deposition，CVD沉積多晶矽(poly-Si)後，並再蝕刻多晶矽至預定厚度，以形成抹除閘極(EG)21及選擇閘極(SG)22。
請參閱第1I圖，在第二多晶矽層12上形成一覆蓋介電層151(S111)；利用微影術在光阻上定義鑲嵌溝槽17以外區域為遮罩，在填入鑲嵌溝槽17之第二多晶矽層12上，形成一覆蓋介電層151；即在抹除閘極(EG)21及選擇閘極(SG)22上形成覆蓋介電層151。例如，化學氣相沉積CVD沉積覆蓋介電層151，或者熱氧化第二多晶矽層12以形成覆蓋介電層151，並再蝕刻覆蓋介電層151至預定厚度。
注意地，定義一第二介電層26，包括在第一基底介電層101上所形成之側牆介電層152及覆蓋介電層151，亦即，位於第一介電層25上之第二介電層26包覆第二多晶矽層12。另外，定義一穿隧介電層291，介於第一多晶矽層11之抹除閘極(EG)21及第二多晶矽層12之浮動閘極(FG)23間之側牆介電層152，為穿隧介電層291；換言之，所定義之第二介電層26，包括側牆介電層152之穿隧介電層291及覆蓋介電層151。
請參閱第1J圖，去除犧牲層16(S112)；利用微影術在光阻上定義第一圖案開口191及第二圖案開口192區域為遮罩，去除在水平方向上抹除閘極(EG)21、選擇閘極(SG)22及側牆介電層152第二介電層26以外區域之第一多晶矽層11上所堆疊之犧牲層16；因此，第二多晶矽層12及覆蓋介電層151在水平方向上形成間隔，故覆蓋介電層151及其所覆蓋之抹除閘極 (EG)21不相連於覆蓋介電層151及其所覆蓋之選擇閘極(SG)22。例如，反應性離子蝕刻去除氮化矽之犧牲層16，或者濕蝕刻去除氮化矽之犧牲層16，並且覆蓋介電層151並未受此蝕刻過程所影響。
請參閱第1K圖，利用微影術(Lithography)在光阻上定義圖案，在犧牲層16及第一多晶矽層11形成一第三圖案開口193，去除位於第三圖案開口193上第一多晶矽層11(S113)；利用微影術製作圖案化光阻為遮罩，去除在深度方向上位於第三圖案開口193之第一多晶矽層11，或者位於汲極區202之投影上方之第一多晶矽層11，即去除靠近選擇閘極(SG)22且遠離浮動閘極(FG)23之第一多晶矽層11。例如，反應性離子蝕刻去除此區第一多晶矽層11，或者濕蝕刻去除此區第一多晶矽層11，並且上述其他層並未受此蝕刻過程所影響。
請參閱第1L圖，在第二多晶矽層12、側牆介電層152及覆蓋介電層151上形成一耦合介電層28(S114)；沉積耦合介電層28並覆蓋上述第二多晶矽層12、側牆介電層152及覆蓋介電層151。例如，化學氣相沉積以沉積堆疊氧化層-氮矽化合物-氧化層(oxide-nitride-oxide，ONO)，或者化學氣相沉積以沉積高介電材料(high-k)。
請參閱第1M圖，在耦合介電層28上選擇性形成一第三多晶矽層13(S115)；利用微影術在光阻上定義圖案為遮罩，沉積第三多晶矽層13，形成一第三多晶矽層13之耦合控制閘極(CG)24，及部份覆蓋上述耦合介電層28上方。另外，進行離子佈植(S116)，利用第三圖案開口193進行離子佈植，位於第一基底介電層101及耦合介電層28堆疊之深度方向上在基底10之表面內形成一汲極區202，僅第一基底介電層101一部分及耦合介電層28 堆疊在汲極區202上方，在源極區201及汲極區202之間，形成通道區203。
最後，根據製作非揮發性記憶體元件方法(S1)，順序完成元件各部分，完成非揮發性記憶體元件2。另外，請參閱第1J圖，利用微影術在光阻上定義第一多晶矽層11及側牆介電層152區域為遮罩，填入第一多晶矽層11及側牆介電層152在水平方向上所形成間隔之第二多晶矽層12，以蝕刻方式降低第二多晶矽層12至預定厚度，在耦合介電層28上沉積第三多晶矽層13，並同樣地以蝕刻方式降低第三多晶矽層13至預定厚度，形成單獨控制之耦合閘極(CG)24，請參閱第1N圖，完成非揮發性記憶體元件20。
注意地，在形成第二基底介電層102及側牆介電層152(S107~S109)之步驟，進一步，本發明定義一第一介電層25及一第二介電層26，以代表在水平方向及深度方向上不同步驟中所形成之介電層。首先，第一介電層25包括，在基底10上所形成之第一基底介電層101及在基底10上所形成之第二基底介電層102。另外，第二介電層26包括，在第一基底介電層101上所形成之側牆介電層152及覆蓋介電層151，亦即，位於第一介電層25上之第二介電層26包覆第二多晶矽層12。
進一步，定義一穿隧介電層291，介於第一多晶矽層11之抹除閘極(EG)21及第二多晶矽層12之浮動閘極(FG)23間之側牆介電層152，為穿隧介電層291。定義一電晶體介電層292，位於第一多晶矽層11之選擇閘極(SG)22下方之第二基底介電層102，為電晶體介電層292。定義一浮動閘介電層293，位於第二多晶矽層12之浮動閘極(FG)23下方之第一基底介電層101，為浮動閘介電層293。
換言之，所定義之第一介電層25，包括第二基底介電層102 之電晶體介電層292及第一基底介電層101之浮動閘介電層293。另外，所定義之第二介電層26，包括側牆介電層152之穿隧介電層291及覆蓋介電層151。
另外，三多晶矽分離式閘極之非揮發性記憶體元件2，沉積第一多晶矽層11(S107)，形成第一多晶矽層11之抹除閘極(EG)21及選擇閘極(SG)22，沉積第二多晶矽層12(S112)，形成第二多晶矽層12之浮動閘極(FG)23，及沉積第三多晶矽層13(S115)，形成第三多晶矽層13之耦合控制閘極(CG)24。
於一實施例中，在不同製作流程中分批製作，抹除閘極(EG)21及第一圖案開口191在深度方向上，第一介電層25具有一第一厚度T1介於300Å~600Å，浮動閘極(FG)23在深度方向上，第一介電層25具有一第二厚度T2介於70Å~150Å，較佳為100Å；選擇閘極(SG)22及第二圖案開口192在深度方向上，第一介電層25之電晶體介電層292具有一第三厚度T3介於50Å~150Å。除了上述步驟外，更包括退火步驟以及其他處理第一介電層25缺陷等相關步驟。
關於鑲嵌(damascene)技術，在步驟(S110)中形成鑲嵌溝槽17以填入第二多晶矽層12，通常以成長一層二氧化矽(SiO2)或氮化矽(Si3N4)，以作為硬遮罩(hard mask)，如此在後續製程中，如去除光阻等過程中，硬遮罩將可避免製程中其下方介電層遭到蝕刻破壞。進一步，部分結構利用鑲嵌硬遮罩(buried hard mask)技術，於製程中搭配蝕刻中止層或硬遮罩設計，以達到結構製作並減少製程中所產生之對準誤差。
藉由去除犧牲層16、接者藉由回填回蝕刻及圖案化之第二多 晶矽層12，以成為抹除閘極(EG)21及選擇閘極(SG)22。在沉積每一選擇閘極(SG)22及浮動閘極(FG)23多晶矽(S112)之前，獨立地製作選擇閘極(SG)22之電晶體介電層292及抹除閘極(EG)21之穿隧介電層291(S111)。其中，在形成一介電層15(S111)之步驟中，沉積介電層15形成第一介電層25及第二介電層26，因此，第一介電層25於浮動閘極(FG)23之投影下方，即浮動閘介電層293，及第一介電層25於選擇閘極(SG)22之投影下方，即選擇閘極(SG)22之電晶體介電層292；第二介電層26位於抹除閘極(EG)21及浮動閘極(FG)23之間，即抹除閘極(EG)21之穿隧介電層291。
請參閱第2A圖及第2B圖，本發明揭露一種非揮發性記憶體元件2，且屬於三多晶矽分離式閘極之非揮發性記憶體元件2。非揮發性記憶體元件2包括一基底10，靠近基底10之表面形成一源極區201及一汲極區202，及源極區201及汲極區202間隔一通道區203。
再者，在基底10上形成一第一介電層25，及第一介電層25具有一第一圖案開口191及一第二圖案開口192，其中第一圖案開口191在深度方向上可用於定義源極區201。進一步，在第一介電層25上形成一浮動閘極(FG)23，浮動閘極(FG)23靠近抹除閘極(EG)21。在形成第一多晶矽層11(S102)之步驟中，第一多晶矽層11包括，位於第一圖案開口191及第二圖案開口192之第一多晶矽層11；其中，第一多晶矽層11一部分位於抹除閘極(EG)21及選擇閘極(SG)22之間，並利用微影術使第二多晶矽層12形成一獨立區塊之為浮動閘極(FG)23。
接者，在第一介電層25上形成一抹除閘極(EG)21，抹除閘極(EG)21在深度方向上位於第一圖案開口191之投影上方。在形成第二多晶矽 層12(S110)之步驟中，第二多晶矽層12包括，位於第一圖案開口191之第一介電層25上方形成抹除閘極(EG)21；其中，在形成第一介電層25及第二介電層26(S109)之步驟中，第一介電層25更包括第一基底介電層101。
相同地，在第一介電層25上形成一選擇閘極(SG)22，抹除閘極(EG)21在深度方向上位於第二圖案開口192之投影上方，且選擇閘極(SG)22靠近浮動閘極(FG)23，且選擇閘極(SG)22及浮動閘極(FG)23在深度方向上位於通道區203之投影上方。在形成第二多晶矽層12(S110)之步驟中，抹除閘極(EG)21及浮動閘極(FG)23形成於一鑲嵌溝槽17，其中，第一多晶矽層11及第二介電層26在第一介電層25上所形成之間隔形成鑲嵌溝槽17，且鑲嵌溝槽17位於第一圖案開口191及第二圖案開口192之投影上方。
第二介電層26，在第一介電層25上形成第二介電層26，包覆該抹除閘極(EG)21及該選擇閘極(SG)22，及該浮動閘極(FG)23位於相鄰該第二介電層26之間，即位於抹除閘極(EG)21及浮動閘極(FG)23之間，及位於浮動閘極(FG)23及選擇閘極(SG)22之間。
在形成所定義之第一介電層25及第二介電層26(S109)之步驟中，沉積在抹除閘極(EG)21、選擇閘極(SG)22及覆蓋介電層151上成為第二介電層26；特別地，第二介電層26，位於第一圖案開口191之兩側朝遠離抹除閘極(EG)21之方向，沉積在抹除閘極(EG)21之兩側成為第二介電層26，即第一圖案開口191在水平方向上之寬度等於抹除閘極(EG)21及第二介電層26在水平方向上之寬度。換句話說，第一圖案開口191在水平方向上相鄰兩犧牲層16之間隔內，包含抹除閘極(EG)21及第二介電層26。
承上，一耦合介電層28，形成於抹除閘極(EG)21、浮動閘極 (FG)23、選擇閘極(SG)22及第二介電層26上；在形成耦合介電層28(S114)之步驟中，沉積耦合介電層28並覆蓋上述各層且堆疊在最上方，沉積耦合介電層28。請參閱第1M圖，耦合介電層28為連續凹凸起伏，以覆蓋第二介電層26、抹除閘極(EG)21、選擇閘極(SG)22及浮動閘極(FG)23；進一步，請參閱第1N圖，相對於抹除閘極(EG)21及選擇閘極(SG)22，於浮動閘極(FG)23上之耦合介電層28在深度方向上較靠近第一介電層25。另外，耦合介電層28在沿著第一介電層25及第二介電層26以覆蓋，故耦合介電層28在深度方向上位於第三圖案開口193之投影上方，且覆蓋第一介電層25，及靠近第三圖案開口193之選擇閘極(SG)22一側之第二介電層26。
最後，一耦合控制閘極(CG)24，形成於耦合介電層28上。因此，本發明之第一介電層25於第一圖案開口191具有一第一厚度T1，且第一介電層25在深度方向上於浮動閘極(FG)23之投影下方具有一第二厚度T2，以及，第一介電層25在深度方向上於選擇閘極(SG)22之投影下方具有一第三厚度T3，其中，第一厚度T1大於第二厚度T2且第二厚度T2大於第三厚度T3。
注意地，第二介電層26位於抹除閘極(EG)21及浮動閘極(FG)23之間，即抹除閘極(EG)21穿隧介電層291；第一介電層25於選擇閘極(SG)22之投影下方，即選擇閘極(SG)22之電晶體介電層292；另外，第一基底介電層101於浮動閘極(FG)23之投影下方，即浮動閘極(FG)23之浮動閘介電層293。
於一實施例中，第一介電層25具有第一圖案開口191，此第一圖案開口191在深度方向上可用於定義源極區201；第一介電層25具有第二圖案開口192，此第二圖案開口192在深度方向上可用於定義選擇閘極 (SG)22；第一介電層25具有第三圖案開口193，此第三圖案開口193在深度方向上可用於定義汲極區202。
於一實施例中，請參閱第3A圖，在第二圖案開口192上方兩側之犧牲層16之側牆，在基底10上形成一電晶體介電層292(S109)之步驟後，分別形成一間隔物153，間隔物153為電性絕緣。此外，連續地氮化矽及氧化矽之沉積及乾/濕選擇性蝕刻，在選擇閘極(SG)22及浮動閘極(FG)23多晶矽沉積(S112)之前，進行必需之微影術步驟，以便於在選擇閘極(SG)22側牆形成ON或ONO間隔物153，達到浮動閘極(FG)23至選擇閘極(SG)22間之穩健絕緣性及干擾困境。請參閱第3B圖，具有間隔物253之非揮發性記憶體元件3。
然而，為了獨立製作抹除閘極(EG)21之穿隧介電層291及選擇閘極(SG)22之電晶體介電層292，可以用選擇性去除被回填多晶矽閘極(一般SG)其中之一，來插入額外多晶矽之回填及平面化製程。連續之氮化矽及氧化矽之沉積及乾/濕選擇性蝕刻，利用微影術有利於抹除閘極(EG)21及選擇閘極(SG)22基材，對於形成穿隧介電層291及電晶體介電層292之選擇性接觸。
於一實施例中，請參閱第4A圖，在基底10上形成電晶體介電層292(S109)之步驟後，在形成第二多晶矽層12(S110)之步驟中，更包括形成一第四多晶矽層14，即形成第二多晶矽層12及第四多晶矽層14填入鑲嵌溝槽17。第二多晶矽層12填入第一圖案開口191上方之鑲嵌溝槽17，其由第一多晶矽層11、犧牲層16及側牆介電層152在水平方向上所形成間隔區域之鑲嵌溝槽17；第四多晶矽層14填入該第二圖案開口192上方之鑲嵌溝槽17， 其由第一多晶矽層11、犧牲層16及側牆介電層152在水平方向上所形成間隔區域之鑲嵌溝槽17。
請參閱第4B圖，本發明提供一種四多晶矽分離式閘極之非揮發性記憶體元件4，具有第四多晶矽層14之非揮發性記憶體元件4，其可獨立地製備側牆介電層152及選擇閘極(SG)22之電晶體介電層292之優點。藉由標準通道熱電子注入於作為輔助電晶體，用於小電流寫入程式化控制(非已知堆疊閘極ETOX寫入程式化)之選擇閘極(SG)22，寫入程式化如上述非揮發性分離式閘極單元。本發明之非揮發性記憶體元件2、20、3、4能夠通過抹除閘極(EG)21及/或源極區201擴散來抹除。
藉由本發明所製作之分離式閘極之非揮發性記憶體元件2，具有低功率熱電子注入寫入程式化、具高可靠地多晶矽對多晶矽穿隧抹除及邏輯相容低電壓讀取之特性。透過在低電壓快速讀取選擇閘極(SG，WL)22其邏輯相容之氧化層，能夠精準控制寫入程式化之電壓及電流。藉由預先形成之穿隧介電層291，與ON或ONO襯墊間隔物253，使得抹除注入端之浮動閘極(FG)23具有不被破壞之良好表面，可達到高度具可靠之抹除。
最重要地，讀取電壓可以輕易地達到，藉由最尖端邏輯相容性來尺寸縮小，及藉由獨立選擇閘極(SG，WL)22電晶體氧化層整合來允許大電流輸出。如上述分離式閘極之非揮發性記憶體元件2、20、3、4之類似鑲嵌製作，應用於習知上平面化元件結構及類似FINFET之先進非平面化元件，進一步積極地尺寸微縮且並無顯著之製程困難。
依照在一些應用(類似EEPROM)上電性上需求，抹除閘極(EG)21及耦合控制閘極(CG)24可以為物理性地或電性地綁在一起、或者甚至 耦合控制閘極(CG)24替代抹除閘極(EG)21用來增強浮動閘極(FG)23用於低電壓操作之耦合率。
在從浮動閘極(FG)23抹除電子期間，穿隧氧化層陷阱捕捉為造成操作循環視窗變窄及耐壓衰減之主要原因。一般而言，高溫成長氧化矽或高溫矽烷(SiH4)反應之CVD製作氧化層，二者皆為良好穿隧介電層291選擇。藉由描述氧化矽中氮數量，經過一氧化氮(NO)或氧化亞氮(N2O)處理氧化矽後，可進一步減少介於氧化矽及氧化矽/矽界面之陷阱密度。
然而，含過渡氮之氧化矽變成嚴重電子陷阱，及在極端例子中類似SONOS，氮豐富之薄膜作為電荷儲存媒介而非明顯穿隧路徑。因此，必須控制在氧化矽所包含之氮數量。在本發明中，如此製作順序之主要優點為，可以獨立地製備第二介電層26之側牆介電層152選擇閘極(SG)22於第一介電層25之電晶體介電層292。
換句話說，請參閱第1G圖，用於選擇閘極(SG)22電晶體之高介電常數(high-k)介電層(包括氮氧矽化合物SiON)使用，隨著主要資料流邏輯電壓及技術節點尺寸微縮，在去除犧牲層16之後，使用高介電常數(high-k)介電層(類似HfO2、Ta2O5等)作為選擇閘極(SG)22介電層時，雖然高介電常數(high-k)材料具較窄能帶同時改善側牆介電層152之穿隧，但畢竟無法獨立調整第二介電層26之側牆介電層152形成之穿隧特性。獨立製備第二介電層26之側牆介電層152及選擇閘極(SG)22於第一介電層25之電晶體介電層292之優點，即在於可以單獨利用氮氧矽化合物(SiON)作為選擇閘極(SG)22介電層，藉由習知上能改善穿隧介電層291之一氧化氮(NO)或氧化亞氮(N2O)處理，可以控制氮氧矽化合物(SiON)中氮含量。
請參閱第5圖，本發明揭露由非揮發性記憶體元件2、20、3、4所構成之一非揮發性記憶體元件矩陣5，為上表面之頂視圖且僅顯示部份非揮發性記憶體元件矩陣5。其中，非揮發性記憶體元件矩陣5具有若干非揮發性記憶體元件2、20、3、4，並延著互相垂直之第一方向X以及第二方向Y呈棋盤狀之排列。第5圖共包括24組非揮發性記憶體元件2、20、3、4，其每一列，即第一方向X，包括6組非揮發性記憶體元件2、20、3、4，且每一欄，即第二方向Y，包括4組非揮發性記憶體元件2、20、3、4。
承上，每一列之選擇閘極(SG)22延著第一方向X相連，在電性上互相連接，如5221、5222、5223、5224所示。源極區201，每一欄相鄰之非揮發性記憶體元件2、20、3、4相鄰二者共用，且位於同一列共用之源極區201延著第一方向X相連，在電性上互相連接，如5011、5012所示。耦合控制閘極(CG)24，每一欄中相鄰之非揮發性記憶體元件2、20、3、4相鄰二者共用，且位於同一列共用之耦合控制閘極(CG)24延著第一方向X相連，在電性上互相連接，如5241、5242所示。
每一欄之汲極區202則經由穿孔，由一延著第二方向Y延伸之金屬層相連，在電性上互相連接，如位元線560、561、562、563、564、565所示。若干非揮發性記憶體元件2、20、3、4之浮動閘極(FG)23則彼此獨立不相連，且電性上為絕緣狀態，與外界並無電性相連接，用以儲存若干非揮發性記憶體元件2、20、3、4之儲存狀態，如非揮發性記憶體元件2、20、3、4之字元線580、581、582、583分別對應至其浮動閘極(FG)23，如5231、5232、5233、5234所示。
於一實施例中，請參閱第6A圖至第6E圖，本發明應用於鰭 狀電晶體(FINFET)之結構基底，分別為非揮發性記憶體元件矩陣5沿不同剖面線之結構剖面圖，其中，以具有間隔物153之非揮發性記憶體元件3所構成之矩陣單元。第6A圖為沿A-A'剖面線、第6B圖為沿C-C'剖面線、第6C圖為沿B-B'剖面線、第6D圖為沿F-F'、第6E圖為沿D-D'剖面線之非揮發性記憶體矩陣5之剖面圖。
針對本發明之非揮發性記憶體元件2、20、3、4所構成之非揮發性記憶體元件矩陣5之操作方法作說明。本非揮發性記憶體元件矩陣5之結構，能夠進行以共用源極區201之相鄰兩列為單位之局部抹除操作。例如欲抹除字元線582、583所在之兩列非揮發性記憶體元件2、20、3、4，在共用之如5012所示源極區201，施以6V之電壓，並在共用之耦合控制閘極(CG)5242，施以負9V之電壓。如此電子將從浮動閘極(FG)23穿隧而進入源極區201，最後此兩列之浮動閘極(FG)5233、5234，其等效極性為正電。
進行寫入“0”操作，例如對非揮發性記憶體元件2、20、3、4字元線582進行寫入“0”操作，在源極區5012，施以5至6V之電壓，在耦合控制閘極(CG)5242，施以9V之電壓，在汲極區202，施以0V之電壓，而在選擇閘極(SG)5223，施以約1V之電壓，此時藉由熱電子注入機制，電子將由通道中之高電場區域穿隧進入浮動閘極(FG)5233，最後浮動閘極(FG)5233之等效極性為負電。
進行讀取操作，例如對非揮發性記憶體元件2、20、3、4字元線582進行讀取操作，在源極區5012，以及耦合控制閘極(CG)5242，施以0V之電壓(或耦合控制閘極(CG)5242亦可施以Vcc之電壓，此Vcc為記憶體電路之供給電壓值，例如0.18微米製程下，此電壓通常為1.8V)，在汲極區202， 施以約1V之電壓，而在選擇閘極(SG)5223，施以Vcc之電壓。此時，其選擇閘極(SG)5223下方之通道區203為導通狀態。
假設非揮發性記憶體元件2、20、3、4字元線582之儲存狀態為“0”，即浮動閘極(FG)5233之等效極性為負電，則通道之電流大小幾乎為0；另一方面，假設非揮發性記憶體元件2、20、3、4字元線582之儲存狀態為“1”，亦其浮動閘極(FG)5233之等效極性為正電，此時通道存在電流，大小約為30μA。藉由偵測通道區203之電流大小，即可得知非揮發性記憶體元件2、20、3、4之儲存內容。
2‧‧‧非揮發性記憶體元件
201‧‧‧源極區
202‧‧‧汲極區
203‧‧‧通道區
21‧‧‧抹除閘極(EG)
22‧‧‧選擇閘極(SG)
23‧‧‧浮動閘極(FG)
24‧‧‧耦合控制閘極(CG)
25‧‧‧第一介電層
26‧‧‧第二介電層
28‧‧‧耦合介電層
291‧‧‧穿隧介電層
292‧‧‧電晶體介電層
293‧‧‧浮動閘介電層

Claims (22)

  1. 一種製作非揮發性記憶體元件方法，步驟包括：(1)提供一基底；(2)在該基底上形成一第一基底介電層；(3)在該第一基底介電層上形成一第一多晶矽層及一犧牲層；(4)在該第一基底介電層、該第一多晶矽層及該犧牲層上定義至一第一圖案開口及一第二圖案開口；(5)根據該第一圖案開口進行離子佈植；(6)選擇性改變該第一基底介電層厚度；(7)在該第一多晶矽層及該犧牲層兩側形成一側牆介電層；(8)在該基底上於該第二圖案開口形成一第二基底介電層；(9)該第一多晶矽層、該犧牲層及該側牆介電層，該在水平方向上之間隔形成一鑲嵌溝槽；(10)在該第一基底介電層及該第二基底介電層上形成一第二多晶矽層，填入該鑲嵌溝槽；(11)在該第二多晶矽層上形成一覆蓋介電層；(12)在該第一多晶矽層、該側牆介電層及該覆蓋介電層形成一耦合介電層；(13)在該耦合介電層上選擇性形成一第三多晶矽層；以及(14)進行離子佈植。
  2. 如請求項1所述之製作非揮發性記憶體元件方法，其中，步驟(4)為利用光阻為硬罩，根據所定義該第一圖案開口及該第二圖案開口以外區域， 於該犧牲層及該第一多晶矽層進行蝕刻，使該犧牲層堆疊在該第一多晶矽層上，且該第一多晶矽層及該犧牲層之堆疊在水平方向上係間隔。
  3. 如請求項1所述之製作非揮發性記憶體元件方法，其中，步驟(4)為該第一多晶矽層包括，位於該第一圖案開口及該第二圖案開口之間在該第一基底介電層上方形成一浮動閘極(FG)。
  4. 如請求項1所述之製作非揮發性記憶體元件方法，其中，步驟(6)為利用該第一圖案開口，生成以增厚位於該第一圖案開口下方之該第一基底介電層。
  5. 如請求項1所述之製作非揮發性記憶體元件方法，其中，步驟(6)為利用該第二圖案開口，重新生成以減薄位於該第二圖案開口下方之該第一基底介電層。
  6. 如請求項1所述之製作非揮發性記憶體元件方法，其中，步驟(6-1)更包括：在該第一多晶矽層之側牆形成一暫時側牆介電層，選擇性增厚該第一基底介電層時，在該第一多晶矽層之側牆同時形成該暫時側牆介電層並連接該第一基底介電層。
  7. 如請求項1所述之製作非揮發性記憶體元件方法，其中，步驟(6-2)更包括：選擇性改變該第一基底介電層厚度時，去除在該第一多晶矽層之側牆所形成之該暫時側牆介電層。
  8. 如請求項1所述之製作非揮發性記憶體元件方法，其中，步驟(7-1)更包括：該基底上於該第二圖案開口形成一暫時基底介電層，且在該第二圖案開口上方該暫時基底介電層及該側牆介電層所形成之間隔形成一凹槽。
  9. 如請求項1所述之製作非揮發性記憶體元件方法，其中，步驟(8)為去除根據所定義該第二圖案開口為為遮罩，去除該基底上於該第二圖案開口所形成之該暫時基底介電層。
  10. 如請求項1所述之製作非揮發性記憶體元件方法，其中，步驟(8)更包括：(8-1)在該第二圖案開口上方兩側之該犧牲層之側牆，分別形成一間隔物，該間隔物係電性絕緣。
  11. 如請求項1所述之製作非揮發性記憶體元件方法，其中，步驟(10)為形成該第二多晶矽層，更包括形成一第四多晶矽層，該第二多晶矽層及該第四多晶矽層，填入該鑲嵌溝槽，且該第二多晶矽層填入於該第一圖案開口之該鑲嵌溝槽及該第四多晶矽層填入於該第二圖案開口之該鑲嵌溝槽。
  12. 如請求項1所述之製作非揮發性記憶體元件方法，其中，步驟(11)更包括：(11-1)去除該犧牲層，根據所定義該第一圖案開口及該第二圖案開口為遮罩，去除該第一圖案開口及該第二圖案開口以外區域所形成之該犧牲層。
  13. 如請求項1所述之製作非揮發性記憶體元件方法，其中，步驟(11)更包括：(11-2)定義一第三圖案開口，根據所定義該第三圖案開口以外區域為遮罩，去除於該第三圖案開口以外區域所形成之該第一多晶矽層。
  14. 如請求項1所述之製作非揮發性記憶體元件方法，其中，定義一第一介電層，包括在該基底上所形成之該第一基底介電層及該第二基底介電層。
  15. 如請求項1所述之製作非揮發性記憶體元件方法，其中，定義一第二介 電層，包括在該第一多晶矽層及該犧牲層兩側所形成之該側牆介電層，及該第二多晶矽層上所形成之該覆蓋介電層，且該第二介電層包覆該抹除閘極(EG)及該選擇閘極(SG)。
  16. 一種非揮發性記憶體元件，包括：一基底，靠近該基底之表面形成一源極區及一汲極區，該源極區及該汲極區間隔一通道區；一第一介電層，形成於該基底上，及該第一介電層具有一在深度方向上以定義該源極區之第一圖案開口；一抹除閘極(EG)，形成於該第一介電層上，該抹除閘極(EG)在深度方向上位於該第一圖案開口之投影上方；一浮動閘極(FG)，形成於該第一介電層上，靠近該抹除閘極(EG)；一選擇閘極(SG)，形成於該第一介電層上，靠近該浮動閘極(FG)，且該選擇閘極(SG)及該浮動閘極(FG)在深度方向上位於該通道區之投影上方；一第二介電層，形成於該第一介電層上，且包覆該抹除閘極(EG)及該選擇閘極(SG)，及該浮動閘極(FG)位於相鄰該第二介電層之間；一耦合介電層，形成於該抹除閘極(EG)、該浮動閘極(FG)、該選擇閘極(SG)及該第二介電層上；以及一耦合控制閘極(CG)，形成於該耦合介電層上；該第一介電層於該第一圖案開口具有一第一厚度，且該第一介電層在深度方向上分別於該浮動閘極(FG)之投影下方具有一第二厚度及於該選擇閘極(SG)之投影下方具有一第三厚度，其中，該第一厚度大於該 第二厚度及該第二厚度大於該第三厚度。
  17. 如請求項16所述之非揮發性記憶體元件，其中，該第二介電層位於該抹除閘極(EG)之兩側，係由該第一圖案開口之兩側朝該抹除閘極(EG)中心之方向以形成。
  18. 如請求項16所述之非揮發性記憶體元件，其中，該第一介電層上具有一第二圖案開口，該第二圖案開口在深度方向上係用以定義該選擇閘極(SG)。
  19. 如請求項16所述之非揮發性記憶體元件，其中，該第一介電層上具有一第三圖案開口，該第三圖案開口在深度方向上係用以定義該汲極區。
  20. 如請求項16所述之非揮發性記憶體元件，其中，該選擇閘極(SG)具有一間隔物，該間隔物形成於在該第二圖案開口上方該選擇閘極(SG)之兩側，該間隔物係電性絕緣。
  21. 如請求項16所述之非揮發性記憶體元件，其中，該抹除閘極(EG)及該選擇閘極(SG)係形成於一鑲嵌溝槽內，及該抹除閘極(EG)及該選擇閘極(SG)之間隔內係該浮動閘極(FG)及該第二介電層。
  22. 如請求項16所述之非揮發性記憶體元件，其中，該第二介電層位於該抹除閘極(EG)及該選擇閘極(SG)上方係一覆蓋介電層，該覆蓋介電層平行於該第一介電層。
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