KR20200113130A - 반도체 소자 - Google Patents
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Abstract
하부 반도체층, 매립 절연막, 및 상부 반도체층이 차례로 적층된 기판, 상기 상부 반도체층 상의 게이트 구조체, 상기 게이트 구조체의 측벽 상의 소스/드레인 전극, 및 상기 소스/드레인 전극과 상기 상부 반도체층 사이의 반도체 패턴이 제공된다. 상기 게이트 구조체는 게이트 전극 및 스페이서 구조체를 포함한다. 상기 스페이서 구조체는 상기 게이트 전극의 측벽 상에 차례로 배치되는 제 1 스페이서 패턴, 제 2 스페이서 패턴 및 제 3 스페이서 패턴을 포함한다. 상기 반도체 패턴은 상기 제 3 스페이서 패턴의 하면 아래로 연장되어 상기 제 2 스페이서 패턴과 연결된다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 전계 효과 트랜지터(Field Effect Transistor)를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 목적하는 전기적 특성을 갖는 트랜지스터들을 제공하는 것에 있다. 본 발명이 해결하고자 하는 과제는, 반도체 소자의 공정 산포를 줄이고 공정을 단순화하는 것에 있다. 본 발명이 해결하고자 하는 과제는, 다양한 문턱 전압을 갖는 트랜지스터들을 용이하게 형성하는 것에 있다.
본 발명의 실시예들에 따른 반도체 소자는, 하부 반도체층, 매립 절연막, 및 상부 반도체층이 차례로 적층된 기판; 상기 상부 반도체층 상의 게이트 구조체; 상기 게이트 구조체의 측벽 상의 소스/드레인 전극; 및 상기 소스/드레인 전극과 상기 상부 반도체층 사이의 반도체 패턴을 포함하고, 상기 게이트 구조체는 게이트 전극 및 스페이서 구조체를 포함하고, 상기 스페이서 구조체는 상기 게이트 전극의 측벽 상에 차례로 배치되는 제 1 스페이서 패턴, 제 2 스페이서 패턴 및 제 3 스페이서 패턴을 포함하고, 상기 반도체 패턴은 상기 제 3 스페이서 패턴의 하면 아래로 연장되어 상기 제 2 스페이서 패턴과 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 하부 반도체층, 매립 절연막, 및 상부 반도체층이 차례로 적층된 기판; 상기 상부 반도체층 상의 게이트 구조체; 상기 게이트 구조체의 측벽 상의 소스/드레인 전극; 및 상기 소스/드레인 전극과 상기 상부 반도체층 사이의 반도체 패턴을 포함하고, 상기 게이트 구조체는 게이트 전극 및 스페이서 구조체를 포함하고, 상기 스페이서 구조체는 상기 게이트 전극의 측벽 상에 차례로 배치되는 제 1 스페이서 패턴, 제 2 스페이서 패턴 및 제 3 스페이서 패턴을 포함하고, 상기 반도체 패턴은 상기 제 3 스페이서 패턴의 측벽과 연결되는 상부 및 상기 제 3 스페이서 패턴의 하면 아래로 연장되어 상기 제 2 스페이서 패턴과 연결되는 하부를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 하부 반도체층, 매립 절연막, 및 상부 반도체층이 차례로 적층된 기판; 및 상기 기판 상의 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터는: 상기 상부 반도체 상의 제 1 게이트 구조체; 상기 제 1 게이트 구조체의 측벽 상의 제 1 소스/드레인 전극; 및 상기 제 1 소스/드레인 전극과 상기 상부 반도체층 사이의 제 1 반도체 패턴을 포함하고, 상기 제 1 게이트 구조체는 게이트 전극 및 제 1 스페이서 구조체를 포함하고, 상기 제 1 스페이서 구조체는 상기 게이트 전극의 측벽 상에 차례로 배치되는 제 1 스페이서 패턴, 제 2 스페이서 패턴 및 제 3 스페이서 패턴을 포함하고, 상기 제 1 반도체 패턴은 상기 제 3 스페이서 패턴의 하면 아래로 연장되어 상기 제 2 스페이서 패턴과 접할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은, 하부 반도체층, 매립 절연막, 및 상부 반도체층이 차례로 적층된 기판 상에 게이트 전극을 형성하는 것; 상기 게이트 전극의 측벽 상에 제 1 스페이서막 및 제 2 스페이서막을 차례로 형성하는 것; 상기 상부 반도체층에 제 1 이온 주입 공정을 수행하는 것; 상기 제 2 스페이서막의 측벽 상에 제 3 스페이서 패턴을 형성하는 것; 상기 제 3 스페이서 패턴의 하면 아래로 연장되는 상기 제 2 스페이서막의 일부를 제거하여 리세스 영역을 형성하는 것; 상기 상부 반도체층으로부터 제 1 반도체 패턴을 성장시키는 것, 상기 제 1 반도체 패턴은 상기 리세스 영역으로 연장되고; 및 상기 제 1 반도체 패턴 및 상기 상부 반도체층에 제 2 이온 주입 공정을 수행하는 것을 포함하고, 상기 제 1 이온 주입 공정은 상기 제 3 스페이서 패턴의 형성 이전에 수행될 수 있다.
본 발명의 실시예들에 따르면, 목적하는 전기적 특성을 가지는 트랜지스터들을 포함하는 반도체 소자가 제공될 수 있다. 본 발명의 실시예들에 따르면, 반도체 소자 제조 공정의 공정 산포를 줄이고 공정 단순화가 가능하다. 본 발명의 실시예들에 따르면, 다양한 문턱 전압을 갖는 트랜지스터들이 용이하게 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 2 및 도 3은 도 1의 P1 영역의 확대도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 7은 도 6의 P2 영역의 확대도이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 흐름도들이다.
도 12 내지 도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2 및 도 3은 도 1의 P1 영역의 확대도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 7은 도 6의 P2 영역의 확대도이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 흐름도들이다.
도 12 내지 도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다. 도 2 및 도 3은 도 1의 P1 영역의 확대도들이다.
도 1 내지 도 3을 참조하여, 기판(10)에 제 1 트랜지스터(TR1)가 제공될 수 있다. 상기 기판(10)은 SOI(Silicon On Insulator) 기판일 수 있다. 일 예로, 상기 기판(10)은 FD-SOI(Fully Depleted SOI) 기판일 수 있다. 상기 기판(10)은 하부 반도체층(100), 매립 절연막(101), 및 상부 반도체층(105)을 포함할 수 있다. 일 예로, 상기 하부 반도체층(100) 및 상기 상부 반도체층(105)은 실리콘층일 수 있다. 상기 매립 절연막(101)은 실리콘 산화막을 포함할 수 있다. 상기 상부 반도체층(105)의 두께(t2)는 상기 매립 절연막(101)의 두께(t1) 보다 작을 수 있다. 일 예로, 상기 매립 절연막(101)의 두께(t1)는 상기 상부 반도체층(105)의 두께(t2)의 2배 이상일 수 있다. 상기 상부 반도체층(105)은 N형 또는 P형 불순물로 도핑되지 않은 진성 상태(intrinsic state)일 수 있으나, 이와는 달리, N형 또는 P형 불순물을 포함할 수 있다.
상기 제 1 트랜지스터(TR1)는 상기 상부 반도체층(105)상에 게이트 구조체를 포함할 수 있다. 상기 게이트 구조체는 게이트 절연막(GI) 및 상기 게이트 절연막(GI) 상의 게이트 전극(GE)을 포함할 수 있다. 상기 게이트 절연막(GI)은 하부 게이트 절연막(111) 및 상부 게이트 절연막(113)을 포함할 수 있다. 일 예로, 상기 하부 게이트 절연막(111)은 실리콘 산화막을 포함할 수 있다. 일 예로, 상기 상부 게이트 절연막(113)은 하프늄 산화막과 같이 실리콘 산화막보다 유전상수가 큰 고유전막을 포함할 수 있다. 상기 상부 게이트 절연막(113)은 상기 하부 게이트 절연막(111) 보다 두꺼울 수 있다.
상기 게이트 전극(GE)은 금속 게이트 전극층(115) 및 반도체 게이트 전극층(117)를 포함할 수 있다. 상기 금속 게이트 전극층(115)는 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막과 같은 도전성 금속 질화막을 포함할 수 있다. 상기 반도체 게이트 전극층(117)은 다결정 실리콘을 포함할 수 있다. 상기 반도체 게이트 전극층(117)은 N형 또는 P형 불순물을 포함할 수 있다. 상기 반도체 게이트 전극층(117)은 상기 금속 게이트 전극층(115) 보다 두꺼울 수 있다. 일 예로, 상기 반도체 게이트 전극층(117)은 상기 금속 게이트 전극층(115) 보다 약 5배 내지 10배 두꺼울 수 있다. 상기 반도체 게이트 전극층(117) 상에 콘택 전극(153)이 제공될 수 있다. 상기 콘택 전극(153)은 금속-반도체 화합물을 포함할 수 있다. 일 예로, 상기 콘택 전극(153)은 티타늄 실리사이드 또는 니켈 실리사이드와 같은 금속 실리사이드 물질을 포함할 수 있다.
상기 게이트 전극(GE)의 측벽 상에 스페이서 구조체(ST)가 제공될 수 있다. 상기 스페이서 구조체(ST)는 상기 게이트 전극(GE)의 측벽 상에 차례로 적층된 제 1 스페이서 패턴(122), 제 2 스페이서 패턴(124), 및 제 3 스페이서 패턴(126)을 포함할 수 있다. 상기 제 3 스페이서 패턴(126)의 두께(W3)는 상기 제 1 스페이서 패턴(122)의 두께(W1) 및 상기 제 2 스페이서 패턴(124)의 두께(W2) 보다 클 수 있다. 일 예로, 상기 제 3 스페이서 패턴(126)의 두께(W3)는 상기 제 2 스페이서 패턴(124)의 두께(W2)의 약 5배 내지 약 10배일 수 있다. 상기 제 1 스페이서 패턴(122)의 두께(W1)는 상기 제 2 스페이서 패턴(124)의 두께(W2) 보다 클 수 있다.
상기 제 2 스페이서 패턴(124)은 상기 제 1 스페이서 패턴(122) 및 상기 제 3 스페이서 패턴(126)과 식각 선택성 있는 물질을 포함할 수 있다. 일 예로, 상기 제 2 스페이서 패턴(124)은 실리콘 산화물을 포함하고, 상기 제 1 스페이서 패턴(122) 및 상기 제 3 스페이서 패턴(126)은 실리콘 질화물을 포함할 수 있다. 상기 제 1 스페이서 패턴(122) 및 상기 제 3 스페이서 패턴(126)은 동일 물질을 포함할 수 있다. 상기 제 2 스페이서 패턴(124)이 상기 제 1 스페이서 패턴(122)과 상기 제 3 스페이서 패턴(126) 사이에 제공됨으로써, 스페이서 구조체(ST)의 전하 트래핑이 완화될 수 있다.
상기 제 2 스페이서 패턴(124)은 상기 기판(10)의 상면에 수직한 제 1 방향(D1)으로 연장되는 측벽부(SP) 및 상기 측벽부(SP)로부터 상기 제 1 방향(D1)과 수직한 제 2 방향(D2)으로 연장되는 돌출부(PP)를 포함할 수 있다. 상기 측벽부(SP)는 상기 제 1 스페이서 패턴(122)과 상기 제 3 스페이서 패턴(126) 사이로 연장될 수 있다. 상기 돌출부(PP)는 상기 제 3 스페이서 패턴(126)의 하면 아래로 연장될 수 있다. 상기 제 2 스페이서 패턴(124)은 실질적으로 "L" 형상을 가질 수 있다. 상기 스페이서 구조체(ST)는 그 하부에 상기 게이트 전극(GE)을 향하여 함몰된 리세스 영역들(RS)을 포함할 수 있다. 상기 리세스 영역들(RS)은 상기 제 3 스페이서 패턴(126)의 하면 및 상기 돌출부(PP)의 측벽에 의하여 정의될 수 있다. 일 예로, 상기 돌출부(PP)는 상기 제 3 스페이서 패턴(126)의 하면의 일부만을 덮을 수 있다.
상기 제 1 트랜지스터(TR1)는 상기 스페이서 구조체(ST)의 측벽 상에 제공되는 소스/드레인 전극들(151)을 포함할 수 있다. 상기 소스/드레인 전극들(151)은 금속-반도체 화합물을 포함할 수 있다. 일 예로, 상기 소스/드레인 전극들(151)은 티타늄 실리사이드 또는 니켈 실리사이드와 같은 금속 실리사이드 물질을 포함할 수 있다. 상기 소스/드레인 전극들(151)의 하면은 상기 제 3 스페이서 패턴(126)의 하면과 같거나 높은 레벨일 수 있다.
상기 상부 반도체층(105)의 두께(t2)는 상기 소스/드레인 전극들(151)의 두께(t3) 보다 작을 수 있다. 일 예로, 상기 상부 반도체층(105)의 두께(t2)는 상기 소스/드레인 전극들(151)의 두께(t3)의 절반 이하일 수 있다.
상기 소스/드레인 전극들(151)과 상기 상부 반도체층(105) 사이에 제 1 반도체 패턴들(141)이 제공될 수 있다. 상기 제 1 반도체 패턴들(141)은 상기 상부 반도체층(105)의 상면으로부터 에피택시얼 공정을 통하여 성장된 에피택시얼층일 수 있다. 일 예로, 상기 상부 반도체층(105)은 실리콘층, 실리콘-게르마늄층, 실리콘-카바이드층 중 적어도 하나를 포함할 수 있다.
상기 제 1 반도체 패턴들(141)의 두께는 상기 소스/드레인 전극들(151)의 두께(t3) 보다 작을 수 있다. 일 예로, 상기 제 1 반도체 패턴들(141)의 두께는 상기 소스/드레인 전극들(151)의 두께(t3)의 절반 이하일 수 있다. 상기 제 1 반도체 패턴들(141)의 두께는 상기 상부 반도체층(105)의 두께(t1)보다 작을 수 있다.
상기 제 1 반도체 패턴들(141)은 상기 리세스 영역들(RS) 내로 연장될 수 있다. 상기 제 3 스페이서 패턴(126)의 하면 아래로 연장되는 상기 제 2 스페이서 패턴(124)의 돌출부(PP)의 길이(WA)와 상기 리세스 영역(RS) 내로 연장되는 상기 제 1 반도체 패턴들(141)의 길이(WB)의 합은 상기 제 3 스페이서 패턴(126)의 두께(W3)와 같을 수 있다. 상기 제 1 반도체 패턴들(141)의 상면은 상기 제 3 스페이서 패턴(126)의 하면 보다 같거나 높을 수 있다. 일 예로, 도 2에 도시된 것과 같이, 상기 제 1 반도체 패턴들(141)의 상면은 상기 제 3 스페이서 패턴(126)의 하면과 실질적으로 동일한 레벨일 수 있다. 이와는 달리, 도 3에 도시된 것과 같이, 상기 제 1 반도체 패턴들(141)의 상면은 상기 제 3 스페이서 패턴(126)의 하면보다 높은 레벨일 수 있다. 이 경우, 상기 제 1 반도체 패턴들(141) 각각은 상기 제 3 스페이서 패턴(126)의 하면보다 낮은 하부(LP) 및 상기 제 3 스페이서 패턴(126)의 하면보다 높은 상부(UP)를 포함할 수 있다. 상기 하부(LP)는 상기 리세스 영역(RS) 내로 삽입되어 상기 제 2 스페이서 패턴(124)과 접하고, 상기 상부(UP)는 상기 제 3 스페이서 패턴(126)의 측벽과 연결될 수 있다. 즉, 상기 제 1 반도체 패턴들(141)은 상기 제 3 스페이서 패턴(126)과 연결되는 영역에서 단차 구조를 가질 수 있다.
상기 상부 반도체층(105) 및 상기 제 1 반도체 패턴들(141) 내에 소스/드레인 영역들(133)이 제공될 수 있다. 상기 소스/드레인 영역들(133)은 상기 제 1 트랜지스터(TR1)의 종류에 따라 P형 또는 N형 도펀트들을 포함하는 영역일 수 있다. 상기 소스/드레인 영역들(133)은 상기 상부 반도체층(105)의 하면까지 연장될 수 있다. 즉, 상기 소스/드레인 영역들(133)은 상기 매립 절연막(101)의 상면에 이르는 깊이를 가질 수 있다. 상기 소스/드레인 영역들(133)은 상기 제 3 스페이서 패턴(126) 아래로 연장될 수 있다.
상기 상부 반도체층(105) 내에 저 도핑 영역들(131)이 제공될 수 있다. 상기 저 도핑 영역들(131)은 상기 소스/드레인 영역들(133) 보다 낮은 도즈로 도핑된 영역들일 수 있다. 상기 저 도핑 영역들(131)은 상기 소스/드레인 영역들(133)과 동일한 도전형을 가질 수 있다. 상기 저 도핑 영역들(131)은 상기 소스/드레인 영역들(133)로부터 상기 게이트 전극(GE)을 향하여 연장된 영역들일 수 있다.
상기 게이트 구조체를 덮는 스트레스층(161)이 제공될 수 있다. 상기 스트레스층(161)은 상기 게이트 구조체에 인장 응력 또는 압축 응력을 인가할 수 있다. 일 예로, 상기 스트레스층(161)은 실리콘 질화물을 포함할 수 있다. 상기 스트레스층(161)을 덮는 층간 절연막(171)이 제공될 수 있다. 상기 층간 절연막(171)은 실리콘 산화물을 포함할 수 있다.
상기 층간 절연막(171)을 관통하여 상기 소스/드레인 전극들(151)에 연결되는 제 1 콘택들(181)이 제공될 수 있다. 상기 제 1 콘택들(181)의 하부는 상기 소스/드레인 전극들(151)의 상부 내에 제공될 수 있다. 상기 층간 절연막(171) 상에 상기 제 1 콘택들(181)과 연결되는 제 1 도전 패턴들(186)이 제공될 수 있다. 일 예로, 상기 제 1 콘택들(181) 및 상기 제 1 도전 패턴들(186)은 구리, 알루미늄, 텅스텐, 티타튬, 탄탈륨 등의 금속 및/또는 이들의 금속 질화물을 포함할 수 있다.
본 발명의 실시예들에 따른 제 1 트랜지스터(TR1)는 상대적으로 얇은 두께를 갖는 상기 상부 반도체층(105) 상에 제공될 수 있다. 그 결과, 상기 제 1 트랜지스터(TR1)의 동작 시, 상기 소스/드레인 영역들(133) 사이에 형성되는 채널은 상기 소스/드레인 영역들(133) 사이의 영역 전체에 형성될 수 있다. 즉, 상기 소스/드레인 영역들(133) 사이의 영역은 실질적으로 완전 공핍화(fully depleted) 될 수 있다.
상기 제 1 반도체 패턴들(141)과 상기 게이트 전극(GE) 사이의 거리는 상기 소스/드레인 영역들(133) 사이의 거리를 결정하며, 이에 따라 상기 제 1 트랜지스터(TR1)의 채널 길이가 결정될 수 있다. 상기 제 1 반도체 패턴들(141)과 상기 게이트 전극(GE) 사이의 거리가 과도하게 가까운 경우, 누설 전류가 증가할 수 있다. 상기 제 1 반도체 패턴들(141)과 상기 게이트 전극(GE) 사이의 거리가 과도하게 멀 경우, 전류 패스(path)가 증가하여 트랜지스터의 성능이 낮아질 수 있다.
본 발명의 실시예들에 따른 제 1 트랜지스터(TR1)는 상기 제 2 스페이서 패턴(124)의 돌출부(PP)의 길이에 따라, 상기 제 1 반도체 패턴들(141)과 상기 게이트 전극(GE) 사이의 거리가 결정될 수 있다. 따라서, 상기 제 2 스페이서 패턴(124)의 돌출부(PP)에 기인하여 목적하는 전기적 특성을 가지면서도 누설 전류를 증가시키지 않는 트랜지스터가 제공될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 4를 참조하여, 기판(10)에 제 6 트랜지스터(TR6)가 제공될 수 있다. 상기 기판(10)은 하부 반도체층(100), 매립 절연막(101), 및 상부 반도체층(105)을 포함할 수 있다. 상기 제 6 트랜지스터(TR6)는 스페이서 구조체(ST)의 측벽 상에 제공되는 소스/드레인 전극들(151)을 포함할 수 있다. 상기 매립 절연막(101)의 두께(t1)는 상기 소스/드레인 전극들(151)의 두께(t3) 보다 작을 수 있다. 일 예로, 상기 매립 절연막(101)의 두께(t1)는 상기 상부 반도체층(105)의 두께(t2)와 실질적으로 동일하거나 작을 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 분리 절연 패턴(102)을 사이에 두고 이격되는 게이트 영역(GR)과 이격되는 후면 바이어스 영역(BR)을 포함할 수 있다. 상기 분리 절연 패턴(102)은 실리콘 산화물을 포함할 수 있다. 상기 게이트 영역(GR)은 게이트 구조체가 제공되는 영역일 수 있다. 상기 후면 바이어스 영역(BR)은 상기 매립 절연막(101) 아래의 상기 하부 반도체층(100)에 후면 바이어스를 인가하여 상기 제 6 트랜지스터(TR6)의 문턱 전압을 조절할 수 있다. 상기 매립 절연막(101)의 상대적으로 얇은 두께에 기인하여 이와 같은 후면 바이어싱이 보다 용이하게 수행될 수 있다.
상기 후면 바이어스 영역(BR)은 상기 하부 반도체층(100)의 상부에 제공되는 픽업 불순물 영역(134) 및 상기 픽업 불순물 영역(134) 상의 픽업 전극(154)을 포함할 수 있다. 상기 픽업 불순물 영역(134)은 상기 소스/드레인 영역(133)과 다른 도전형을 가질 수 있다. 상기 픽업 전극(154)은 티타늄 실리사이드 또는 니켈 실리사이드와 같은 금속 실리사이드 물질을 포함할 수 있다. 상기 후면 바이어스 영역(BR)에는 상기 게이트 영역(GR)과는 달리 상기 매립 절연막(101) 및 상기 상부 반도체층(105)이 제공되지 않을 수 있다.
층간 절연막(171)을 관통하여 상기 픽업 전극(154)에 연결되는 제 2 콘택(182)이 제공될 수 있다. 상기 층간 절연막(171) 상에 상기 제 2 콘택(182)과 연결되는 제 2 도전 패턴(187)이 제공될 수 있다. 일 예로, 상기 제 2 콘택(182) 및 상기 제 2 도전 패턴들(187)은 구리, 알루미늄, 텅스텐, 티타튬, 탄탈륨 등의 금속 및/또는 이들의 금속 질화물을 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 5를 참조하여, 본 발명의 실시예들에 따른 반도체 소자는 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)를 포함할 수 있다. 상기 제 1 트랜지스터(TR1) 및 상기 제 2 트랜지스터(TR2)는 분리 절연 패턴(102)을 사이에 두고 이격될 수 있다.
상기 제 1 트랜지스터(TR1)는 제 1 게이트 전극(GE1), 제 1 게이트 절연막(GI1), 및 제 1 스페이서 구조체(ST1)를 포함할 수 있다. 상기 제 2 트랜지스터(TR2)는 제 2 게이트 전극(GE2), 제 2 게이트 절연막(GI2), 및 제 2 스페이서 구조체(ST2)를 포함할 수 있다. 일 예로, 상기 제 1 트랜지스터(TR1)는 로직 회로를 구성하는 로직 트랜지스터이고 상기 제 2 트랜지스터(TR2)는 상기 제 1 트랜지스터(TR1) 보다 고전압을 사용하는 아날로그 소자용 트랜지스터일 수 있다.
상기 제 1 트랜지스터(TR1)는 상기 매립 절연막(101)과 인접한 상기 상부 반도체층(105)의 상부에 제 1 하부 불순물 영역(135)을 포함할 수 있다. 상기 제 1 하부 불순물 영역(135)은 상기 제 1 게이트 전극(GE1) 및 제 1 소스/드레인 영역들(133) 아래에 배치될 수 있다. 상기 제 1 하부 불순물 영역(135)은 상기 제 1 게이트 전극(GE1) 및 상기 제 1 게이트 절연막(GI1)의 형성 이전에 이온 주입 공정을 수행하여 형성될 수 있다. 상기 제 1 트랜지스터(TR1)가 NMOS 트랜지스터인 경우, 상기 제 1 하부 불순물 영역(135)은 N형 불순물 영역일 수 있다. 이와는 달리, 상기 제 1 트랜지스터(TR1)가 NMOS 트랜지스터인 경우, 상기 제 1 하부 불순물 영역(135)은 P형 불순물 영역일 수 있다. 상기 제 1 하부 불순물 영역(135)이 소스/드레인 영역(133)의 도전형과 같은 경우, 소스/드레인 영역(133)의 도전형과 다른 경우에 비하여 상기 제 1 트랜지스터(TR1)의 문턱 전압을 낮출 수 있다. 상기 분리 절연 패턴(102)의 하면은 상기 제 1 하부 불순물 영역(135)의 하면보다 낮은 레벨일 수 있다.
상기 제 2 트랜지스터(TR2)는 매립 절연막(101) 및 상부 반도체층(105)이 제거된 영역에서 하부 반도체층(100)에 형성될 수 있다. 즉, 제 1 트랜지스터(TR1)의 제 1 소스/드레인 영역들(133)은 제 1 반도체 패턴(141) 및 상기 상부 반도체층(105) 내에 제공되나, 상기 제 2 트랜지스터(TR2)의 제 2 소스/드레인 영역들(136)은 상기 하부 반도체층(100)의 상부에 제공될 수 있다. 상기 제 2 소스/드레인 영역들(136) 상에 제 2 소스/드레인 전극들(156)이 제공될 수 있다. 상기 제 2 소스/드레인 전극들(156)은 상기 하부 반도체층(100)의 상부에 실리사이드 공정을 수행하여 형성될 수 있다. 일 예로, 상기 제 2 소스/드레인 전극들(156)은 티타늄 실리사이드 또는 니켈 실리사이드와 같은 금속 실리사이드 물질을 포함할 수 있다.
상기 제 2 트랜지스터(TR2)의 제 2 게이트 절연막(GI2)은 게이트 절연부(179)를 포함할 수 있다. 상기 제 2 게이트 절연막(GI2)은 상기 게이트 절연부(179) 상에 하부 게이트 절연막(111) 및 상부 게이트 절연막(113) 중 적어도 하나를 더 포함할 수 있으나, 이와는 달리, 상기 하부 게이트 절연막(111) 및 상기 상부 게이트 절연막(113)은 제공되지 않을 수 있다. 일 예로, 상기 하부 게이트 절연막(111)은 실리콘 산화막을 포함할 수 있다. 일 예로, 상기 상부 게이트 절연막(113)은 하프늄 산화막과 같은 고유전막을 포함할 수 있다.
상기 게이트 절연부(179)는 상기 하부 게이트 절연막(111) 및 상기 상부 게이트 절연막(113) 보다 두꺼울 수 있다. 일 예로, 상기 게이트 절연부(179)는 상기 제 2 게이트 전극(GE2) 보다 두꺼울 수 있다. 일 예로, 상기 게이트 절연부(179)는 상기 제 1 트랜지스터(TR1) 아래의 상기 매립 절연막(101) 보다 두꺼울 수 있다. 상기 게이트 절연부(179)는 실리콘 산화물을 포함할 수 있다.
상기 제 2 스페이서 구조체(ST2)는 상기 제 1 스페이서 구조체(ST1)와는 달리 리세스 영역을 포함하지 않을 수 있다. 일 예로, 상기 제 2 스페이서 구조체(ST2)의 제 2 스페이서 패턴(124a)은 상기 제 1 스페이서 구조체(ST1)의 제 2 스페이서 패턴(124)와는 달리 상기 제 2 게이트 전극(GE2) 방향으로 함몰되지 않을 수 있다. 일 예로, 상기 제 2 스페이서 패턴(124)의 측벽은 상기 게이트 절연부(179)의 측벽과 얼라인될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다. 도 7은 도 6의 P2 영역의 확대도이다.
도 6 및 도 7을 참조하여, 본 발명의 실시예들에 따른 반도체 소자는 제 1 트랜지스터(TR1) 및 제 3 트랜지스터(TR3)를 포함할 수 있다. 상기 제 1 트랜지스터(TR1)는 제 1 게이트 전극(GE1), 제 1 게이트 절연막(GI1), 및 제 1 스페이서 구조체(ST1)를 포함할 수 있다. 상기 제 3 트랜지스터(TR3)는 제 3 게이트 전극(GE3), 제 3 게이트 절연막(GI3), 및 제 3 스페이서 구조체(ST3)를 포함할 수 있다. 일 예로, 상기 제 1 트랜지스터(TR1)와 상기 제 3 트랜지스터(TR3)는 동일한 도전형의 트랜지스터들일 수 있다. 상기 제 1 트랜지스터(TR1)는 도 5를 참조하여 설명된 제 1 트랜지스터(TR1)와 실질적으로 동일한 구성을 가질 수 있다. 도 6의 P1 영역은 도 3의 P1 영역에 상응할 수 있다.
상기 제 3 트랜지스터(TR3)는 제 2 스페이서 패턴(124b)의 형태를 제외하고는 상기 제 1 트랜지스터(TR1)와 동일한 구성을 가질 수 있다. 이하 도 2의 P1 영역과 비교하여 상기 제 2 스페이서 패턴(124b)이 설명된다.
도 7에 도시된 바와 같이, 상기 제 3 트랜지스터(TR3)의 제 2 스페이서 패턴(124b)은 상기 제 1 트랜지스터(TR1)의 제 2 스페이서 패턴(124)에 비하여 상대적으로 짧은 돌출부(PP)를 포함할 수 있다. 즉, 상기 제 2 스페이서 패턴(124b)의 돌출부(PP)의 길이(WA)는 상기 제 1 트랜지스터(TR1)에 비하여 짧을 수 있다. 리세스 영역(RS) 내로 연장되는 제 1 반도체 패턴들(141)의 길이(WB)는 상기 제 1 트랜지스터(TR1)에 비하여 길 수 있다. 따라서, 상기 제 3 트랜지스터(TR3)는 상기 제 1 트랜지스터(TR1)에 비하여 짧은 채널 길이를 가질 수 있으며, 상기 제 3 트랜지스터(TR3)의 문턱 전압은 상기 제 1 트랜지스터(TR1)에 비하여 작을 수 있다.
상기 제 1 트랜지스터(TR1)는 상기 매립 절연막(101)과 인접한 상기 상부 반도체층(105)의 상부에 제 1 하부 불순물 영역(135)을 포함할 수 있다. 상기 제 3 트랜지스터(TR3)는 상기 매립 절연막(101)과 인접한 상기 상부 반도체층(105)의 상부에 제 2 하부 불순물 영역(137)을 포함할 수 있다. 상기 제 1 트랜지스터(TR1)와 상기 제 3 트랜지스터(TR3)가 동일한 도전형의 트랜지스터들인 경우, 상기 제 2 하부 불순물 영역(137)은 상기 제 1 하부 불순물 영역(135)과 다른 도전형의 불순물 영역일 수 있다. 일 예로, 상기 제 1 트랜지스터(TR1)와 상기 제 3 트랜지스터(TR3)가 NMOS트랜지스터들인 경우, 상기 제 1 하부 불순물 영역(135)은 N형 불순물 영역이고 상기 제 2 하부 불순물 영역(137)은 P형 불순물 영역일 수 있다. 이 경우, 상기 제 1 트랜지스터(TR1)의 문턱 전압은 상기 제 3 트랜지스터(TR3)의 문턱 전압 보다 낮을 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 8을 참조하여, 본 발명의 실시예들에 따른 반도체 소자는 제 1 트랜지스터(TR1) 및 제 4 트랜지스터(TR4)를 포함할 수 있다. 상기 제 1 트랜지스터(TR1)는 제 1 게이트 전극(GE1), 제 1 게이트 절연막(GI1), 및 제 1 스페이서 구조체(ST1)를 포함할 수 있다. 상기 제 4 트랜지스터(TR4)는 제 4 게이트 전극(GE4), 제 4 게이트 절연막(GI4), 및 제 4 스페이서 구조체(ST4)를 포함할 수 있다. 상기 제 1 트랜지스터(TR1)와 상기 제 4 트랜지스터(TR4)는 서로 다른 도전형의 트랜지스터들일 수 있다. 일 예로, 상기 제 1 트랜지스터(TR1)는 NMOS 트랜지스터이고, 상기 제 4 트랜지스터(TR4)는 PMOS 트랜지스터일 수 있다.
상기 제 1 트랜지스터(TR1)는 소스/드레인 전극들(151)과 상부 반도체층(105) 사이에 제 2 반도체 패턴들(142)을 포함할 수 있다. 상기 제 4 트랜지스터(TR4)는 소스/드레인 전극들(151)과 상부 반도체층(105) 사이에 제 3 반도체 패턴들(143)을 포함할 수 있다. 상기 제 2 반도체 패턴들(142) 및 상기 제 3 반도체 패턴들(143) 중 적어도 하나는 상기 상부 반도체층(105)과 다른 물질을 포함할 수 있다. 일 예로, 상기 제 3 반도체 패턴들(143)은 상기 제 4 트랜지스터(TR4)의 채널 영역에 압축성 스트레인(compressive strain)을 제공하는 물질로 이루어질 수 있다. 예를 들어, 상기 제 3 반도체 패턴들(143)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 제 2 반도체 패턴들(142)은 상기 제 1 트랜지스터(TR1)의 채널 영역에 인장성 스트레인(tensile strain)을 제공하는 물질로 이루어질 수 있다. 예를 들어, 상기 제 2 반도체 패턴들(142)은 실리콘 카바이드(SiC)를 포함할 수 있다.
상기 제 1 트랜지스터(TR1)는 상기 매립 절연막(101)과 인접한 상기 상부 반도체층(105)의 상부에 제 1 하부 불순물 영역(135)을 포함할 수 있다. 상기 제 4 트랜지스터(TR4)는 상기 매립 절연막(101)과 인접한 상기 상부 반도체층(105)의 상부에 제 3 하부 불순물 영역(138)을 포함할 수 있다. 상기 제 3 하부 불순물 영역(138)은 상기 제 1 하부 불순물 영역(135)과 다른 도전형의 불순물 영역일 수 있다. 일 예로, 상기 제 1 트랜지스터(TR1)가 NMOS 트랜지스터이고 상기 제 4 트랜지스터(TR4)가 PMOS트랜지스터들인 경우, 상기 제 1 하부 불순물 영역(135)은 N형 불순물 영역이고 상기 제 3 하부 불순물 영역(138)은 P형 불순물 영역일 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 9를 참조하여, 본 발명의 실시예들에 따른 반도체 소자는 제 1 트랜지스터(TR1) 및 제 5 트랜지스터(TR5)를 포함할 수 있다. 상기 제 1 트랜지스터(TR1)는 제 1 게이트 전극(GE1), 제 1 게이트 절연막(GI1), 및 제 1 스페이서 구조체(ST1)를 포함할 수 있다. 상기 제 5 트랜지스터(TR5)는 제 5 게이트 전극(GE5), 제 5 게이트 절연막(GI5), 및 제 5 스페이서 구조체(ST5)를 포함할 수 있다. 상기 제 1 트랜지스터(TR1)와 상기 제 5 트랜지스터(TR5)는 서로 다른 도전형의 트랜지스터들일 수 있다. 일 예로, 상기 제 1 트랜지스터(TR1)는 NMOS 트랜지스터이고, 상기 제 5 트랜지스터(TR5)는 PMOS 트랜지스터일 수 있다.
상기 제 5 트랜지스터(TR5)가 제공되는 제 2 상부 반도체층(105b)의 두께(t5)은 상기 제 1 트랜지스터(TR1)가 제공되는 제 1 상부 반도체층(105a)의 두께(t4) 보다 클 수 있다. 일 예로, 제 1 상부 반도체층(105a)과 상기 제 2 상부 반도체층(105b)은 모두 실리콘층일 수 있다. 이와는 달리, 상기 제 1 상부 반도체층(105a)은 실리콘층이고, 상기 제 2 상부 반도체층(105b)은 실리콘-게르마늄과 같이 상기 제 1 상부 반도체층(105a)과 다른 물질을 더 포함할 수 있다.
상기 제 2 상부 반도체층(105b)은 상기 제 5 트랜지스터(TR5)의 제 5 게이트 전극(GE5)의 형성 전에, 상기 기판(10)의 일부 영역에 실리콘과 같은 추가적 반도체 물질의 증착 공정을 수행하여 형성될 수 있다. 일 예로, 상기 증착 공정은 에피택시얼 공정으로 수행될 수 있다.
상기 제 1 트랜지스터(TR1)는 소스/드레인 전극들(151)과 제 1 상부 반도체층(105a) 사이에 제 2 반도체 패턴들(142)을 포함할 수 있다. 상기 제 5 트랜지스터(TR5)는 소스/드레인 전극들(151)과 제 2 상부 반도체층(105b) 사이에 제 3 반도체 패턴들(143)을 포함할 수 있다. 일 예로, 상기 제 3 반도체 패턴들(143)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 제 2 반도체 패턴들(142)은 실리콘 카바이드(SiC)를 포함할 수 있다.
상기 제 1 트랜지스터(TR1)는 상기 제 1 상부 반도체층(105a)의 상부에 제 1 하부 불순물 영역(135)을 포함할 수 있다. 상기 제 5 트랜지스터(TR5)는 상기 제 2 상부 반도체층(105b)의 상부에 제 3 하부 불순물 영역(138)을 포함할 수 있다. 상기 제 3 하부 불순물 영역(138)은 상기 제 1 하부 불순물 영역(135)과 같은 도전형의 불순물 영역일 수 있다. 일 예로, 상기 제 1 트랜지스터(TR1)가 NMOS 트랜지스터이고 상기 제 4 트랜지스터(TR4)가 PMOS트랜지스터들인 경우, 상기 제 1 하부 불순물 영역(135) 및 상기 제 3 하부 불순물 영역(138)은 P형 불순물 영역들일 수 있다.
도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 흐름도들이다. 도 12 내지 도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12를 참조하여, 기판(10) 상에 게이트 구조체가 형성될 수 있다. 상기 기판(10)은 SOI(Silicon On Insulator) 기판일 수 있다. 일 예로, 상기 기판(10)은 FD-SOI(Fully Depleted SOI) 기판일 수 있다. 상기 기판(10)은 하부 반도체층(100), 매립 절연막(101), 및 상부 반도체층(105)을 포함할 수 있다. 상기 상부 반도체층(105)은 N형 또는 P형 불순물로 도핑되지 않은 진성 상태(intrinsic state)일 수 있으나 이에 한정되지 않는다.
상기 게이트 구조체는 상기 상부 반도체층(105) 상에 차례로 적층된 게이트 절연막(GI) 및 게이트 전극(GE)을 포함할 수 있다. 일 예로, 상기 상부 반도체층(105) 상에 하부 게이트 절연막(111), 상부 게이트 절연막(113), 금속 게이트 전극층(115), 반도체 게이트 전극층(117), 및 하드 마스크 패턴(119)을 차례로 적층한 후, 상기 하드 마스크 패턴(119)을 이용한 패터닝 공정이 수행될 수 있다.
일 예로, 상기 하부 게이트 절연막(111)은 실리콘 산화막을 포함할 수 있다. 일 예로, 상기 상부 게이트 절연막(113)은 하프늄 산화막과 같은 고유전막을 포함할 수 있다. 상기 금속 게이트 전극층(115)는 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막과 같은 도전성 금속 질화막을 포함할 수 있다. 상기 반도체 게이트 전극층(117)는 다결정 실리콘을 포함할 수 있다. 상기 하드 마스크 패턴(119)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE)이 형성된 상기 기판(10)을 덮는 제 1 스페이서막(121)이 형성될 수 있다(S10). 일 예로, 상기 제 1 스페이서막(121)은 실리콘 질화물을 포함할 수 있다. 상기 제 1 스페이서막(121)의 형성은 화학 기상 증착 또는 원자층 증착으로 수행될 수 있다.
도 10, 도 11 및 도 13을 참조하여, 상기 제 1 스페이서막(121)이 형성된 후, 제 1 이온 주입 공정(IM1)이 수행될 수 있다(S30). 상기 제 1 이온 주입 공정(IM1)에 의하여 상기 상부 반도체층(105)에 저 도핑 영역(131)이 형성될 수 있다. 상기 저 도핑 영역(131)은 상기 상부 반도체층(105)의 하면까지 도달되는 깊이를 갖도록 수행될 수 있다. 상기 제 1 이온 주입 공정(IM1)은 형성될 트랜지스터의 종류에 따라 N형 또는 P형 불순물로 수행될 수 있다.
상기 제 1 이온 주입 공정(IM1)은 이하 설명될 제 3 스페이서 패턴들(126)의 형성 이전에 수행될 수 있다. 도 10의 실시예의 경우, 상기 제 1 이온 주입 공정(IM1)이 수행된 후, 상기 제 1 스페이서막(121)이 식각되어 상기 게이트 전극(GE)을 사이에 두고 서로 분리되고 상기 하드 마스크 패턴(110)을 노출하는 제 1 스페이서 패턴들(122)이 형성될 수 있다(S11). 즉, 상기 제 1 이온 주입 공정(IM1)은 상기 제 1 스페이서 패턴들(122)의 형성 보다 먼저 수행될 수 있다. 상기 제 1 스페이서 패턴들(122)이 형성된 후, 제 2 스페이서막(123)이 형성될 수 있다(S20).
도 11의 실시예의 경우, 상기 제 1 스페이서막(121)이 식각되어 제 1 스페이서 패턴들(122)이 형성되고(S11), 상기 제 1 스페이서 패턴들(122)을 덮는 제 2 스페이서막(123)이 형성된 후(S20), 상기 제 1 이온 주입 공정(IM1)이 수행될 수 있다(S30). 이 경우, 상기 제 2 스페이서막(123)의 일부에 상기 제 1 이온 주입 공정(IM1)의 불순물들을 잔류할 수 있다.
상기 제 2 스페이서막(123)은 상기 제 1 스페이서 패턴들(122)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 제 1 스페이서막(121)이 실리콘 질화물을 포함하는 경우, 상기 제 2 스페이서막(123)은 실리콘 산화물을 포함할 수 있다. 상기 제 2 스페이서막(123)은 상기 제 1 스페이서 패턴들(122), 상기 상부 반도체층(105), 및 상기 하드 마스크 패턴(119)을 콘포멀하게 덮을 수 있다. 상기 제 2 스페이서막(123)의 형성은 화학 기상 증착 또는 원자층 증착으로 수행될 수 있다.
도 10, 도 11 및 도 14를 참조하여, 상기 제 2 스페이서막(123)의 측벽들 상에 제 3 스페이서 패턴들(126)이 형성될 수 있다(S40). 상기 제 3 스페이서 패턴들(126)은 상기 제 2 스페이서막(123)을 덮는 제 3 스페이서막을 형성한 후, 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 제 3 스페이서막은 상기 제 1 스페이서막(121) 및 상기 제 2 스페이서막(123) 보다 두껍게 형성될 수 있다. 상기 이방성 식각 공정 중 상기 제 2 스페이서막(123)의 일부가 함께 제거될 수 있다. 상기 제 2 스페이서막(123)에 의하여 상기 이방성 식각 공정 중 상기 상부 반도체층(105)의 손상이 방지될 수 있다. 상기 제 3 스페이서 패턴들(126)은 상기 제 1 스페이서 패턴들(122)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 제 3 스페이서 패턴들(126)은 실리콘 질화물을 포함할 수 있다.
도 10, 도 11 및 도 15를 참조하여, 상기 제 2 스페이서막(123)의 일부가 제거되어 제 2 스페이서 패턴들(124)이 형성될 수 있다(S50). 그 결과, 상기 제 3 스페이서 패턴들(126)의 하면의 일부를 노출하는 리세스 영역들(RS)이 형성될 수 있다. 상기 리세스 영역들(RS)은 상기 제 3 스페이서 패턴들(126)의 측벽으로부터 상기 게이트 전극(GE)을 향하여 함몰된 영역일 수 있다. 상기 리세스 영역들(RS)의 형성은 선택적 식각 공정으로 수행될 수 있다. 즉, 상기 리세스 영역들(RS)의 형성은 상기 제 2 스페이서막(123)을 식각하면서 상기 제 1 스페이서 패턴들(122) 및 상기 제 3 스페이서 패턴들(126)의 식각을 최소화하는 공정으로 수행될 수 있다. 일 예로, 상기 리세스 영역들(RS)의 형성은 습식 세정 공정을 포함할 수 있다. 이하, 스페이서 구조체(ST)는 상기 제 1 스페이서 패턴들(122), 상기 제 2 스페이서 패턴들(124) 및 상기 제 3 스페이서 패턴들(126)을 포함하는 것으로 기술된다.
도 10, 도 11 및 도 16을 참조하여, 상기 상부 반도체층(105)으로부터 제 1 반도체 패턴들(141)을 성장시키는 공정이 수행될 수 있다. 상기 제 1 반도체 패턴들(141)은 상기 상부 반도체층(105)의 노출된 표면 상에 선택적 에피택시얼 공정으로 형성될 수 있다(S60). 일 예로, 상기 제 1 반도체 패턴들(141)의 물질은 도 1 내지 도 9를 참조하여 설명된 반도체 패턴들의 종류에 따라 결정될 수 있다. 상기 제 1 반도체 패턴들(141)은 상기 리세스 영역들(RS)을 채우고, 상기 제 3 스페이서 패턴들(126)의 측벽을 따라서 제 1 방향(D1)으로 성장될 수 있다. 일 예로, 상기 제 1 반도체 패턴들(141)은 그 상면이 상기 금속 게이트 전극층(115)의 상면 보다 높도록 형성될 수 있다.
상기 제 1 반도체 패턴들(141)은 1회의 에피택시얼 공정으로 단차가 있는 형상을 갖도록 형성될 수 있다. 그 결과, 복수 회의 에피택시얼 공정으로 상기 제 1 반도체 패턴들(141)을 형성하는 것에 비하여 공정 산포를 줄일 있고 공정 단순화가 가능하다. 상기 상부 반도체층(105)의 상대적으로 얇은 두께를 고려하여, 상기 제 1 반도체 패턴들(141)의 형성에 의하여 이하 설명될 소스/드레인 전극들의 두께 확보 및 소스/드레인 영역들의 깊이 확보가 가능하다 또한, 복수 회의 에피택시얼 공정으로 상기 제 1 반도체 패턴들(141)을 형성하는 것보다 스페이서 패턴의 형성 시 발생할 수 있는 상기 제 1 반도체 패턴들(141)의 식각 손상을 줄일 수 있다.
상기 제 1 반도체 패턴들(141) 및 상기 상부 반도체층(105)에 제 2 이온 주입 공정(IM2)이 수행될 수 있다(S70). 상기 제 2 이온 주입 공정(IM2)은 상기 제 1 이온 주입 공정(IM1)과 동일한 타입의 불순물로 수행될 수 있다. 상기 제 2 이온 주입 공정(IM2)은 상기 제 1 이온 주입 공정(IM1) 보다 높은 도즈로 수행될 수 있다. 그 결과, 상기 제 1 반도체 패턴들(141) 및 상기 상부 반도체층(105)에 소스/드레인 영역들(133)이 형성될 수 있다. 상기 소스/드레인 영역들(133)은 상기 상부 반도체층(105)의 하면까지 도달되는 깊이를 갖도록 수행될 수 있다. 즉, 상기 소스/드레인 영역들(133)과 상기 매립 절연막(101) 사이에는 도핑되지 않은 진성 영역이 실질적으로 존재하지 않을 수 있다. 상기 소스/드레인 영역들(133)은 상기 리세스 영역들(RS)을 채우는 상기 제 1 반도체 패턴들(141)의 일부에도 형성될 수 있다.
도 17을 참조하여, 상기 하드 마스크 패턴(119)이 제거될 수 있다. 상기 하드 마스크 패턴(119)의 제거는 선택적 식각 공정으로 수행될 수 있다. 상기 하드 마스크 패턴(119)의 제거 시에 상기 제 2 스페이서 패턴들(124)의 상부가 함께 식각될 수 있다. 상기 하드 마스크 패턴(119)의 제거에 의하여 상기 반도체 게이트 전극층(117)의 상면이 노출될 수 있다.
도 18을 참조하여, 상기 제 1 반도체 패턴들(141) 상에 소스/드레인 전극들(151)이 형성될 수 있다. 상기 소스/드레인 전극들(151)은 금속-반도체 화합물을 포함할 수 있다. 일 예로, 상기 소스/드레인 전극들(151)은 티타늄 실리사이드 또는 니켈 실리사이드와 같은 금속 실리사이드 물질을 포함할 수 있다. 상기 소스/드레인 전극들(151)은 실리사이드화 공정으로 형성될 수 있다. 일 예로, 상기 제 1 반도체 패턴들(141) 상에 금속층이 형성된 후 열처리를 수행하여 금속-반도체 화합물을 형성할 수 있다. 그 후, 잔여 금속층이 제거될 수 있다. 즉, 소스/드레인 전극들(151)의 형성은 상기 제 1 반도체 패턴들(141)의 상부를 소모하면서 수행될 수 있다.
노출된 상기 반도체 게이트 전극층(117) 상에 콘택 전극(153)이 형성될 수 있다. 상기 콘택 전극(153)은 금속-반도체 화합물을 포함할 수 있다. 일 예로, 상기 콘택 전극(153)은 티타늄 실리사이드 또는 니켈 실리사이드와 같은 금속 실리사이드 물질을 포함할 수 있다. 상기 콘택 전극(153)은 상기 소스/드레인 전극들(151)의 형성과 동일 공정으로 동시에 형성될 수 있다. 이후, 도 1에 도시된 것과 유사한 구성들을 형성하기 위한 공정이 수행될 수 있다.
본 발명의 실시예들은 각 도면에 도시된 개별적 실시예들 뿐 아니라, 실시예들의 트랜지스터들의 조합 또한 포함할 수 있다. 즉, 도 1, 도 4, 도 5, 도 6, 도 8 및 도 9의 트랜지스터들은 서로 조합될 수 있다. 일 예로, 도 4의 제 6 트랜지스터(TR6)와 도 5의 제 2 트랜지스터(TR2)가 동일 기판에 형성되거나, 도 6의 제 3 트랜지스터(TR3)와 도 8의 제 4 트랜지스터(TR4)가 동일 기판에 형성될 수 있다. 또한, 도 1, 도 4, 도 5, 도 6, 도 8 및 도 9에 도시된 트랜지스터들 중 3개 이상의 트랜지스터들이 동일 기판에 함께 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
Claims (20)
- 하부 반도체층, 매립 절연막, 및 상부 반도체층이 차례로 적층된 기판;
상기 상부 반도체층 상의 게이트 구조체;
상기 게이트 구조체의 측벽 상의 소스/드레인 전극; 및
상기 소스/드레인 전극과 상기 상부 반도체층 사이의 반도체 패턴을 포함하고,
상기 게이트 구조체는 게이트 전극 및 스페이서 구조체를 포함하고,
상기 스페이서 구조체는 상기 게이트 전극의 측벽 상에 차례로 배치되는 제 1 스페이서 패턴, 제 2 스페이서 패턴 및 제 3 스페이서 패턴을 포함하고,
상기 반도체 패턴은 상기 제 3 스페이서 패턴의 하면 아래로 연장되어 상기 제 2 스페이서 패턴과 연결되는 반도체 소자. - 제 1 항에 있어서,
상기 제 2 스페이서는 상기 기판의 상면에 수직한 방향으로 연장되는 측벽부 및 상기 측벽부로부터 상기 반도체 패턴을 향하여 돌출되는 돌출부를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 반도체 패턴의 상면은 상기 제 3 스페이서의 하면과 같거나 높은 레벨인 반도체 소자. - 제 3 항에 있어서,
상기 반도체 패턴은:
상기 제 3 스페이서 패턴의 하면 아래로 연장되는 하부; 및
상기 제 3 스페이서 패턴의 측벽과 연결되는 상부를 포함하는 반도체 소자. - 제 3 항에 있어서,
상기 반도체 패턴은 상기 제 3 스페이서 패턴과 연결되는 영역에서 단차 구조를 갖는 반도체 소자. - 제 1 항에 있어서,
상기 제 3 스페이서 패턴은 상기 제 1 스페이서 패턴 및 상기 제 2 스페이서 패턴 보다 두꺼운 반도체 소자. - 제 1 항에 있어서,
상기 상부 반도체층은 상기 소스/드레인 전극보다 얇은 반도체 소자. - 제 1 항에 있어서,
상기 상부 반도체층 및 상기 반도체 패턴 내에 제공되는 소스/드레인 영역을 포함하고,
상기 소스/드레인 영역은 상기 상부 반도체층의 하면까지 도달되는 반도체 소자. - 제 1 항에 있어서,
상기 하부 반도체층은 상기 매립 절연막에 인접한 상기 하부 반도체층의 상부에 제공되고 상기 소스/드레인 영역과 전기적으로 분리된 하부 불순물 영역을 포함하는 반도체 소자. - 제 9 항에 있어서,
상기 상부 반도체층 및 상기 매립 절연막을 관통하여 상기 하부 반도체층의 상부에 삽입되는 분리 절연 패턴을 더 포함하고,
상기 분리 절연 패턴의 하면은 상기 하부 불순물 영역의 하면보다 낮은 레벨인 반도체 소자. - 제 1 항에 있어서,
상기 상부 반도체층 및 상기 매립 절연막을 관통하여 상기 하부 반도체층의 상부에 삽입되는 분리 절연 패턴을 더 포함하고,
상기 반도체 소자는 상기 게이트 구조체가 제공되는 게이트 영역 및 상기 분리 절연 패턴을 사이에 두고 이격되는 후면 바이어스 영역을 포함하고,
상기 후면 바이어스 영역은:
상기 하부 반도체층의 상부에 제공되는 픽업 불순물 영역; 및
상기 픽업 불순물 영역 상의 픽업 전극을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 매립 절연막은 상기 소스/드레인 전극보다 얇은 반도체 소자. - 하부 반도체층, 매립 절연막, 및 상부 반도체층이 차례로 적층된 기판;
상기 상부 반도체층 상의 게이트 구조체;
상기 게이트 구조체의 측벽 상의 소스/드레인 전극; 및
상기 소스/드레인 전극과 상기 상부 반도체층 사이의 반도체 패턴을 포함하고,
상기 게이트 구조체는 게이트 전극 및 스페이서 구조체를 포함하고,
상기 스페이서 구조체는 상기 게이트 전극의 측벽 상에 차례로 배치되는 제 1 스페이서 패턴, 제 2 스페이서 패턴 및 제 3 스페이서 패턴을 포함하고,
상기 반도체 패턴은 상기 제 3 스페이서 패턴의 측벽과 연결되는 상부 및 상기 제 3 스페이서 패턴의 하면 아래로 연장되어 상기 제 2 스페이서 패턴과 연결되는 하부를 포함하는 반도체 소자. - 하부 반도체층, 매립 절연막, 및 상부 반도체층이 차례로 적층된 기판; 및
상기 기판 상의 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터는:
상기 상부 반도체 상의 제 1 게이트 구조체;
상기 제 1 게이트 구조체의 측벽 상의 제 1 소스/드레인 전극; 및
상기 제 1 소스/드레인 전극과 상기 상부 반도체층 사이의 제 1 반도체 패턴을 포함하고,
상기 제 1 게이트 구조체는 게이트 전극 및 제 1 스페이서 구조체를 포함하고,
상기 제 1 스페이서 구조체는 상기 게이트 전극의 측벽 상에 차례로 배치되는 제 1 스페이서 패턴, 제 2 스페이서 패턴 및 제 3 스페이서 패턴을 포함하고,
상기 제 1 반도체 패턴은 상기 제 3 스페이서 패턴의 하면 아래로 연장되어 상기 제 2 스페이서 패턴과 접하는 반도체 소자. - 제 14 항에 있어서,
상기 제 2 트랜지스터는 상기 하부 반도체층 상의 게이트 절연막을 포함하고, 상기 게이트 절연막은 상기 매립 절연막보다 두꺼운 반도체 소자. - 제 14 항에 있어서,
상기 제 2 트랜지스터는 상기 하부 반도체층의 상부에 소스/드레인 영역을 포함하는 반도체 소자. - 제 14 항에 있어서,
상기 제 2 트랜지스터는 제 1 스페이서 패턴, 제 2 스페이서 패턴 및 제 3 스페이서 패턴을 포함하는 제 2 스페이서 구조체를 포함하고,
상기 제 1 트랜지스터의 제 2 스페이서 패턴은 상기 제 3 스페이서 패턴 아래로 연장되는 제 1 돌출부를 포함하고,
상기 제 2 트랜지스터의 제 2 스페이서 패턴은 상기 제 3 스페이서 패턴 아래로 연장되는 제 2 돌출부를 포함하고,
상기 제 2 돌출부의 길이는 상기 제 1 돌출부의 길이보다 작은 반도체 소자. - 제 14 항에 있어서,
상기 제 2 트랜지스터는:
상기 상부 반도체 상의 제 2 게이트 구조체;
상기 제 2 게이트 구조체의 측벽 상의 제 2 소스/드레인 전극; 및
상기 제 2 소스/드레인 전극과 상기 상부 반도체층 사이의 제 2 반도체 패턴을 포함하고,
상기 제 2 반도체 패턴은 상기 제 1 반도체 패턴과 다른 물질을 포함하는 반도체 소자. - 제 14 항에 있어서,
상기 제 1 트랜지스터는 상기 매립 절연막에 인접한 상기 하부 반도체층의 상부에 제공되는 제 1 하부 불순물 영역을 포함하고,
상기 제 2 트랜지스터는 상기 매립 절연막에 인접한 상기 하부 반도체층의 상부에 제공되는 제 2 하부 불순물 영역을 포함하고,
상기 제 2 하부 불순물 영역의 도전형은 상기 제 1 하부 불순물 영역의 도전형과 다른 반도체 소자. - 제 14 항에 있어서,
상기 제 2 트랜지스터는:
상기 상부 반도체 상의 제 2 게이트 구조체;
상기 제 2 게이트 구조체의 측벽 상의 제 2 소스/드레인 전극; 및
상기 제 2 소스/드레인 전극과 상기 상부 반도체층 사이의 제 2 반도체 패턴을 포함하고,
상기 제 2 반도체 패턴의 두께는 상기 제 1 반도체 패턴의 두께보다 큰 반도체 소자.
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