CN103794610B - 非挥发性内存单元及其制造方法 - Google Patents
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Abstract
本发明涉及一种非挥发性内存单元，包含一基板，该基板的上表面形成一源极区及一漏极区。一第一介电层形成于源极区及漏极区之间,且近漏极区一侧,一选择闸形成于该第一介电层上方。一穿隧介电层，形成于源极区及漏极区之间,且近源极区一侧，并与第一介电层连接。一源极绝缘层，形成于源极区上方。穿隧介电层延伸至源极区并与该源极绝缘层相连接。一悬浮栅极区，形成于该穿隧介电层与较厚的源极绝缘层之表面上。一控制栅极区，形成于该悬浮栅极区之表面上，且该控制栅极区与该悬浮栅极区以一第二介电层相绝缘。本发明能够减轻栅极引发源极漏电流效应，并对导通电流大小有良好的控制，更能进一步缩小内存单元的单位面积与制造的完整性。
Description
技术领域
本发明涉及一种集成电路组件的结构及其制造方法，尤其涉及一种非挥发性内存单元的结构及其制造方法。
背景技术
非挥发性内存（non-volatile memory）具有体积小、重量轻、省电、且数据不随供应电源断电而消失的优点，因此非常适合手持式电子装置的应用。目前随着手持式电子装置的普及，非挥发性内存确已被大量地采用，举凡作为多媒体的储存媒介，或是维持电子系统的正常操作皆有其应用。非挥发性内存目前正处于一个需求量逐年增大，成本与售价却逐年降低的正循环，已为半导体产业中相当重要的产品之一。
请参考美国专利号US4,698,787。该非挥发性内存单元为一传统的堆栈闸式（stack-gate）非挥发性内存结构，具有一悬浮栅极区（floatinggate）。在该内存进行写入“1”的操作时，利用热电子注入（hot-electroninjection）的机制，将足够数量的电子陷捕于该悬浮栅极区内，而使该内存单位的状态为“1”；而在该内存进行写入“0”或是抹除的操作时，利用福勒-诺德汉穿隧（Fowler-Nordheim tunneling）的机制，将电子排出该悬浮栅极区之外，而使该内存单位的状态为“0”。由于该内存单元的状态，决定于是否有足够多的电子陷捕于该悬浮栅极区内，因此即使移除供应电源，该内存单元的状态仍得以维持，故称为非挥发性内存。然而此一堆栈闸式之非挥发性内存单元有以下缺点：第一、有过度抹除效应。当内存单元进行抹除操作时，可能导致过多的电子排出悬浮栅极区之外，而造成该内存单元的等效晶体管组件的临界电压为负电压，亦即使得该内存单元常态为导通状态而造成不必要之漏电流。第二、进行抹除的操作时，需要较大的操作电流；在内存进行抹除操作时，源极电压远高于悬浮栅极区的电压，因此会造成栅极引发漏极漏电流（gate-induced drain leakage,GIDL）效应，而产生从源极到基板的漏电流，因此操作上需要一个供电流能力较强之外接供应电源，而使得整体电路的积体化不容易；另外，为了减轻该漏电流之程度，该源极乃以淡掺杂漏极（lightly-doped drain）的结构实现；然而当制程能力愈先进，而几何尺寸愈小时，轻掺杂漏极的结构却也容易造成信道的碰穿效应（punch-through effect）。因此在小于0.2微米的制程下制造堆栈闸式非挥发性内存时，便舍弃轻掺杂漏极的结构，而以深N型槽（deep N-well）的方式来隔离该源极以及基板而避免漏电流。然而为了节省面积，在一个由堆栈闸式非挥发性内存所形成的内存矩阵中，会有复数个内存单元共享深N型槽；而该共享深N型槽之复数个内存单元便由于结构的限制，而必须同时进行抹除的操作，因而牺牲了电路操作上的弹性。最后，在进行写入“1”的操作时，由于信道的电场强度较大，因此电子发生穿隧的机率较低，因而在操作上需要一较大的电流以增加操作速度。
请参考美国专利号US5,338,952,US5,414,286，此习知技术为一分离闸式（split-gate）非挥发性内存之结构。与前述之习知技术相比，其具有额外的一选择栅极区。由于该非挥发性内存单元之等效晶体管组件，其信道区的导通需要悬浮栅极区以及选择栅极区同时存在大于临界电压（threshold）之正电压，因此可藉由对选择栅极区电压的控制，而避免常态漏电流的缺陷。但由于悬浮栅极区以及选择栅极区并未重迭，因此代价是具有较大的芯片面积。除此之外，其写入与抹除操作的原理与堆栈闸式非挥发性内存一致。
请参考美国专利号US7,009,144,US7,199,424,US7,407,857，此习知技术亦为一分离闸式非挥发性内存之结构，其中悬浮栅极区之底部存在一阶梯状结构。该发明与前述之习知技术相比有两个优点：第一、与前述之分离闸式非挥发性内存之习知技术相比，此楔形结构可降低悬浮栅极区与源极区之间的电容耦合程度，因此控制栅极区上所施加的电压可以有较高比例耦合至悬浮栅极区，而使得内存单元在进行写入或抹除操作时，能以较低之供应电压为之；第二、与前两个习知技术相比较，此改良之分离闸式非挥发性内存结构虽然不能完全避免在进行抹除操作时，所造成的栅极引发漏极漏电流效应，但其楔形结构能降低源极与悬浮栅极区之间的电场强度，从而减轻该源极到基板漏电流的程度，因此可避免使用轻掺杂漏极或是以深N型槽的制程，而使面积能进一步缩小，降低成本。然而此非挥发性内存单元之等效晶体管组件，其导通时导通电流大小将决定于该楔形结构所形成之较厚之栅极介电层，造成该导通电流大小的变异较大，进而影响内存的良率。且该阶梯状结构浮动栅极较厚之穿隧介电层,易导致漏极与源极间之短通路现象,进而大幅限制该结构之进一步微缩之可能。
另外,上述之分离闸式非挥发性内存之结构,美国专利号US5,338,952,US5,414,286与US7,009,144,US7,199,424,US7,407,857,于实施过程中,因形成浮动闸所涉及之多重多晶硅蚀刻制程,易造成过度蚀刻之源极表面穿孔或浅蚀刻之多晶硅残存，而难以稳定维持该非挥发性内存之完整性,进而降低该分离闸式非挥发性内存之可实现性。
发明内容
本发明的目的在于克服现有技术的缺陷，提供一种非挥发性内侧，能够减轻栅极引发漏极漏电流效应所造成的漏电流，并对导通时的导通电流大小有良好的控制，更能进一步配合先进制程缩小内存单元的单位面积和制造的完整性。
实现上述目的的技术方案是：
本发明一种非挥发性内存单元，包含基板、第一介电层、穿隧介电层、源极绝缘层、选择栅极区、悬浮栅极区、第二介电层、以及控制栅极区。该基板为一半导体基板，通常为p型硅基板。该基板具有一上表面。该基板中以掺杂方式形成一源极扩散区及一漏极扩散区。源极扩散区及漏极扩散区通常为n型掺杂区。该第一介电层形成于该基板的上表面，且位于该漏极扩散区一侧。穿隧介电层形成于该基板的上表面，且位于该源极扩散区一侧。该源极绝缘层形成于源极主掺闸区上方,该选择栅极区形成于该第一介电层之上。该悬浮栅极区形成于该穿隧介电层与源极绝缘层的表面上，且该悬浮栅极区的一部份位于源极扩散淡掺杂上方的穿隧介电层上方。该第二介电层形成于该悬浮栅极区的表面上。该控制栅极区形成于该悬浮栅极区的表面上，且该控制栅极区与该悬浮栅极区以该第二介电层相绝缘。
本发明又提出一种非挥发性内存单元的制造方法，此方法之步骤首先为提供一基板。该基板为一半导体基板，通常为p型硅基板，且该基板具有上表面。接下来依次为形成第一介电层于该基板的上表面。形成多晶硅选择栅极区于该第一介电层之上。形成一选择闸侧壁绝缘层。接着于选择栅极未覆盖之该基板上表面之上形成自对准源极掺杂阻挡层,通常为氮化硅,以定义源极掺杂区域。以掺杂方式形成源极扩散区，该源极扩散区通常为n型掺杂区,且该源极掺杂形成一部分之漏极扩散区。接着去除氮化硅后,同时藉由硅基板氧化形成穿隧介电层与源极绝缘层于源极掺杂区表面之上，该源极掺杂之扩散与掺杂加速生成之较厚源极绝缘层形成一自动对准分布,该源极掺杂之淡掺杂区形成于穿隧介电层与源极绝缘层相接处,并涵盖穿隧介电层之一部分。该源极扩散区掺杂之主掺杂区形成源极绝缘层之下方,并为该较厚之源极绝缘层全部涵盖。接着形成自动对准之多晶硅浮动栅极,并移除选择闸之漏极扩散区侧上方多余之多晶硅浮动闸。接着于该悬浮栅极区及该选择栅极区之上，形成一第二介电层。于该第二介电层之上，形成一控制栅极区。最后以掺杂方式形成一漏极扩散区，漏极扩散区通常为n型掺杂区。
本发明又提出另一种非挥发性内存单元之制造方法，此方法之步骤首先为提供一基板。该基板为一半导体基板，通常为p型硅基板，且该基板具有上表面。接下来依次为形成第一介电层于该基板的上表面。形成多晶硅选择栅极区于该第一介电层之上。形成一选择闸侧壁绝缘层。接着于选择栅极未覆盖之该基板上表面之上形成自对准源极掺杂阻挡层,通常为氮化硅,以定义源极掺杂区域。以掺杂方式形成源极扩散区，该源极扩散区通常为n型掺杂区,且该源极掺杂形成一部分之漏极扩散区。以氮化硅为自动对准阻隔,先藉由硅基板氧化形成源极绝缘层于源极掺杂区表面之上，接着去除氮化硅与表面残余之介电层,再藉由第二次硅基板氧化形成穿隧介电层。该源极扩散区掺杂之扩散与掺杂加速生成之较厚源极绝缘层形成一自动对准分布,该源极掺杂之淡掺杂区形成于穿隧介电层与源极绝缘层相接处,并涵盖穿隧介电层之一部分。该源极扩散掺杂之主掺杂区形成源极绝缘层之下方,并为该较厚之源极绝缘层全部涵盖。接着形成自动对准之多晶硅浮动栅极,并移除选择闸之漏极扩散区侧上方多余之多晶硅浮动闸。该悬浮栅极因穿隧介电层之生成于源极绝缘层之后,形成一指向源极掺杂之凸出,有助于穿隧之进行。接着于该悬浮栅极区及该选择栅极区之上，形成一第二介电层。于该第二介电层之上，形成一控制栅极区。最后以掺杂方式形成一漏极区，漏极区通常为n型掺杂区。
本发明之功效在于，由于非挥发性内存单元之悬浮栅极区与源极掺杂间之介电层厚度与掺杂过程所造成基板表面缺陷藉由硅基板氧化之修补,因源极扩散掺杂浓度而自动调整，使得当该非挥发性内存进行抹除操作时，除了源极区与p型硅基板之间的水平与垂直电场强度能够被有效地降低，诱发源极漏电流效应之基板缺陷亦经由氧化回火而获得充分降低,因而减小了栅极引发源极漏电流效应所造成之源极扩散区到p型硅基板之漏电流，也进而减低了供应电源之供电流能力需求，使整体电路的积体化较易实现。
另外,此种结构之分离闸式非挥发性内存之结构,因较厚的源极绝缘层,可充分提供形成浮动栅极之多重多晶硅蚀刻,对漏极表面以及源极扩散表面之保护,在增加蚀刻除去浮动闸间之多晶硅残存情况下,得以保持该非挥发性内存之完整性。此外，上述的改善也使得该非挥发性内存单元之面积得以配合先进制程而进一步地被缩小，也进一步地改善了成本和良率。
附图说明
图1为本发明非挥发性内存单元的剖面示意图；
图2a为本发明非挥发性内存单元的一种制造方法中形成选择栅极区以及第一绝缘层的示意图；
图2b为基于图2a的结构形成侧壁隔离层结构的示意图；
图2c为基于图2b的结构形成源极n型掺杂区的示意图；
图2d为基于图2c的结构形成穿隧氧化层以及源极绝缘层的示意图；
图2e为基于图2d的结构形成反应性离子蚀刻后的多晶硅层的示意图；
图2f为基于图2e的结构形成悬浮栅极区、漏极区以及源极区的示意图；
图2g为基于图2f的结构形成第二介电层的示意图；
图2h为基于图2g的结构形成控制栅极区的示意图；
图3a为本发明非挥发性内存单元的另一种制造方法中形成选择栅极区以及第一绝缘层的示意图；
图3b为基于图3a的结构形成侧壁隔离层结构的示意图；
图3c为基于图3b的结构形成源极n型掺杂区的示意图；
图3d为基于图3c的结构形成源极牺牲氧化绝缘层之示意图；
图3e为基于图3d的结构去除基板残余氧化层以及部分源极绝缘层之示意图；
图3f为基于图3e的结构形成穿隧氧化层以及源极绝缘层的示意图；
图3g为基于图3f的结构形成反应性离子蚀刻后的多晶硅层之示意图；
图3h为基于图3g的结构形成控制栅极区的示意图；
标记说明：1为p型硅基板，1a为上表面，3为选择栅极区，4为第一绝缘层，5a为穿隧介电层，5b为源极绝缘层，6为牺牲氧化层之源极绝缘层，7为多晶硅层，8为悬浮栅极区，9为漏极区，10为源级区，11为第二介电层，12为控制栅极区，13为第一介电层，15为氮化硅侧墙隔离层，17为二氧化硅或氮化硅复合侧墙绝缘层，18为二氧化硅或氮化硅侧墙隔离层。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明。
以下说明内容的技术用语参照本技术领域习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书说明或定义为准。另外，本说明书所提及用语「上」、「下」、「于」等，在实施为可能的前提下，涵义可包含直接或间接地在某物或某参考对象之「上」、「下」，以及直接或间接地「于」某物或某参考对象，所谓「间接」是指其间尚有中间物或物理空间存在；当提及「邻近」、「之间」等用语时，在实施为可能的前提下，涵义可包含两物或两参考对象间存在其它中间物或空间，以及不存在其它中间物或空间。再者，以下内容关于半导体制程，对于半导体制程领域所习见的氧化层生成、微影、蚀刻、清洗、扩散、离子布植、化学暨物理气相沉积等技术，若不涉及本发明的技术特征，将不予赘述。此外，图标所示组件的形状、尺寸、比例等仅为示意，说明书中叙述的参数与制程能力有关，是供本技术领域具有通常知识者了解本发明之用，而非对本发明之实施范围加以限制。另外，说明书中叙述的制造方法针对单一非挥发性内存组件的制造而描述者，事实上本技术领域具有通常知识者皆可利用习知技术，而据以实施具产业利用性之由复数个非挥发性内存单元所构成之非挥发性内存矩阵。
图1为本发明非挥发性内存单元的剖面示意图。
请参考图1所示。图1包含了左右相对称的两组非挥发性内存单元，以下针对图中位于左半部的非挥发性内存单元作说明。该非挥发性内存单元包含一基板，该基板通常为一p型硅基板1。该p型硅基板1具有一上表面1a。该p型硅基板1中设置一n型掺杂层形成一漏极扩散区9，以及另一n型掺杂层形成一源极扩散区10，该源极扩散区10中n型掺杂区10a即为浓度较淡之掺杂区；该漏极扩散区9与该源极扩散区10并不相邻。
如图1所示，该非挥发性内存单元亦包含一第一介电层13、一穿隧介电层5a、一源极绝缘层5b,一选择栅极区3、一第一绝缘层4、一悬浮栅极区8以及一控制栅极区12。
该第一介电层13是一栅极介电层,通常为氧化层，形成于该p型硅基板1的上表面1a上。第一介电层13厚度介于0.5纳米至10纳米之间，该第一介电层13厚度亦可等同于任何逻辑闸介电层厚度。
穿隧介电层5a,通常为一二氧化硅穿隧绝缘层，形成于第一介电层13与源极区10之间，且穿隧介电层5a的厚度介于5纳米至15纳米之间，通常为10纳米。源极绝缘层5b形成于源极主掺闸区上方,且源极绝缘层5b的厚度介于10纳米至50纳米之间，通常为20纳米。穿隧介电层5a与源极绝缘层5b相连接。
该选择栅极区3形成于该第一介电层13之上。该第一绝缘层4形成于选择栅极区3之上。该悬浮栅极区8形成于该穿隧介电层5a之上，且该悬浮栅极区8的一部份位于源极扩散区10淡掺杂区10a上方的穿隧介电层5b的上方。悬浮栅极区8与选择栅极区3以及该第一绝缘层4以一侧墙绝缘层17,通常为二氧化硅或二氧化硅与氮化硅之复合层,相隔而形成于该的侧面上；前述侧墙绝缘层17厚度介于10纳米至30纳米之间，较佳为20纳米。该第二介电层11通常为二氧化硅与氮化硅之复合层，形成于该悬浮栅极区8及该第一绝缘层4之上；第二介电层11的厚度介于10纳米至20纳米之间。
该控制栅极区12的厚度通常为100纳米，至少局部的控制栅极区12形成于该悬浮栅极区8之上，且该控制栅极区12与该悬浮栅极区8以该第二介电层11相绝缘。
如第1图所示，该悬浮栅极区8在电性上为绝缘状态，与外界并无电性上相连接的关系；然而藉由控制该控制栅极区12的电压，可利用电容耦合方式间接控制该悬浮栅极区8的电压。
由于非挥发性内存单元的悬浮栅极区8位于源极扩散区浓掺杂10以及源极扩散区淡掺杂10a的上方，使得当该非挥发性内存进行抹除操作时，源极扩散区10与浮动闸8因较厚的源极绝缘层5b阻隔,且源极淡掺杂区10a与悬浮栅极区8以穿隧介电层5a相隔并进行电子穿隧,因而浮动栅极区8与p型硅基板1之间的源极漏电流效应能够被有效地降低，进而减小了供应电源的供电流能力需求，使整体电路的积体化较易实现。另外,此种结构的分离闸式非挥发性内存的结构,因较厚的源极绝缘层,可充分提供形成浮动栅极的多重多晶硅蚀刻,对漏极扩散表面以及源极表面的保护,在增加蚀刻除去浮动闸间之多晶硅残存情况下,得以保持该非挥发性内存的完整性。此外，上述的改善也使得该非挥发性内存单元的面积得以配合先进制程而进一步地被缩小，也进一步地改善了成本和良率。
该非挥发性内存单元的一种制造方法将叙述如下。
请参考图2a至图2h，其为本发明所揭露的非挥发性内存单元的一种制造方法实施例示意图，其可应用于非挥发性内存单元的制造上。此实施例包含下列步骤。
如图2a所示，准备一基板，例如一p型硅基板1。该p型硅基板具有一上表面1a。
如图2a所示，利用热氧化法或其它氧化法，在该p型硅基板之上表面1a形成一第一介电层13。第一介电层13通常为二氧化硅栅极氧化层或其它高-K值介电层，其厚度介于1纳米至10纳米之间。
如图2a所示，形成一选择栅极区3以及一第一绝缘层4于第一介电层13上。详细步骤说明如下，在该第一介电层13的整个表面上，依次形成一厚度为100纳米的多晶硅层，以及一厚度为100纳米的绝缘层。该绝缘层材质可以为氮化硅（SiN）或是硅酸乙脂（Tetraethyl orthosilicate,TEOS）。然后以一蚀刻阻挡图样层形成于该绝缘层之上，在蚀刻阻挡图样形成之后，进行选择性蚀刻，以蚀刻一部份该多晶硅层以及该绝缘层，以形成选择栅极区3以及第一绝缘层4。
如图2a所示，移除该蚀刻阻挡图样层，并利用高温氧化沉积法（high-temperature oxide(HTO)deposition process），形成一二氧化硅绝缘层于已具有该选择栅极区3以及该第一绝缘层4的该p型硅基板1的整个表面之上。该二氧化硅绝缘层亦可能与另一氮化硅隔离层(10纳米至20纳米)形成复合层覆盖于该选择栅极区3以及该第一绝缘层4的侧壁表面之上。二氧化硅绝缘层覆盖范围包含外露部份之该二氧化硅栅极氧化层、该选择栅极区3及该第一绝缘层4之侧面、以及该第一绝缘层4之上方。二氧化硅绝缘层厚度介于10纳米至30纳米之间。该二氧化硅绝缘层在该选择栅极区3及该第一绝缘层4的侧面部份形成一二氧化硅或上述复合侧墙绝缘层17；至此，该非挥发性内存单元之剖面图如图2a所示。
如图2b所示，选择性蚀刻一均匀覆盖的隔离层15,通常为氮化硅或氧化硅,形成一覆盖复合侧墙绝缘层17侧壁的隔离层18。该侧壁的隔离层18的厚度于20纳米至200纳米之间，较佳为100纳米。该非挥发性内存的剖面图如图2b所示。
如图2c所示，利用布值法（implantation），将N型原子,较佳为砷（Arsenic）原子,掺杂（doping）进上述选择栅极区3及第一绝缘层4的一侧，浓度为每平方公分10的13次方至每平方公分10的16次方，形成一n型掺杂区,该掺杂区亦可以为渐次掺杂结构。接着施以快速热处理(RapidThermal Anneal),并作为一源极区10。
如图2d所示，依序去除侧壁的隔离层18,去除基板1a表面上的残余氧化层与绝缘层,接着利用热氧化法（thermal oxidation）或同步蒸气氧化法(ISSG)，在基板1a之上形成一穿隧介电层5a，穿隧介电层5a厚度介于5纳米至15纳米之间。
如图2d所示，于形成穿隧介电层5过程中，因源极掺杂对氧化硅有加速生成效应(doping enhanced oxidation),使得该源极掺杂区上方生成一较厚之绝缘氧化层5b,其厚度介于15纳米与100纳米之间。且该源极掺杂藉由穿隧介电层5热氧化形成过程,得以修复离子布值所造成的晶格缺陷,并自动扩散形成较淡支持极掺杂区10a。由于当非挥发性内存单元进行写入“1”之操作时，热电子流的穿隧动作乃发生于该穿隧介电层5a之中，因此此一薄厚不同的穿隧介电层5a与自对准之淡浓源极掺杂结构将有效降低抹除操作的源极能带间漏电流,进而提高穿隧动作的效率及其均匀度，而有助于提升非挥发性内存单元之良率。至此，该非挥发性内存之剖面图如图2d所示。
如图2e所示，在图2d所示的结构表面之上，形成一多晶硅层7，且厚度介于20纳米至200纳米之间，较佳为100纳米（可能范围）。对该多晶硅层7进行反应性离子蚀刻（reactive ion etching，RIE），该蚀刻法具有很好的方向性，最后的该多晶硅层7只留下位于选择栅极区3以及该第一绝缘层4侧面的部份；至此，该非挥发性内存的剖面图如图2e所示。
如图2f所示，在图2e所示的表面上形成一蚀刻阻挡图样层，在蚀刻阻挡图样形成之后，进行选择性蚀刻，以定义浮动栅极区，并蚀刻该多晶硅层7位于该选择栅极区3以及该第一绝缘层4之该另一侧面之部份；最后剩下之该多晶硅层7即形成一悬浮栅极区8，位于该穿隧介电层5a与源极绝缘层5b之上。
如图2f所示,于该选择栅极区的另一侧的该基板中，形成另一掺杂区以作为一漏极区。例如，利用离子布植法（ion implantation），将N型原子掺杂进该p型硅基板1之上，且于该选择栅极区3以及该第一绝缘层4之该另一侧面，该区域为一漏极区9。至此，该非挥发性内存的剖面图如图2f所示。
如图2g所示，在图2f所示的表面之上，形成一ONO（Oxide/Nitride/Oxide）介电层，为一第二介电层11，且厚度介于10纳米至20纳米之间，较佳为15纳米；
如图2h所示，于该第二介电层11之上，形成一控制栅极区12，且该控制栅极区12的一部份位于该第二介电层11的沟渠结构的该空间中。例如在该第二介电层11的整个表面上，形成一多晶硅层，其厚度为100纳米，接着形成另一蚀刻阻挡图样层，进行选择性蚀刻，留下之该多晶硅层即定义了一控制栅极区12，该控制栅极区12主要覆盖于该悬浮栅极区8之上；接着移除该蚀刻阻挡图样层；至此该非挥发性内存之主要结构已完成，其剖面图如图2h所示。
该非挥发性内存单元的另一种制造方法将叙述如下。
请参考图3a至图3h，其是本发明所揭露的非挥发性内存的另一种制造方法实施例示意图。
图3a的形成步骤与图2a相同，请参考图2a的相关说明。
图3b的形成步骤与图2b相同，请参考图2b的相关说明。
图3c的形成步骤与图2c相同，请参考图2c之相关说明。
如图3d所示，不去除侧壁的隔离层18状态下,利用热氧化法（thermaloxidation）或同步蒸气氧化法(ISSG)，在基板1a之上形成一源极牺牲氧化绝缘层6，其厚度介于15纳米至100纳米之间。于形成牺牲氧化层绝缘层6过程中，因源极掺杂对氧化硅有加速生成效应(doping enhancedoxidation),使得该源极掺杂区上方生成一较厚的绝缘氧化层5b。且该源极掺杂藉由穿隧介电层5热氧化形成过程，得以修复离子布值所造成的晶格缺陷,并自动扩散形成较淡支持极掺杂区10a。
如图3e所示，接着依序去除侧壁的隔离层18,去除基板1a表面上的残余氧化层与绝缘层全部以及牺牲氧化层绝缘层6的一部分。
如图3f所示，再次利用热氧化法（thermal oxidation）或同步蒸气氧化法(ISSG)，在基板1a之上形成一穿隧介电层5a，其厚度介于1纳米至15纳米之间。牺牲氧化层绝缘层6则形成源极绝缘层5b。由于当非挥发性内存单元进行写入“1”之操作时，热电子流之穿隧动作乃发生于该穿隧介电层5a之中，因此此一薄厚不同之穿隧介电层与自对准之淡浓源极掺杂结构将有效降低抹除超操作之源极能带间漏电流,进而提高穿隧动作的效率及其均匀度，而有助于提升非挥发性内存单元之良率。至此，该非挥发性内存的剖面图如图3f所示。
图3g的形成步骤与图2e相同，请参考图2e的相关说明。
图3h的形成步骤与图2h相同，请参考图2h的相关说明。至此该非挥发性内存之主要结构已完成，其剖面图如图3h所示。
以下对本发明之非挥发性内存单元之操作方法作说明。
进行抹除的操作，也就是对该非挥发性内存单元进行写入“1”的操作时，在源极区10施以6伏特的电压，在控制栅极区12施以负9伏特的电压，在漏极区9以及选择栅极区3则施以0伏特的电压；由于悬浮栅极区8与控制栅极区12之间存在一等效电容，其电容值远大于悬浮栅极区8与源极区10之间存在的等效电容电容值，因此控制栅极区12与源极区10之间所施以的电压差，将大部份反应在悬浮栅极区8与源极区10之电压差上，即悬浮栅极区8之电压约在负8V；根据福勒-诺德汉穿隧原理，此时电子将从悬浮栅极区8经位于底部之穿隧介电层5a穿隧而进入源极区10，最后该悬浮栅极区8之等效极性为正电。
而由于源极区10与控制栅极区12之电压差高达约14伏特，且源极区10为较高电压，因此将引发能带间穿隧（band-to-band tunneling）效应，或称栅极引发汲(源)极漏电流（gate induced drain leakage,GIDL）效应，造成源极区10与p型硅基板1之间的崩溃电压（breakdown voltage）降低，而导致一从源极区10至p型硅基板1的漏电流，此漏电流大小一方面决定于源极区10与p型硅基板1之间的电场强度。本发明所揭露之非挥发性内存结构，由于其源极区10可以有较大的横向延伸空间，且形成一淡掺杂源极之结构，因此可以有效地降低该电场强度，而大大地降低了该漏电流大小，进而提高了供应电源的利用效率，也减低电路于操作时的温升程度，延长了电路的使用寿命。
进行写入“0”的操作时，在源极区10施以5至6伏特之电压，在控制栅极区12施以9伏特之电压，在漏极区9施以0至0.5伏特之电压，而在选择栅极区3则施以约1伏特之电压，该1伏特乃略高于该非挥发性内存单元之等效晶体管组件之临界电压，而使该等效晶体管组件处于次导通之状态；该次导通之状态使得该等效晶体管组件导通微安培（micro ampere,uA）级之电流，且电流方向乃由源极区10出发，在p型硅基板1之中紧贴着信道5a之信道部份，并在第一介电层13之下方直角转弯后，经选择栅极区3之正下方信道部份而流入漏极区9；至于电子流的流动方向则与电流相反。此时悬浮栅极区8随着控制栅极区12之偏压而处于较高电压的状态，因此浮动闸下方信道5a部份亦处于较高电压的部份，然而在第一介电层13下方信道部份之电压则由于该等效晶体管组件处于次导通之状态而相对较低；因此当电子流由第一介电层13下方之信道部份进入5a之信道部份时，其对应之电压变化（约5伏特）将产生一个高电场区域，而引发热电子注入机制，部份电子将由该高电场区域经穿隧介电层5a穿隧而进入悬浮栅极区8，最后该悬浮栅极区8由于陷捕足够数量之电子于其中，而使其等效极性为负电。
进行读取的操作时，在源极区10以及控制栅极区12施以0伏特之电压（或控制栅极区12亦可施以Vcc之电压，此Vcc为内存电路之供电电压值，例如0.18微米制程下，此电压通常为1.8伏特），在漏极区9施以约1伏特之电压，而在选择栅极区3则施以Vcc之电压，此时，选择栅极区3下方之信道部份为导通状态。假设该非挥发性内存单元之储存状态为“0”，亦即该悬浮栅极区8之等效极性为负电，则浮动闸下方之信道部份5a并不导通，亦即信道之电流大小几乎为0；另一方面，假设该非挥发性内存单元之储存状态为“1”，亦即该悬浮栅极区8之等效极性为正电，则浮动闸下方之信道部份5a亦为导通状态，此时信道存在电流，大小约为30微安培。藉由侦测信道电流大小，该非挥发性内存单元之储存内容即可得知。
以上结合附图实施例对本发明进行了详细说明，本领域中普通技术人员可根据上述说明对本发明做出种种变化例。因而，实施例中的某些细节不应构成对本发明的限定，本发明将以所附权利要求书界定的范围作为本发明的保护范围。
Claims (12)
1.一种非挥发性内存单元，其特征在于，包含：
一基板，具有一上表面，且所述基板中设置一源极扩散区及一漏极扩散区；
一第一介电层，形成于所述基板的上表面，且位于所述漏极扩散区一侧；
一穿隧介电层，形成于所述基板的上表面，且位于所述源极扩散区一侧，所述穿隧介电层的下表面覆盖部分的所述源极扩散区；
一源极绝缘层，形成于所述基板的源极扩散区的上表面，所述源极绝缘层的下表面全部包覆所述源极扩散区；
一选择栅极区，形成于所述第一介电层之上；
一悬浮栅极区，形成于所述穿隧介电层与所述源极绝缘层的表面上，且所述悬浮栅极区的一部份位于覆盖部分源极扩散区的穿隧介电层上方；
一第二介电层，形成于所述悬浮栅极区的表面上；以及
一控制栅极区，形成于所述悬浮栅极区之上，且所述控制栅极区与所述悬浮栅极区以所述第二介电层相绝缘；
所述源极扩散区为一浓淡渐次扩散掺杂的结构，所述源极扩散区的上表面形成有位于端部的淡掺杂区和位于端部之间主掺杂区，所述淡掺杂区自对准形成于所述穿隧介电层与所述源极绝缘层相接处并涵盖所述穿隧介电层的一部分，所述主掺杂区自对准形成于所述源极绝缘层的下表面。
2.如权利要求1所述的非挥发性内存单元，其特征在于，所述第一介电层厚度介于0.5纳米至10纳米之间。
3.如权利要求1所述的非挥发性内存单元，其特征在于，所述穿隧介电层厚度介于5纳米至15纳米之间。
4.如权利要求1所述的非挥发性内存单元，其特征在于，所述源极绝缘层厚度介于10纳米至30纳米之间，且大于所述穿隧介电层的厚度。
5.一种非挥发性内存单元的制造方法，其特征在于，包含：
提供一基板，其中所述基板具有一上表面；
形成一第一介电层于所述基板的上表面；
形成一选择栅极区于所述第一介电层之上；
形成一选择闸侧壁绝缘层，于选择栅极区未覆盖所述基板上表面处形成一穿隧介电层，连接于所述选择栅极区上表面；
形成一自对准源极掺杂阻挡层；
以掺杂方式形成源极扩散区，所述源极扩散区为一浓淡渐次扩散掺杂的结构，所述源极扩散区的上表面形成有位于端部的淡掺杂区和位于端部之间的主掺杂区；
去除自对准源极掺杂阻挡层；
以硅氧化方式形成穿隧介电层与源极绝缘层于源极扩散区表面之上，所述源极扩散区端部的淡掺杂区自对准形成于穿隧介电层与源极绝缘层相接处，并涵盖穿隧介电层的一部分，所述源极扩散区端部间的主掺杂区自对准形成于所述源极绝缘层的下表面；
形成自动对准悬浮栅极于穿隧介电层与源极绝缘层之上；
于该悬浮栅极区之上，形成一第二介电层；
于该第二介电层之上，形成一控制栅极区，且所述控制栅极区的一部份位于该第二介电层的沟渠结构的空间中。
6.如权利要求5所述的非挥发性内存单元的制造方法，其特征在于，所述第一介电层的厚度介于0.5纳米至10纳米之间。
7.如权利要求5所述的非挥发性内存单元的制造方法，其特征在于，所述穿隧介电层的厚度介于5纳米至12纳米之间。
8.如权利要求5所述的非挥发性内存单元的制造方法，其特征在于，所述源极绝缘层之厚度介于10纳米至30纳米之间，且大于穿隧介电层的厚度。
9.一种非挥发性内存单元的制造方法，其特征在于，包含：
提供一基板，所述基板具有一上表面；
形成一第一介电层于所述基板的上表面；
形成一选择栅极区于该第一介电层之上；
形成一选择闸侧壁绝缘层，于选择栅极区未覆盖所述基板上表面之上形成一穿隧介电层，连接于所述选择栅极上表面之上；
形成一自对准源极掺杂阻挡层；
以掺杂方式形成源极扩散区，所述源极扩散区为一浓淡渐次扩散掺杂的结构，所述源极扩散区的上表面形成有位于端部的淡掺杂区和位于端部之间的主掺杂区；
以硅氧化方式形成源极绝缘层于源极扩散区表面之上；
形成一穿隧介电层，上述源极扩散区的淡掺杂区自对准形成于穿隧介电层与源极绝缘层相接处，并涵盖穿隧介电层的一部分，所述源极扩散区的主掺杂区自对准形成于所述源极绝缘层的下表面；
形成自动对准悬浮栅极于穿隧介电层与源极绝缘层之上；
于该悬浮栅极区之上，形成一第二介电层；
于该第二介电层之上，形成一控制栅极区，且该控制栅极区之一部份位于该第二介电层的沟渠结构的空间中。
10.如权利要求9所述的非挥发性内存单元的制造方法，其特征在于，所述第一介电层的厚度介于0.5纳米至10纳米之间。
11.如权利要求9所述的非挥发性内存单元的制造方法，其特征在于，所述穿隧介电层的厚度介于5纳米至12纳米之间。
12.如权利要求9所述的非挥发性内存单元的制造方法，其特征在于，所述源极绝缘层的厚度介于10纳米至30纳米之间，且大于穿隧介电层之厚度。
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9859291B2 (en) * | 2015-08-03 | 2018-01-02 | Iotmemory Technology Inc. | Non-volatile memory and manufacturing method thereof |
| US10182357B1 (en) * | 2017-09-20 | 2019-01-15 | Echelon Corporation | System and method for bottom-up invocation of control signal repeaters in a mesh lighting network |
| US10734398B2 (en) | 2018-08-29 | 2020-08-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory structure with enhanced floating gate |
| WO2024163915A2 (en) * | 2023-02-03 | 2024-08-08 | Greenliant Ip Llc | Nor memory cell with floating gate |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338952A (en) * | 1991-06-07 | 1994-08-16 | Sharp Kabushiki Kaisha | Non-volatile memory |
| CN1363956A (zh) * | 2000-11-09 | 2002-08-14 | 伊诺太科株式会社 | 半导体存储器及其制造方法和驱动方法 |
| CN1381896A (zh) * | 2001-04-13 | 2002-11-27 | 华邦电子股份有限公司 | 非挥发性存储单元装置及其操作方法和制造方法 |
| TW563192B (en) * | 2001-11-06 | 2003-11-21 | Integrated Memory Tech Inc | A scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate, and method of manufacturing the same |
| KR100823164B1 (ko) * | 2006-11-15 | 2008-04-18 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| CN101410979A (zh) * | 2003-07-02 | 2009-04-15 | 积忆科技股份有限公司 | 具有凹口浮动栅以及分级源区的可缩放的快闪eeprom存储元件及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7009244B2 (en) * | 2003-07-02 | 2006-03-07 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell with notched floating gate and graded source region |
| US8928060B2 (en) * | 2013-03-14 | 2015-01-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Architecture to improve cell size for compact array of split gate flash cell |
-
2014
- 2014-01-28 CN CN201410042003.1A patent/CN103794610B/zh not_active Expired - Fee Related
-
2015
- 2015-01-13 US US14/595,864 patent/US20150214315A1/en not_active Abandoned
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338952A (en) * | 1991-06-07 | 1994-08-16 | Sharp Kabushiki Kaisha | Non-volatile memory |
| CN1363956A (zh) * | 2000-11-09 | 2002-08-14 | 伊诺太科株式会社 | 半导体存储器及其制造方法和驱动方法 |
| CN1381896A (zh) * | 2001-04-13 | 2002-11-27 | 华邦电子股份有限公司 | 非挥发性存储单元装置及其操作方法和制造方法 |
| TW563192B (en) * | 2001-11-06 | 2003-11-21 | Integrated Memory Tech Inc | A scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate, and method of manufacturing the same |
| CN101410979A (zh) * | 2003-07-02 | 2009-04-15 | 积忆科技股份有限公司 | 具有凹口浮动栅以及分级源区的可缩放的快闪eeprom存储元件及其制造方法 |
| KR100823164B1 (ko) * | 2006-11-15 | 2008-04-18 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
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