CN1363956A - 半导体存储器及其制造方法和驱动方法 - Google Patents

Abstract

一种双位非易失可编程读/写存储器,包括半导体存储元件,该元件包括一导电类型半导体衬底21,其上形成有侧表面相对的凸状部分24a、在凸部两侧的衬底表面上形成的一对相反导电类型源/漏区23a、23b、覆盖凸部上表面的第一绝缘膜22a、覆盖凸部侧表面和源/漏区23a、23b的第二绝缘膜22、在凸部侧表面上分别设置的经由第二绝缘膜与侧表面和源/漏区相对的一对浮置栅27a、27b、在浮置栅上形成的第三绝缘膜29以及分别经由第一绝缘膜与凸部上表面相对和经由第三绝缘膜与浮置栅相对的控制栅30a。

Description

半导体存储器及其制造方法和驱动方法

技术领域

本发明涉及双位非易失可编程读/写存储器及其制造方法和驱动方法。

背景技术

在快闪存储器中，在电压、单元面积和静电电容计数方面减小的极限决定了微型化的极限。可是，预期作为元件技术的每一个元件多值操作的实现会迎合降低成本的趋势。

而且，在非易失存储器中间有像掩模ROM之类不需要改编程的存储器并且希望以低价格供应产品。在这样的情况下，也有兴起关注作为元件技术的每一个元件多值操作的实现会达到较低成本。

在这样的环境下，在U.S.Patent(USP6,011,725)中公开了可以实现每一个元件多值操作的非易失存储器的结构。

根据这个专利，利用MONOS(金属-氧化物-氮化物-氧化物-半导体)结构的俘获电荷定域化来获得2位4值状态。这样的系统是利用能够由就地固定在源区近旁的固定电荷选定器件的阈值并且交换源区和漏区以致能够用一个晶体管产生2位(即，4值状态)数值的过程的独特的系统。

在本申请己的图1A和图1B中，表示与上述的美国专利中的元件结构类似的元件结构。更详细地说，在一种导电类型半导体的衬底表面上以一定的间距形成用作源或漏的源/漏区6a、6b，而且在源/漏区6a、6b之间的沟道区上形成氮化物膜3被二层氧化膜夹在当中的ONO(氧化物-氮化物-氧化物)结构，并且在ONO结构上形成控制栅5。所有的叠层结构构成MONOS结构。

在数据的编程中，通过把编程电压加到源/漏区6a或6b在由源/漏区6a及6b和半导体衬底1组成的pn结中引起雪崩击穿而产生热电子。使电子注入到pn结近旁的ONO结构，然后被氮化物膜3中的电子陷阱俘获。这时候，通常俘获的电子被就地固定在pn结近旁的氮化物膜3内。

图1B表示当编程电压(Vpp)分别独立地施加于源/漏区6a和6b时累积电荷(俘获的电子)分别被就地固定在源/漏区6a和6b附近的状态。这样的状态表示一些2位4值状态中的一种状态。

在这个数据的读出中，在用源/漏区6a作源和用源/漏区6b作漏时检测在一个方向上的电流，而然后在用源/漏区6b作源和用源/漏区6a作漏时检测转换到相反方向上的电流。在二种情况中，由于在源侧存在累积电荷7a或7b而由此产生截断沟道的电场，因此检测的电流是小的，表示“关断”状态。

然而，在上述的非易失存储器中仍然留下在下文中所描述的一些问题。

(i)编程控制，

在编程中，如上所述，俘获的电子通常被就地固定在pn结近旁。然而，有超量编程扩展俘获电子在氮化物膜中的分布的可能性。在这样的情况下，由于操作的不对称性因不能实现俘获电子的定域化而丧失，固此完成双位操作是不可能的。为了防止像这样的超量编程，需要精确控制编程时间。

并且，即使能够进行精确控制编程时间，考虑到在氮化物膜中俘获电子分布的扩展也必须使沟道长度长到使电荷同时就地定位在氮化物膜的两侧的范围。所以，可以断定在先技术中的结构不适用于微型化所达到的较高密度。

(ii)阈值方面的改变

由于局部引起雪崩击穿，所以难以使在沿图1A所示的沟道宽度方向上所有面积上不均匀固定的电荷定域化。

发明内容

本发明的目的是提供具有高可靠性的并且使达到微型化和较高密度以及以多值状态操作的每个元件得以实现的半导体存储器。

本发明的另一个目的是提供在编程电压方面达到较低的电压和更多地扩展以后定义的电流窗口的半导体存储器。

本发明的又一个目的是提供制造上述半导体存储器的方法。

本发明的再一个目的是提供驱动上述半导体存储器的方法。

在下文将阐明本发明要点。既然是这样，将参照附图说明某些部分。这样做意图是综合地说明发明内容而这样做不是意欲限制发明的范围。

在本发明的半导体存储器，包含半导体存储元件，该元件包括设置具有一对相对侧表面的凸状部分的一种导电类型半导体衬底、在凸状部分两侧的半导体衬底表面上形成的一对相反导电类型源/漏区、用于覆盖凸状部分上表面的第一绝缘膜、用于覆盖凸状部分和源/漏区的侧表面的第二绝缘膜、在凸状部分的侧表面上设置的经由第二绝缘膜分别与侧表面和源/漏区相对的一对浮置栅、在浮置栅上形成的第三绝缘膜，以及分别经由第一绝缘膜与凸状部分上表面相对和经由第三绝缘膜与浮置栅相对的控制栅。

在这样的情况下，置于一对源/漏区之间相邻凸状部分的侧表面和上表面的区域起沟道区作用，而一对浮置栅起用于累积电荷的电荷累积区作用。

在本发明中，每一个元件通过一对浮置栅形成2位，并且通过在一个浮置栅上的电荷累积或者没有电荷累积和在另一个浮置栅上的电荷累积和没有电荷累积的可能的组合能够形成4值状态。

此外，由于在半导体衬底表面上形成的凸状部分的两个侧表面上分别设置浮置栅而且凸状部分的侧表面分别被用作沟道，因此能减少形成元件的面积。同样，由于在浮置栅下面设置源/漏区，所以能够达到半导体存储器的较高密度。

在编程中，把由从源朝向漏的电场产生的热电子(高能量载流子)用作注入电荷。这时候，通过对漏施加为编程必需的电压供应热电子所要求的超过栅绝缘膜能量势垒的能量。更详细地说，如图6所示，从源抽出的载流子在沟道区迁移间得到能量而被加速，然后超过栅绝缘膜22的能量势垒而跃迁到浮置栅27b。这时候，由于在凸状部分上表面上的沟道内的载流子的加速方向上存在有浮置栅27b，所以当载流子没有改变方向时载流子被注入到浮置栅27b。因此，通过疏散，在浮置栅27b的方向上被加速的载流子的能量一点也没有损失并且差不多按原来那样用作超过栅绝缘膜22的能量势垒的能量。所以，根据本发明，用低电压完成编程是可以实现的。

此外还由于作电荷累积部分的一对浮置栅是相互分开的以使凸状部分置于它们之间，因此注入到浮置栅的电不会相互干扰，因而能够清晰地识别数据的内容。而且，由于用导电体组成浮置栅，所以注入的热电子能够均匀分布在浮置栅中。因此能够完全控制晶体管的“ON”/“OFF”(“导通”/“关断”)。

另外在编程期间，在未选择的单元晶体管中，把O伏加到控制栅和源，而把编程电压加到漏，但是通过漏和浮置栅之间耦合电容浮置栅的电位被上拉到漏电位。所以，减少漏和浮置栅之间电位差异。因此，能够避免由于高电场对在漏和浮置栅之间的绝缘膜造成的带间隧道效应引起的绝缘击穿。

此外，由于在源/漏区上经由绝缘膜设置浮置栅，所以漏电压通过耦合电容主要影响浮置栅的电位。因而，由于即使在漏侧的浮置栅中累积注入的电子漏电压也会使浮置栅的电位上拉，所以能够增加漏电流。

相反，通过浮置栅和源之间绝缘膜的耦合电容施加于源的源电压使在源侧的浮置栅电位下拉。所以，源电压进一步下拉由注入到源侧的电子下拉的浮置栅电位。结果是，即使把高电压施加于控制栅，仍然能够切断沟道。

用上述的漏电压的浮置栅电位的下拉和用源电压的浮置栅电位的下拉产生增大所谓的“电流窗口”的效果。在这里，电流窗口是在识别“导通”状态和“关断”状态过程中的界限指示。换言之，电流窗口是指示“导通”状态的漏电流的最低电平和指示“关断”状态的漏电流的最高电平之间的差。更详细地说，电流窗口相当于在把电压以不同的方向施加于仅为“1”在一个浮置栅上编程的存储元件的漏和源之间获得的漏电流之间的差。

而且，在半导体存储器中，在列和行中排列许多半导体元件。

为了实现元件隔离使形成存储元件的半导体凸状部分像岛一样地排列列在行和列的交叉区域，因此不发生邻近的存储元件之间相互干扰。

同时，在一些条形凸状部分上形成许多存储元件。这样，在成一列列的条形凸状部分中存储元件断断续续地保持一定的间距的情况下，为了在元件之间达到绝缘而不出故障，在邻近存储器元件之间形成高浓度杂质区(元件绝缘层)。

在本发明的半导体存储器驱动方法中，如下文所述那样能够进行数据编程、存储数据读出以及编程数据和存储数据的擦除。

以下面的方法进行数据编程。也就是说，对二个源/漏区23a、23b其中至少任何一个源/漏区，例如图6中的源/漏区23b施加电压。然后，在源/漏区23a、23b和沟道区的周边区域建立的电场内产生能够超过绝缘膜22的势垒的高能量载流子，而在浮置栅27内注入和累积电荷。

而且，如图7A到7D所示，进行使漏电流在交换晶体管的源和漏时流过晶体管并检测漏电流的存储数据读出。

更详细地说，在累积电荷的浮置栅27a或27b侧的源/漏区23a或23b被用作源的情况下，累积电荷产生截断沟道的电位。此外，由于在浮置栅和源之间高的耦合电容使浮置栅27a或27b的电位下拉而降低其电位，因此漏电流能够很容易被少量累积电荷切断。

相反，假如在累积电荷的浮置栅27a或27b侧的源/漏区23a或23b被用作漏，高的耦合电容使浮置栅27a或27b的电位上拉而使其电位接近漏电压。所以，即使在浮置栅27a或27b内存在有累积电荷，对漏电流的影响也是小的因而电流值不会因此而减小。

如图7D所示，在浮置栅27a和27b两者中都存在有累积电荷的情况下，如果浮置栅27a和27b其中任何一个浮置栅被设至源侧或漏侧则根据上述的操作使漏电流在两种情况都处于切断状态。因为在源侧的浮置栅27a或27b中在两种情况下都存在累积电荷。

同样，如图7B和图7C所示，假如在浮置栅27a和27b其中任何一个浮置栅内存在有累积电荷，则当累积电荷的浮置栅27a或27b被设至源侧时漏电流处于切断状态，而当累积电荷的浮置栅27a或27b被移至漏侧时漏电流流动。换言之，漏电流流动或不流动取决于在源和漏之间施加的电压方向。

此外，如图7A所示，如果既不在浮置栅27a中又不在浮置栅27b中累积电荷，则施加于控制栅30a的栅电压增大浮置栅27a或27b的电位。由于这个原因，保持沟道的“ON”(“导通”)状态，而因此即使改变源和漏之间施加电压的方向漏电流也仍流动。

照这样，如果在交换源和漏时施加电压而然后检测通过晶体管的电流，则检测四种不同的状态是可以实现的。

另外，由于浮置栅和源/漏区相互重叠，因此在擦除存储数据的过程中把在浮置栅内累积的电荷抽取到源/漏区是可以实现的。

此外，在半导体存储器制造方法中，形成各具有一对相对的侧表面的凸状部分，而然后把相反导电类型杂质掺入到凸状部分两则的半导体表面层，因此在凸状部分两则形成两个源/漏区而把凸状部分置于两个源/漏区之间。而且，通过各向异性刻蚀第一导电膜，在条形凸状部分的侧表面上经由绝缘膜(第二绝缘膜)形成一对浮置栅。

照这样，根据半导体存储器制造方法，由于能够以自对准方式形成源/漏区和浮置栅，因此能够实现进一步的微型化。

此外，如图10H所示，在位于凸状硅薄层24a、24b之间共用的源/漏区23a、23b上的区域和与以后形成的控制栅相对的源/漏区23a、23b的区域内形成厚的绝缘膜34。因此，能够改进半导体存储器的抗电介质击穿性。

附图说明

图1A是在先技术中的一种半导体存储器的平面图，而图1B是沿图1A中的I-I线截取的该半导全存储器的截面图；

图2是根据本发明实施例的一种半导体存储器的透视图；

图3A是根据图2中的本发明实施例的半导体存储器的部分平面图，而图3B、图3C分别是沿图3A中的II-II线和III-III线截取的该半导体存储器的一组截面图；

图4是表示根据本发明实施例的半导体存储元件中的栅周边部分的耦合电容的等效电路图。

图5是根据本发明实施例的半导体存储器的电路图，电路包括许多纵横排列的晶体管和驱动电路；

图6A是用于说明使用本发明实施例的半导体存储器的半导体存储器驱动方法中的编程方法的截面图；

图6B是说明在编程操作中未选择的半导体存储元件的状况的截面图；

图7A是7D是说明根据本发明实施例的半导体存储器驱动方法中的读出方法的一些截面图；

图8是表示在四值状态中的“ON”状态和“OFF”状态下漏电压—漏电流特性曲线的曲线图；

图9是表示根据本发明实施例的半导体存储器驱动方法中擦除方法的截面图；

图10A到图10P是表示根据本发明实施例的半导体存储器制造方法的一些截面图，其中图10A到图10N表示沿图3A中的II-II线截取的横截面，而图10O到图10P表示沿图3A中的III-III线截取的一组横截面；和

图11A是表示根据本发明实施例的半导体存储器制造方法的另一种配置，而图11B是沿图11A中的IV-IV线截取的截面图；

图12是表示根据本发明实施例的半导体存储器的其他配置的截面图。

最佳实施例的描述

在下文中将参照附图说明本发明的一些实施例。

(1)半导体存储器的配置

图2是表示根据本发明实施例的半导体存储器的配置的透视图。

如图2所示，在半导体存储器中，在半导体衬底上按列方向相互以一定的间距设置许多凸状硅层(一种导电类型条形凸状部分)24a、24b……，以及在半导体衬底上按行方向相互以一定的间距设置控制栅30a、30b……。在凸状硅层24a、24b……和控制栅30a、30b……交叉面积内的凸状硅层24a、24b……上形成半导体存储器件(晶体管)Tr

(半导体存储元件的基本配置)

在下文中将参照图3B说明位于图2所示的一些晶体管Tr之间控制栅3a和凸状硅层24a的交叉面积内的晶体管(半导体存储元件)的基本配置。

在晶体管中，设置从P型硅基体21凸出而具有一对相对的侧表面的P型凸状硅层24a。P型硅基体21和凸状硅层24a构成半导体的衬底。

在凸状硅层24a两则的硅基体21表面上形成一对n型源/漏区23a、23b。

用由氧化硅膜组成的第一栅绝缘膜(第一绝缘膜)22a覆盖凸状硅层24a的上表面。用由氧化硅膜组成的第二绝缘膜22覆盖凸状硅层24a的侧表面和第一及第二源漏区23a、23b的表面。

从凸状硅层24a的一个侧表面到第一源/漏区23a的表面经由第二绝缘膜22设置第一浮置栅27a。从凸状硅层24a的另一个侧表面到第二源/漏区23b的表面经由第二绝缘膜22设置第二浮置栅27b。浮置栅27a、27b的所有底表面分别位于对应的源/漏区23a、23b上。用例如像具有低电阻的多晶硅之类等等的导电体构成第一和第二浮置栅27a、27b。一对浮置栅27a、27b起用于累积电荷的电荷累积部分作用。

置于浮置栅27a、27b和凸状硅层24a之间的第二绝缘膜22起第二栅绝缘膜作用。最理想是，应该使第二绝缘膜22的膜厚度设定在100纳米以使在沟道中迁移的热电子越过第二绝缘膜22的能量势垒而且使在累积电荷期间的电场能够对沟道有足够的影响。另一方面，最理想是，使膜厚度应该设定到大于3纳米以使累积电荷的泄漏能够减少得尽可能少。同样，用由氧化硅膜组成的第三绝缘膜覆盖浮置栅27a、27b的表面。

设置在第一浮置栅27a、凸状硅层24a的上表面和第二浮置栅27a、27b上延伸的控制栅30a。控制栅30a经由第一绝缘膜22a与凸状硅层24a的上表面相对，而且也经由第三绝缘膜29与浮置栅27a、27b相对。

位于第一和第二源/漏区23a、23b之间并且从凸状硅层24a的一个侧面经由凸状硅层24a的上表面延伸到凸状硅层24b的另一个侧面的区域起沟道作用。

在上述的配置中，如图4所示那样排列在各个部分之间的耦合电容。更详细地说，在控制栅30a和衬底21之间的凸状硅层24a内有由绝缘膜22a形成的耦合电容CO1和由耗尽层形成的耦合电容CO2。

同样，在浮置栅27a、27b和控制栅30a之间分别有耦合电容C11、C21。

同样，在浮置栅27a、27b和相对应的源/漏区23a、23b分别有C12、C22。

同样，在浮置栅27a、27b和衬底之间的凸状硅层24a内有由绝缘膜22形成的耦合电容C13、C23和由耗尽层形成的耦合电容C14、C24。

(半导体存储器的总配置)

下一步，在下文中将说明包括外围电路的半导体存储器的总配置。

如以上参照图2所说明的那样，在半导体存储器中把许多晶体管Tr排列成行和列。

如图2所示，在凸状硅层24a、24b……上断断续续地以一定的间距排列列成一列的许多晶体管。在这样的情况下，通过在相邻晶体管Tr的操作层24t之间放置高浓度杂质区(元件绝缘层)24s…能够实现元件隔离而没有故障。如图11A和图11B所示，通过去除在一列列中相邻晶体管Tr之间的区域可以防止相邻晶体管Tr之间的相互干扰。在后面的制造方法条目中描述详细的结构。

再一次如图2所示，集成置于在相邻列中的凸状硅层24a、24b之间的源/漏区23b并为在相邻列中的晶体管Tr之间所公用。这种结构对在别的相邻列中的晶体管Tr同样适用。源/漏区23a、23b…分别起位线(BL)作用。

此外，设置在相邻列中的许多晶体管上延伸的控制栅30a、30b。在相邻列中的晶体管的浮置栅27a、27b之间控制栅30a、30b经由在凹形部分31内的厚绝缘膜34与源/漏区23a、23b…相对。厚绝缘膜34具有比在外围部分上的绝缘膜厚的厚度。

用条形多晶硅膜(导电膜)构成控制栅30a、30b并分别起字线作用。

一种氧化硅膜36，虽然在图2中没有表示出，但是如图3B所示，在元件的整个表面上形成。

下一步，将在下文说明半导体存储器的外围电路的一个例子。

图5是表示在行和列中排列的许多晶体管的所有排列当中的晶体管的2行2列部分排列以及外围电路中的编程电压电源部分和读出放大器部分的电路图。

如图5所示，用位线BL1、BL2、BL3使编程电压电源部分和读出放大器经由编程/读出放大器选择器与源/漏区23a、23b、23c…连接。使字线WL1、WL2与控制栅30a、30b连接。

用编程/读出放大器选择器选择编程电压电源部分和读出放大器中的任何一个与位线BL1、BL2、BL3连接。

用编程电压电源部分在晶体管Tr中编程数据。然后，存储的数据由读出放大器通过检测流过晶体管Tr的各个电流且在相邻的位线BL1/BL2、BL2/BL3之间电流方向是交替的而读出。

如以上所述，根据本发明实施例的半导体存储器，由一对浮置栅27a、27b形成每一个元件二位，通过电荷累积进入第一浮置栅27a内或没有电荷进入第一浮置栅27a内和电荷累积进入第一浮置27b内或没有电荷累积进入第一浮置栅27b内的可能的组合能够形成四值。

此外，由于在半导体基体21的表面上形成的凸状硅层24a的两个侧表面上设置浮置栅27a、27b而凸状硅层24a的侧表面被用作沟道，因此能够减少元件形成面积，同样，由于在浮置栅27a、27b下面设置源/漏区23a、23b，因此能够实现半导体存储器的较高密度。

并且，在与源/漏区23a、23b相对的控制栅30a、30b的面积内的控制栅30a、30b和源/漏区23a、23b之间设置厚绝缘膜34而因此产生高电位差。所以，能够防止在这些面积内的电介质击穿。

(2)半导体存储器驱动方法

下一步，在下文中通过使用图2中的半导体存储器和参照图6A、图6B、图7A到图7D、图8和图9将描述根据本发明实施例的半导体存储器驱动方法。

(i)编程操作

图6A是表示在驱动方法内的编程操作中在浮置栅23a、23b内热载流子(高能量载流子)的产生和活动行为的截面图。图6B是表示在编程操作中未选择的半导体存储元件的状况的截面图。

在这样的实施例中，如图6A所示，在漏区23b侧的浮置栅27b内累积热载流子的电荷。第一源/漏区23a被用作源而第一源/漏区23b被用作漏。在编程中，由从源区23a指向漏区23b的电场产生的载流子被用作注入载流子。

为了执行编程操作，把大约+4.5伏的编程电压(Vpp)加到漏区23b和控制栅30a，而把源区23a设定到0伏。

因此，在凸状硅层24a的沟道内产生从源23a指向漏23b的电场。当电子在沟道内迁移时而得到能量，并且在超过栅绝缘膜22的能量势垒而跃移到第二浮置栅27b期间由该电场加速从源区23a抽出的电子。

这时候，由于浮置栅27b靠在电子加速方向内的凸状硅层24a的上沟道旁，因此电子按没有改变其方向的原来样子注入浮置栅27b。所以，在浮置栅27b方向上加速电子的能量几乎是照没有由分散引起损失的原来状况用作超过栅绝缘膜22的电位的能量。因此，实施用低电压编程是可以行得通的。

而且，由于把用作电荷累积部分的一对浮置栅27a、27b相互分开以便把凸状硅层24a放在浮置栅27a、27b之间，因此注入到浮置栅27a、27b的电荷绝不相互干扰从而能够清晰地识别为数据编程的内容。此外，由于用导电体制成浮置栅27a、27b，所以注入的热载流子(电荷)能够在浮置栅27a、27b中均匀分布。因此，完全能够控制晶体的“导通”/“关断”。

在这样的情况下，超过绝缘膜22a、29的能量势垒并注入到控制栅30a的热电子立即经由控制栅30a流到与控制栅30a连接的电源。

另外，在数据的编程期间，如图6B所示，在未选择的晶体管中，O伏施加于控制栅30a和源23a，并把编程电压(Vd)经由与选择的晶体管连接的位线加到漏23b。而浮置栅27b的电位被漏23b和浮置栅27b之间的耦合电容上拉到漏电位Vd(Vpp)。所以，减小漏23b和浮置栅27b之间的电位差。因此，能够防止由高电场对漏23b和浮置栅27b之间绝缘膜22造成的内能带隧道效应引起的电介质击穿。

通过执行如图6A所示的编程操作能够形成如图7A、图7B、图7C和图7D所示的四值状态。

图7A、图7B、7C和图7D分别是表示四种不同的电荷累积状态的半导体存储器元件截面图。

在这里，把在第一浮置栅27a中累积载流子的状态设定为第一位的第一二进制数值，而把在第一浮置27a中没有累积载流子的状态设定为第一位的第二二进制数值。同样，把在第二浮置栅27b中累积载流子的状态设定为第二位的第三二进制数值，而把在第二浮置栅27b中没有累积载流子的状态设定为第二位的第四二进制数值。

图7A表示在第一和第二浮置栅27a、27b二者中都没有累积电荷的状态。换言之，图7A表示在第一位中设定第二二进制数值而在第二位中设定第四二进制数值这样的数据。把这样的数据表示为(0，0)。

图7B表示仅在第一浮置栅27a中累积电荷的状态。换言之，图7B表示在第一位中设定第一二进制数值而在第二位中设定第四二进制数值这样的数据。把这样的数据表示为(1，0)。

图7C表示仅在第二浮置栅27b中累积电荷。换言之，图7C表示在第一位中设定第二二进制数值而在第二位中设定第三二进制数值这样的数据。把这样的数据表示为(0，1)。

图7D表示在第一和第二浮置栅27a、27b二者中都累积电荷的状态。换言之，图7D表示在第一位中设定第一二进制数值而在第二位中设定第三二进制数值这样的数据。把这样的数据表示为(1，1)。

(ii)读操作

下一步，参照图7A、图7B、图7C和图7D在下文中将说明读出如以上所描述编程的数据的操作。

图8是表示漏电流id相对于漏电压Vd的特性曲线的曲线图。在图7A、图7B、图7C和图7D中，假定从第二源/漏区23b到第一源/漏区23a方向的检测电流为id1(用实线表示)，而以与电流id1相反方向流动的检测电流为id2(用虚线表示)。

在存储数据的读出操作中，把栅电压Vcg(2.3伏)施加于控制栅30a。把读电压Vd(1.5伏)施加于作漏的第二源/漏区23b。使作源的第一源/漏区23a接地(Vs＝0伏)。这时候，由于漏电流id1在源区23a和漏区23b流动，因此检测这样的漏电流id1。

随后，把栅电压Vcg(2.3伏)施加于控制栅30a。把读电压Vd(1.5伏)施加于作漏的第一源/漏区23a。使用源的第二源/漏区23b接地。这时候，由于漏电流id2在源23b和漏23a之间流动，因此检测这样的漏电流id2。

在数据(0，0)的读出操作中，由于在浮置栅27a、27b两者中都没有累积电子，因此浮置栅27a、27b的电位都没有被下拉。所以，由栅电压Vcg和漏电压Vd上拉浮置栅27a、27b的电位。而且，由于电荷累积状态是两侧对称的，因此即使交换源和漏，漏电流id1、id2两者也都具有大的数值。图8内表示漏电流id1的id-Vd特性曲线。

在数据(1，0)的读出操作中，首先为了检测漏电流id1，如以上所说明那样施加栅电压Vcg和漏电压Vd。在源侧的累积电荷的浮置栅27a的电位被累积的电子下拉。此外，电源电压Vs经由浮置栅27a和源23a之间耦合电容下拉在源侧的浮置栅27a的电位。所以，仍能够切断沟道而与施加栅电压Vcg和漏电压Vd无关。因此能够减小漏电流。

然后，交换源和漏，为了检测漏电电流id2，如以上所说明那样施加栅电压Vcg和漏电压Vd。栅电压Vcg上拉在源侧的没有累接电子的浮置栅27b的电位。相反，栅电压Vcg和漏电压Vd经由耦合电容上拉在漏23a侧的累积电子的浮置栅27a的电位。所以，即使在漏23a侧的浮置栅27a内累积电子，也能够导通沟道从而能够相对地增大漏电流id2。

图8表示在累积电子的第一浮置栅27a侧的第一源/漏区23a被用作源时在“关断”状态下的漏电流id1。

在数据(0，1)的读出操作中，由于电子累积状态在横向上与在数据为(1，0)时获得的电子累积状态相反，因此检测的漏电流id1、id2量值是与在数据(1，0)状况下检测的电流id1、id2量值颠倒的。图8表示在没有累积电子的第一浮置栅27a侧的第一源/漏区23a用作源时获得的“导通”状态下的漏电流id1。

在读出数据(1，0)和数据(0，1)的情况下，用以上的漏电压Vd的浮置栅电位上拉和用源电压Vs的浮置栅电位下拉使产生增大所谓的“电流窗口”的效果得以实现。在这里，电流窗口起识别“导通”状态和“关断”状态的界限指标作用。换言之，以上所述的电流窗口是“导通”状态下漏电流的最低值和“关断”状态下漏电流最高值之差。更详细地说，电流窗口相当于仅在一个浮置栅上的“1”编程的存储器元件的漏和源之间以不同方向施加电压时获得的漏电流数值之差。

在数据(0。1)的读出中“导通”状态的漏电流id1和数据(1，0)的读出中“关断”状态的漏电流id1之间差表示图8中的电流窗口。

其次，在数据(1，1)的读出操作中，由于在浮置栅27a、27b两者中都累积电子，因此浮置栅27a和27b的电位都被下拉。并且由于电荷累积状是两侧对称的，因此漏电流id1和id2两者都被减小到非常小的数值。图8表示漏电流id1的id-vd特性曲线。

此外，就如以上所述检测的漏电流id1、id2而论，通过识别电流数值

的大小和电流方向的组合读出第一位和第二位。

如以上所述，在使用以上所述的实施例的半导体存储器期间的存储数

据的读出操作中，由于能够根据宽的电流窗口进行存储数据的读出，

因此能够读出清晰识别的四值状态。

(iii)擦除操作

下一步，下文将说明存储数据的擦除操作。

为了擦除存储数据，如图9所示，例如，把控制栅30a、30b…设定到0伏并增大源和漏23a、23b两者的电压(例如，Vee＝12伏)。

在这样的情况下，由于源/漏区23a、23b与相应的浮置浮27a、27b相对，因此由福勒-诺尔德哈姆(Fowler-Nordheim)电流(F-N电流)经由在浮置栅27a或27b和源/漏区23a或23b之间具有小的膜厚度(例如大约5纳米)的氧化硅膜22能够容易地从源/漏区23a、23b抽出在浮置栅27a、27b中累积的电子。

在正规的快速擦写存储器中，芯片擦除用作数据擦除以致增大衬底的电压。在本发明的半导体存储器的情况下，由于在选择与衬底无关的源/漏单元内进行数据擦除，因此不仅能够进行芯片擦除而且也能够进行一个元件单元(存储块单元)擦除。

如以上所述，在根据本发明实施例的半导体存储器驱动方法中，由第一和第二浮置栅27a形成每一个元件二位，而由在第一浮置栅27a上电荷累积或没有电荷累积和在第二浮置栅27b上电荷累积或没有电荷累积的组合选定4值状态，并且通过检测漏电流方向和漏电流量值能够读出4值状态。

(3)半导体存储器制造方法

下一步，在下文中将参照图10A到图10P说谎明根据本发明第三实施例的半导体存储器制造方法。

图10A到图10N相当于沿图3A中的II-II线截取的横10O和图10P相当于一组沿图3A中的II-II线和III-III线分别截取的横截面图。

下面是，如下文所述那样制造许多晶体管被排列成行和列的半导体存储器。

首先，如图10A所示，通过外延生长等等在P型硅基体21上形成浓度低于硅基体21的P型(一种导电类型)硅晶层24。

其次，通过热氧化形成大约10纳米厚度的氧化硅膜(下面的绝缘膜)38，然后用化学气相沉积方法(CVD法)形成大约50纳米厚度的氮化硅膜(抗氧化膜)32和大约300纳米厚度的氧化硅膜(上面的绝缘膜)25。

然后，如图10B所示，在氧化硅膜25上形成抗蚀剂膜，而且通过使抗蚀剂膜构成图形而形成在列方向上以一定的间距互相并行排列的带状抗蚀剂掩模(耐刻蚀掩模)26。

随后，根据抗蚀剂掩模26序贯地刻蚀氧化硅膜25、氮化硅膜32和氧化硅膜38并且刻蚀硅晶层24。因此，形成在列方向上互相以一定的间距并行排列的带状图形薄层，而且在带状图形薄层下面形成在列方向上互相以一定的间距并行排列的条形凸状硅层24a、24b。以上结构适用于硅衬底。由全都经构成图形处理的氧化硅膜38a、氮化硅膜32a和氧化硅膜25a组成带状图形薄层。最上面的条形氧化硅膜25a被用作离子注入掩模。在图10B中，标记31表示在刻蚀氧化硅膜25、氧化硅膜32、氧化硅膜38和凸状硅层24以后形成的凹状部部分。

然后，去除抗蚀剂掩膜26。而且，如图10C所示，通过热氧化在凸状硅层24a、24b的两侧形成起离子注入掩模作用并具有20到30纳米厚度的氧化硅膜(绝缘膜)37。这时候，在相邻凸状硅层24a、24b之间露出的硅基体21表面上同样形成20到30纳米厚度的氧化硅膜(绝缘膜)37。

而且，如图10C所示，在用在凸状硅层24a、24b的上表面和侧表面上的氧化硅膜25a和37作掩模时，透过在硅基体21表面上的氧化硅膜37离子注入n型(相反的导体类型)杂质。这时候，必须设定使离子透入在硅基体21表面上的氧化硅膜37的离子注入条件。另一方面，由于离子注入方向大体上是与硅基体21的表面垂直的，因此离子不透入在凸状硅层24a、24b侧表面上的氧化硅膜37。结果，在硅基体21的表面上沿列方向延伸的带状区域内形成把凸状硅层24a、24b置于其间高浓度的第一n型(相反导电类型)区(第一源/漏区)23a和第二n型区(第二源/漏区)23b。

此外，如图10D所示，去除剩余的氧化硅膜25a和37。然后，如图10E所示，当使用条状图形薄层中的氮化硅膜32a作掩模时，在凸状硅层24a、24b的侧表面上和在相邻凸状硅层24a、24b之间露出的硅基体21表面上通过热氧化形成大约10纳米厚度的氧化硅膜(绝缘膜)28。

然后，如图10F所示，用CVD法在整个表面上形成大约130纳米厚度的氮化硅膜(抗氧化膜)33。而且，如图10G所示，通过各向异性刻蚀氮化硅膜33在凸状硅层的侧表面上形成侧壁绝缘膜33a。这时候，在氮化硅膜33的刻蚀中会轻微地刻蚀原来在凸状硅层24a、24b上表面上形成的氮化硅膜32a，但是大部分氮化硅膜32a仍保留。

而且，如图10H所示，当用侧壁绝缘膜33a和在凸状硅24a、24b上表面上方的氮化硅膜32a作掩模时，有选择地使凸状硅层24a、24b之间的硅基体21热氧化。因此，形成具有大约50纳米的厚度并在带状的第一和第二n型区域23a、23b的中间面积上沿列方向延伸的带状氧化硅膜(厚绝缘膜)34。

此外，如图10I所示，去除侧壁绝缘膜33a和在凸状硅层24a、24b上表面上方的氮化硅膜32a。随后，如图10J所示，去除在凸状硅层24a、24b的上表面和侧表面上以及在硅基体21上的氧化硅膜38a、28。这时候，由于形成比氧化硅膜38a、28的膜厚度厚的氧化硅膜34的膜厚度，因此厚的氧化硅膜34没有被除去而其大部分仍保留。

然后，如图10K所示，用热氧化在露出的凸状硅层24a、24b的上表面和侧表面上以及在硅基体21表面上形成起栅绝缘膜作用的新氧化硅膜(第一绝缘膜)22。而且，如图10L所示，用CVD法在整个表面上形成大约130纳米厚度的多晶硅膜(第一导电膜)27。

而且，如图10M所示，通过借助于各向异性刻蚀刻蚀多晶硅膜27，在凸状硅层24a、24b的侧表面上经由氧化硅膜22形成由在列方向上连续延伸的多晶硅膜组成的导电侧壁(第一和第二导电侧壁)27a、27b。

使构成在选择氧化法中使用的侧壁绝缘膜33a的氮化硅膜33的膜厚度大体上等于构成导电侧壁27a、27b的多晶硅膜27的膜厚度。所以，在第一n型区域23a上能够形成从在第一n型区域23a侧的凸状硅层24a的侧表面延伸到厚绝缘膜34尾部的第一导电侧壁27a，而在第二n型区域23b上能够形成从在第二n型区域23b侧的凸状硅层24a的侧表面延伸到厚绝缘膜34的尾部的第二导电侧壁27b。同样，在凸状硅层24b的侧表面上形成延伸到厚绝缘膜34的尾部的第一导电侧壁27a和延伸到厚绝缘膜34的尾部的第二导电侧壁27b。

然后，如图10N所示，用热氧化在由多晶硅膜组成的导电侧壁27a、27b的表面上形成大约8纳米厚度的氧化硅膜(第二绝缘膜)29。在导电侧壁27a、27b的表面上必须形成比厚氧化硅膜34薄的氧化硅膜29。

而且，如图10O所示，用退火工艺方法使源/漏区23a、23b中的导电性杂质激活并扩散到周边部分。然后，例如用CVD法在整个表面上形成大约250纳米的多晶硅膜(第二导电膜)30。

此外，如图10P所示，用光刻工艺方法在行方向上形成相互以一定间距并行的许多带状抗蚀剂掩模(耐刻蚀掩模)35。然后，根据抗蚀剂掩模35刻蚀多晶硅膜30。因而，形成与带状凸状硅层24a、24b交叉的许多带状控制栅30a。作为刻蚀条件，例如使用含有Cl₂+O₂的混合气体以及选择气体类型和气体流动速度以使多晶硅对氧化硅膜选择的刻蚀比率超过30。

此外，用离子注入方法按照上述的抗蚀剂掩模把P型杂质掺入凸状硅层24a、24b。所以，形成存在于控制栅30a、30b之间作为高浓度杂质层的凸状硅层24a、24b。如图2所示，在控制栅30a下面的凸状硅层24a、24b用作具有低浓度P型杂质的工作层24t，同时没有用抗蚀剂掩模35覆盖的凸状硅层24a、24b用作具有比工作层24t高的P型杂质浓度的元件绝缘层24s。在相应的工作层24t内形成半导体存储元件Tr的沟道区。

随后，如图10P中的下面的图所示，通过根据抗蚀剂掩模35的刻蚀去除在导电侧壁27a、27b上没有用抗蚀剂掩模覆盖的氧化膜29。作为刻蚀条件，例如，使用含有C₄F₈+CH₂F₂+Ar的混合气体以及选择气体类型和气体流动速度以使氧化硅膜对硅的选择刻蚀比率超过30。在这样的情况下，厚度比氧化硅膜29的厚度厚的绝缘膜34仍保留在位于相邻的凸状硅层24a、24b之间和相对的导电侧壁27a、27b之间的硅基体21上的厚绝缘膜区域内。由于这个原因，当去除在相邻的控制栅30a、30b之间的导电侧壁27a、27b表面上的氧化硅膜29时防止位于相邻的凸状硅层24a、24b之间和相对的侧壁27a、27b之间的硅基体21的暴露是可以实现的。

此外，如图10P中的下面的图所示，通过根据同一抗蚀剂掩模35的刻蚀去除没有用控制栅30a覆盖而被暴露的导电侧壁27a、27b。作为刻蚀条件，例如，使用含有Cl₂+O₂的混合气体以及选择气体类型和气体流动速度以使多晶硅对氧化硅膜的选择刻蚀比率大于30。结果，如图2所示，在控制栅30a、30b下面形成半导体存储元件中的第一和第二浮置栅27a、27b，并且在半导体存储元件Tr当中浮置栅27a、27b被分开。

这时候，还刻蚀在相邻的控制栅30a、30b之间露出的凸状硅层24a、24b。然而，由于是用单晶硅构成的凸状硅层24a、24b的刻蚀速度慢而不是用多晶硅构成的浮置栅27a、27b的刻蚀速度慢，因此即使在所有的浮置栅27a、27b被去除时凸状硅层24a、24b的刻蚀量也是非常小的，因而大部分凸状硅层24a、24b仍保留。另外，由于用氧化硅膜34覆盖在相邻的控制栅之间的面积内的硅基体21，所以像这样的硅基体21是不被刻蚀的。

此后，在整个表面上形成氧化硅膜36，从而经由正规的步骤完成半导体存储器。图3B是半导体存储器的截面图。

就上述内容来说，虽然通过使本发明限定在沿图3A中的II-II线和III-III线截取的截面图范围内说明半导体存储器制造方法，但是需要说明的是本发明可以应用于能够构成半导体存储器的全部范围。

如以上所述。在根据本发明实施例的半导体存储器制造方法中，当在相邻的控制栅30a、30b之间的导电侧壁27a、27b被分开时，厚氧化硅膜34能够使在导电侧壁27a、27b之间的硅基体21避免被刻蚀。从而，减小表面的不平整度。因此，排除在不平整表面上形成膜等等时发生所谓的膜断接等等的可能性是可以实现的，排除刻蚀硅基体21等等造成缺陷的可能性也是可以实现的。

在以上的第二实施例中，在图10N中的步骤内，用热氧化形成的氧化硅膜29被用作覆盖导电侧壁27a、27b的绝缘膜。可以使用通过按氧化硅膜、氮化硅膜和氧化硅膜次序叠合获得的三叠层绝缘膜作所谓的ONO膜。在这样的情况下，可以使三叠层绝缘膜的总膜厚度适当地小于厚绝缘膜34的膜厚度，并且可以使三叠层绝缘膜的总膜厚度大体上等于单层氧化硅膜29的膜厚度。在导电侧壁27a、27b上通过用热氧化法在部分面积上形成三叠层绝缘膜中的最下面的氧化硅膜而然后用CVD法在所有的表面上形成上面的二层绝缘膜以致能够形成用作ONO膜的三叠层绝缘膜。因为在所有表面上形成作ONO膜的三叠层绝缘膜中的至少二层，所以增大介于凸状硅层24a、24b和控制栅30a之间的绝缘膜的厚度，但是没有发生问题。

并且，在图10P中的步骤内，当去除在相邻控制栅30a、30b之间的导电侧壁27a、27b时，差不多就剩下凸状硅层24a、24b。然而，为了除了分开浮置栅27a、27b以外还分开凸状硅层24a、24b可以通过过量刻蚀去除在相邻控制栅30a、30b之间的凸状硅层24a、24b。

在这样的情况下，把相互分开的许多像岛一样的凸状硅层24t有规律地排列成行和列。在去除凸状硅层24a、24b以后留下在凸状硅层24a、24b的侧表面上形成的氧化硅膜22，但是像这样的氧化硅膜22通过轻微刻蚀可以被去除。在图11A的平面图和图11B的沿图11A中的IV-IV线截取的截面图中表示以这种方法制造的半导体存储器。在图11A和图11B中，由于与图3A和图3B中的标记相同的标记表示与在图3A和图3B中的组成元件相同的组成元件，所以将省略它们说明。

如以上所述，参照一些实施例详细地说明本发明，但是本发明的范围不局限于在以上的实施例中详细说明的一些例子。在本发明的范围内可以包括没有脱离本发明的要点的上述实施例的变换。

例如，在上述的一些实施例中，多晶硅可以用作浮置栅27a、27b和控制栅30a、30b…的材料。而且可以使用其他的导电材料。

并且，在上述的一些实施例中，如图3A所示，在相应的源/漏区23a、23b上分别排列浮置栅27a、27b的所有底表面。但是如表示在源/漏区23b上只有浮置栅27b的图12所示，可以包括在源/漏区27a、27b上分别排列浮置栅27a、27b的部分底表面的情况。

Claims (19)

1.一种半导体存储器，包括半导体存储元件，该元件包括：

一种导电类型半导体衬底，其上形成有具有一对相对的侧表面的凸状部分；

在凸状部分两侧的半导体衬底表面上形成的一对相反导电类型源/

漏区；

用于覆盖凸状部分上表面的第一绝缘膜；

用于覆盖凸状部分的侧表面和源/漏区的第二绝缘膜；

设置在凸状部分的侧表面上经由第二绝缘膜分别与侧表面和源/漏区相对的一对浮置栅；

在浮置栅上形成的第三绝缘膜；以及

分别经由第一绝缘膜与凸状部分的上表面相对和经由第三绝缘膜与浮置栅相对的控制栅。

2.根据权利要求1的半导体存储器，其中排列在所述一对源/漏区之间并且从凸状部分的一个侧表面经由上表面延伸到另一个侧表面的凸状部分表面区域起沟道区作用，而所述一对浮置栅起用于累积电荷的电荷累积区作用，以及

通过所述一对浮置栅每一个元件形成二位，并且通过在各浮置栅上有电荷累积或没有电荷累积的组合形成4值状态。

3.根据权利要求1的半导体存储器，其中所述凸状部分是由半导体衬底上的半导体层形成的。

4.根据权利要求1的半导体存储器，其中半导体存储元件为多、个排列成列和行。

5.一种半导体存储器，包括：

一种导电类型半导体衬底，其上许多条形凸状部分在列方向上以一定的间距设置，每个凸状部分具有一对相对的侧表面；

在条形凸状部分的两侧的半导体衬底表面上形成的一对相反导电类型源/漏区；

用于覆盖条形凸状部分上表面的第一绝缘膜；

用于覆盖各个条形凸状部分的侧表面和源/漏区的第二绝缘膜；

经由第二绝缘膜与条形凸状部分的侧表面和源/漏区相对并且沿条形凸状部分的侧表面以一定间距排列的多对的浮置栅；

在浮置栅上形成的第三绝缘膜；以及

经由第一绝缘膜与条形凸状部分上表面相对和经由第三绝缘膜与多对的浮置栅相对并且在行方向上以一定的间距设置的许多控制栅；

其中半导体存储元件是在控制栅和条形凸状部分的交叉区域上形成的。

6.根据权利要求5的半导体存储器，其中条形凸状部分是由半导体衬底上的半导体层形成的。

7.根据权利要求5的半导体存储器，其中在相邻带凸状部分内的存储元件共用位于相邻条形凸状部分之间的源/漏区。

8.根据权利要求5的半导体存储器，其中位于一列的条形凸状部分内的半导体存储元件之间的部分起元件绝缘层作用，其导电类型杂质浓度比形成半导体存储元件的部分高。

9.根据权利要求5的半导体存储器，其中控制栅和源/漏区在位于相邻条形凸状部分间的凹形区域内的浮置栅之间的区域经由绝缘膜相互相对，并且在相对的区域中的绝缘膜具有比在浮置栅下面的绝缘膜厚的厚度。

10.一种半导体存储器制造方法，包括步骤：

通过根据在半导体衬底上的掩模有选择地刻蚀半导体衬底形成具有

一对相对的侧表面的凸状部分；

基于掩模把相反导电类型杂质掺入在凸状部分两侧的半导体衬底表面区域，使得在凸状部分的两侧分别形成相反导电类型源/漏区，凸状部分位于其间；

在凸状部分的上表面和两侧表面以及源/漏区的表面上形成绝缘膜；

在所有表面上形成第一导电膜；

通过各向异性刻蚀第一导电膜形成经由绝缘膜与凸状部分的侧表面和源/漏区相对的一对浮置栅；

在浮置栅的表面上形成绝缘膜；

在所有表面上形成第二导电膜；以及

通过使第二导电膜构成图形形成控制栅，它经由在凸状部分的上表面上的绝缘膜与凸状部分的上表面相对并且经由在浮置栅表面上的绝缘膜与浮置栅相对。

11.一种半导体存储器制造方法，用于制造在半导体衬底上有许多半导体存储元件排列成行和列的半导体存储器，

该方法包括步骤：

(i)在一种导电类型半导体衬底上在列方向上以一定的间距形成各含有抗氧化膜的许多带状图形薄层；

(ii)通过刻蚀从带状图形薄层的两侧露出的半导体衬底，形成各具有一对相对的侧表面的许多条形凸状部分；

(iii)用离子注入在条形凸状部分两侧的半导体衬底表面层上形成相反导电类型源/漏区；

(iv)露出带状图形薄层的抗氧化膜；

(v)在所有表面上形成新的抗氧化膜；

(vi)通过各向异性刻蚀新的抗氧化膜分别在条形凸状部分的两

个侧表面上形成由新的抗氧化膜组成的侧壁绝缘膜；

(vii)在侧壁绝缘膜之间的源/漏区上通过用带状图形薄层的侧壁绝缘膜和抗氧化膜作掩模有选择地氧化源/漏区的表面形成厚绝缘膜；

(viii)在保留厚绝缘膜的同时暴露条形凸状部分和半导体衬底的表面，然后在暴露的表面上形成绝缘膜；

(ix)在所有的表面上形成第一导电膜；

(x)通过各向异性刻蚀第一导电膜在条形凸状部分的侧表面上经

由与厚绝缘膜末端部分重叠搭接的绝缘膜分别形成第一和第二导电侧壁；

(xi)在第一和第二导电侧壁的表面上形成膜厚度比厚绝缘膜的膜厚度薄的绝缘膜；

(xii)在所有的表面上形成第二导电膜；

(xiii)通过使第二导电膜构成图形在行方向以一定的间距形成许多带状控制栅；以及

(xiv)顺序地去除在相邻控制栅之间的区域内的绝缘膜和第一及第二导电侧壁而实现元件绝缘，并且在控制栅下面的条形凸状部分侧表面上分别形成第一和第二浮置栅。

12.根据权利要求11的半导体存储器制造方法，其中每个带状图形薄层由下绝缘膜、抗氧化膜和上绝缘膜组成。

13.根据权利要求11的半导体存储器制造方法，进一步包括：

在步骤(iii)前，在条形凸状部分的侧表面和在条形凸状部分两侧的半导体衬底的表面上形成绝缘膜。

14.根据权利要求11的半导体存储器制造方法，其中步骤(xi)中的第一和第二导电侧壁表面上形成的绝缘膜，由通过层叠氧化物膜、氮化物膜和氧化物膜获得的三层的绝缘膜和单层氧化物膜中的任一膜组成。

15.根据权利要求11的半导体存储器制造方法，进一步包括：

通过把一种导电类型杂质掺入在步骤(xiv)后的相邻控制栅之间的区域内的条形凸状部分，形成元件绝缘层，其导电类型杂质浓度比在控制栅下面的条形凸状部分高。

16.一种半导体存储器驱动方法，驱动包括半导体存储元件的半导体存储器，该半导体存储元件包括一种导电类型半导体衬底，其上设置具有一对相对的侧表面的凸状部分；在凸状部分两侧的半导体衬底表面上形成的一对相反导电类型源/漏区；用于覆盖凸状部分上表面的第一绝缘膜；用于覆盖凸状部分的侧表面和源/漏区的第二绝缘膜；在凸状部分侧表面上分别设置的经由第二绝缘膜分别与侧表面和源/漏区相对的一对浮置栅；在浮置栅上形成的第三绝缘膜；以及设置的分别经由第一绝缘膜与凸状部分的上表面相对和经由第三绝缘膜与浮置栅相对的控制栅，并且在半导体存储元件中凸状部分的排列在源/漏区之间而且从凸状部分的一个侧表面经由上表面延伸到另一个侧表面的表面区域起沟道区作用，

该方法包括步骤：

通过对作为漏极的源/漏区和控制栅施加电压在沟道内产生高能量电荷；以及

使电荷经由第二绝缘膜注入到在漏极侧的浮置栅而在浮置栅内累积电荷以控制半导体存储元件的阈电压。

17.根据权利要求16的半导体存储器驱动方法，进一步包括：在漏极侧的浮置栅内累积电荷以控制半导体存储元件的阈电压后，检测在一个作源极的源/漏区和另一个作漏极的源/漏区之间流动的漏电流，和然后检测在一个作漏极的源/漏区和另一个作源极的源/漏区之间流动的漏电流的步骤。

18.根据权利要求17的半导体存储器驱动方法，进一步包括在检测漏电流后，通过把擦除电压相关于控制栅施加在累积电荷浮置栅侧的源/漏区，使浮置栅中累积的电荷排出流到累积电荷浮置栅侧的源/漏区的步骤。

19.一种半导体存储器驱动方法，用于驱动包括半导体存储元件的半导体存储器，该半导体存储元件包括一种导电类型半导体衬底，其上设置具有一对相对的侧表面的凸状部分；在凸状部分两侧的半导体衬底表面上形成的一对相反导电类型源/漏区；用于覆盖凸状部分上表面的第一绝缘膜；用于覆盖凸状部分的侧表面和源/漏区的第二绝缘膜；在凸状部分侧表面上分别设置的、经由第二绝缘膜分别与侧表面和源/漏区相对的一对浮置栅；在浮置栅上形成的第三绝缘膜；以及设置的分别经由第一绝缘膜与浮置栅相对的控制栅；并且在半导体存储元件中凸状部分的排列在源/漏区之间而且从凸状部分的一个侧表面经由上表面延伸到另一个侧表面的表面区域起沟道区作用，

该方法包括步骤为：

对由第一二进制数值和第二二进制数值中的任一个二进制数值组成

的第一位编程，其中第一二进制数值是通过把编程电压施加于控制栅和一个源/漏区而在一个浮置栅中注入和累积电荷的状态，第二二进制数值是在该一个浮置栅中没有累积电荷的状态；

对由第三二进制数值和第四二进制数值中的任一个二制数值组成的

第二位编程，其中第三二进制数值是通过把编程电压施加于控制栅和另一个源/漏区而在另一个浮置栅中注入和累积电荷的状态，第四二进制数值是在另一个浮置栅中没有累积电荷的状态；

通过把读出电压施加于与作源极的一个源/漏区相对的、作为漏极的另一个源/漏区，读出由相对于第一漏电流数值的第一二进制数值和相对于比第一漏电流数值大的第二漏电流数值的第二二进制数值中的任一个二进制数值组成的第一位，以检测流过源和漏的漏电流；

通过把读出电压施加于与作为源极的另一个源/漏区相对的、作为漏极的一个源/漏区，读出由相对于第三漏电流数值的第三二进制数值和相对于比第三漏电流数值大的第四漏电流数值的第四二进制数值中的任一个二进制数值组成的第二位，以检测流过源和漏的漏电流；以及

通过经由控制栅把擦除电压施加到至少任一个源/漏区和半导体衬底以排出任一个浮置栅中累积的电荷而擦除数据。

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