CN100350616C - 位线结构及其制造方法 - Google Patents
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Abstract
本发明是有关于一种位线结构，这种位线结构是具有表面位线(DLx)及埋入位线(SLx)，其中，埋入位线(SLx)是形成于具有渠沟隔离层(6)的渠沟中，且，是经由渠沟上部区域的覆盖连接层(12)及自对准接头层(13)接触掺杂区域(10)。
Description
发明领域
本发明是有关于一种位线结构及其制造方法。特别是，本发明是有关于一种次100纳米的位线结构及其制造方法，这种位线结构是适用于非易失性SNOR存储器电路，藉以在各种情况下选择性地驱动源极及漏极线。
发明背景
在实现存储器电路时，一种基本区别方式是根据其储存架构，其中，最具有代表性的存储器电路是包括：NAND架构及NOR架构。在这两种架构中，所谓的单晶体管存储器单元均需要排列为矩阵形式，且，这些单晶体管存储器单元均需要经由字线及位线驱动。
在NAND架构中，有鉴于多数个切换组件或储存组件均需要彼此串连，且，这些切换组件或储存组件均需要经由共享的选择栅极或选择晶体管驱动，因此，NOR架构的个别切换组件均需要平行排列或排列为矩阵形式，藉以使个别切换组件的选择成为可能。
第1图是表示所谓的SNOR架构(选择性NOR架构)的简单示意图，其中，相对于具有”共同源极”结构的NOR架构，个别切换组件SE1、SE2、...乃是利用个别源极线SL1、SL2、...及个别漏极线DL1、DL2、...选择性地驱动。这种选择性的驱动方法，举例来说，可以利用个别位线控制器BLC完成，藉以实现共同的位线BL1、BL2、...。另外，半导体电路排列的收缩及进一步整合亦可以利用这种方法实施，因为SNOR架构并不需要受限于预定的最小单元晶体管长度或频道长度。
第2图是表示根据第1图SNOR架构的已知布局方法的简单示意图。根据第2图所示，切换组件或存储器组件SE1、SE2、...是形成于半导体衬底的有源区域AA，且，有源区域AA是具有大致直条型的结构。这些排列成行的直条型有源区域AA表面是覆盖着排列成列的层积堆栈或字线堆栈WL1、WL2、...，且，这些排列成列的层积堆栈或字线堆栈WL1、WL2、...亦同样具有大致直条型的结构。藉此，排列成行的直条型有源区域AA及排列成列的字线堆栈W1、WL2、...的个别交叉点或重叠区域便可以形成多数个切换组件或存储器组件SE。
另外，接触区域可以连接至个别漏极区域D及源极区域S，其中，接触区域通常会形成于有源区域，且，接触区域会进一步延伸至相邻的隔离区域STI(浅渠沟隔离区域)。另外，源极线SL1、SL2、...及个别位线BL的漏极线DL1、DL2、...通常会放置于接触区域上方的另一覆盖层积(最好表示为第一金属层)中。在这种情况中，漏极线乃是经由对应接触区域K以连接至有源区域AA的对应漏极区域D，同样地，源极线亦是经由对应接触区域K以连接至有源区域AA的对应源极区域S。
在已知位线结构的情况下，主要缺点是不止两倍密集的金属层(由于额外源极线的缘故)，相较于共享源极架构的情况。有鉴于此，进一步缩放或进一步整合的可能性便会受到显著限制。
有鉴于此，为了改善整合密度，德国专利号码DE 100 62 245 A1便建议利用源极线及漏极线做为隔离网的间隔，藉以经由具有适当开口的额外隔离层，完成关连源极区域及关连漏极区域的接触。然而，形成于衬底表面且平行排列的源极线及漏极线的必要间隔将会相对较大，且，亦可能会妨害进一步的密集整合。
另外，美国专利号码US 6008522则提出一种埋入式位线，其中，埋入式位线是形成于隔离渠沟中，且，在各种情况下可以经由接头层对称地接触源极区域及漏极区域。
相对于此，本发明的主要目的则是提供一种位线结构及其制造方法，其特别适用于SNOR架构，藉以利用更低的空间需求并达到更高的密集整合。
根据本发明，本发明的上述及其它目的是利用这样一种位线结构来实现，该位线结构包括：
一表面位线，形成于一衬底表面上方，藉以连接多数个第一掺杂区域；以及
一埋入位线，形成于一衬底内部，藉以连接多数个第二掺杂区域，其方法是包括：
形成一渠沟于该衬底中；
形成一渠沟隔离层于该渠沟的一渠沟表面；
形成该埋入位线于该渠沟隔离层上该渠沟的一下部区域；
形成一覆盖隔离层于该埋入位线上该渠沟的一第一较上局部区域，其中该覆盖隔离层是形成一浅渠沟隔离区域；
形成多数个覆盖连接层于该埋入位线上该渠沟的一第二较上局部区域；以及
形成多数个自对准接头层于该衬底上区域，这些覆盖连接层是经由这些接头层电性连接至这些第二掺杂区域。
此外，本发明的上述及其它目的利用这样一种位线结构的制造方法来实现，该制造方法包括下列步骤：
形成一渠沟于一衬底中；
形成一渠沟隔离层于该渠沟的一渠沟表面；
形成一导电填入层于该渠沟的该渠沟隔离层表面，藉以实现一埋入位线；
形成一覆盖隔离层于该渠沟的一上部区域；
形成第一及第二掺杂区域于该衬底的表面；
形成多数个覆盖连接层于该导电填入层上该覆盖隔离层的局部区域；
形成多数个自对准接头层以连接这些覆盖连接层及这些第二掺杂区域；
形成一中间隔离层于该衬底的表面；
形成一导电层以做为一表面位线；以及
形成多数个接触区域以电性连接该表面位线)及这些第一掺杂区域。
特别是，利用更低的空间需求以实现SNOR存储器电路架构的位线结构可以利用表面位线及埋入位线达成，其中，表面位线可以形成于衬底表面上方，藉以连接多数个第一掺杂区域，且，连接多数个第二掺杂区域的埋入位线可以形成于衬底内部。这种方法是包括下列步骤：形成一渠沟于该衬底中；形成一渠沟隔离层于该渠沟的一渠沟表面；形成该埋入位线于该渠沟隔离层上该渠沟的一下部区域；形成一覆盖隔离层于该埋入位线上该渠沟的一第一较上局部区域；形成多数个覆盖连接层于该埋入位线上该渠沟的一第二较上局部区域；以及形成多数个自对准接头层于该衬底上区域，这些覆盖连接层是经由这些接头层电性连接至这些第二掺杂区域。
利用的该衬底最好是包括一硅半导体晶片；这些覆盖连接层最好是包括高掺杂复晶硅；且这些自对准接头层最好是包括硅化物。藉此，特别是，该埋入位线及关连掺杂区域是可以利用特别容易的方法及最低的特征大小进行连接。
特别是，在直接接触这些覆盖连接层及该衬底的情况下，本发明是可以得到改善的衬底接触或井区接触(若井区亦形成于衬底中)，且，本发明亦可以得到更同质的隧道效应及更强大的容忍度(相对于写入/抹除周期的数目及寄生二极管的减少)。另外，特别是，在该衬底具有多重井区结构的情况下，本发明亦可以得到复杂的表面井区接触，且，本发明亦可以得到空间需求的大幅降低。
较佳者，这些第一掺杂区域是形成漏极区域，且，这些第二掺杂区域是形成一非易失性SNOR存储器电路架构的源极区域，其中，关连字线堆栈是包括：一第一隔离层、一电荷储存层、一第二隔离层、及一控制层。利用这种方法，本发明是可以得到非易失性存储器的面积最佳化，诸如：快闪可抹除程序化只读存储器(EPROM)、电性可抹除程序化只读存储器(EEPROM)、及诸如此类的非易失性存储器。
相对地，在一种位线结构的制造方法中，上方具有一覆盖隔离层的一埋入位线最好是形成于具有一渠沟隔离层的一渠沟中，其中，该覆盖隔离层的两局部区域是同时移除，且，多数个覆盖连接层，在这些掺杂区域形成后，是利用单一掩模形成，其中，这些覆盖连接层是经由多数个自对准接头层以电性连接至该埋入位线及这些第二掺杂区域。利用这种方法，该位线结构的面积最佳化是可以利用非常简单且大致自对准的方式达成。
该覆盖隔离层最好包括一第二覆盖局部层，该第二覆盖局部层是利用一四乙氧基硅烷(TEOS)沉积步骤形成、并再度局部或半侧移除，藉以利用该覆盖连接层直接连接至该衬底。利用这种方法，只要能够提供适当掺杂的半导体材料，本发明便可以隔离及接触该衬底及该埋入位线。
或者，该覆盖隔离层亦可以具有一覆盖牺牲层，该覆盖牺牲层是利用一间隔步骤形成、并再度利用一选择性蚀刻步骤局部或半侧移除。藉此，在该渠沟中，本发明便可以利用该埋入位线的有源遮蔽提供显著改善的遮蔽特性，且，本发明的空间需求亦可以进一步减少。
附图的简单说明
本发明的其它特征及优点是定义于权利要求的各个附属项。
本发明是利用较佳实施例、并配合所附图标详细说明如下，其包括：
第1图是表示一SNR存储器电路架构的简化等效电路图；
第2图是表示第1图已知位线结构的简化布局平面图；
第3图是表示本发明位线结构的半导体电路的简化布局平面图；
第4图是表示第3图半导体电路排列的简化剖面图，藉以说明本发明第一较佳实施例的位线结构；
第5A至5I图是表示本发明第一较佳实施例的位线结构的制造步骤的简化剖面图；
第6A至6F2图是表示本发明第二较佳实施例或第三较佳实施例的位线结构的制造步骤的简化剖面图；以及
第7图是表示本发明第四较佳实施例的位线结构的简化剖面图。
较佳实施例的详细说明
第3图是表示本发明位线结构的半导体电路的简化布局平面图，举例来说，这种位线结构可以应用于SNOR存储器电路架构，其中，相同的附图符号是表示第1及2图的对应组件或层积。
根据第3图所示，直条型的有源区域AA是利用直条型的渠沟隔离区域(STI)成行排列于一衬底中，举例来说，这种衬底最好是包括半导体衬底且最好是包括硅衬底。如第2图的已知技术所示，字线堆栈WLx(其中，x＝1至n)是形成于衬底表面，且，垂直于直条型的有源区域AA。举例来说，为了制造非易失性存储器组件，这些字线堆栈是具有第一隔离层(诸如：栅氧化层或隧道层)、电荷储存层(诸如：浮动栅极)、第二隔离层(诸如：中间介电层)、及控制层(诸如：实际驱动字线)。另外，为了达到隔离的目的，侧壁隔离层或间隔SP亦可以形成于字线堆栈WLx的侧壁。有鉴于此，开关组件或非易失性存储器组件SE便可以形成于有源区域AA及字线堆栈WLx的交叉点或重叠点，并且，开关组件或非易失性存储器组件SE亦可以利用字线堆栈侧边的第一掺杂区域及第二掺杂区域分别形成漏极区域D及源极区域S，藉以实现场效晶体管的结构。
然而，为了实现根据本发明的半导体电路的面积最佳化，具有源极线及漏极线配对SLx、DLx(其中，x＝1至m)的位线结构不仅会形成于衬底表面。相对于此，具有源极线及漏极线配对SLx、DLx(其中，x＝1至m)的位线结构一方面将会形成衬底的渠沟隔离区域STI内部的埋入位线SLx，另一方面则会形成衬底表面或上方的表面位线DLx。特别是，埋入位线SLx将会嵌入渠沟隔离区域STI的下部区域，且，将会经由区域形成的自对准层13接触源极区域S。另一方面，表面位线SLx(举例来说，形成于第一金属层)则会经由接触区域DC连接至开关组件SE的关连漏极区域D。藉此，本发明位线结构的空间需求便可以最佳化，且，本发明位线结构的间距大小(特征大小+特征间隔)亦可以显著降低。
根据第3图所示，直条型的表面位线DLx是形成于有源区域AA上方。由于直条型设计的缘故，表面位线DLx可以利用相对简单的方式进行微影制程及图案定义。从今以后，这项特征将会显得格外重要。然而，本发明亦可以利用相同方式得到不同形式。
第4图是表示第3图A-A剖面的简化剖面图，其中，相同的附图符号是表示相同组件或层积，且，对应组件或层积的详细说明亦不会再重复说明如下。
根据第4图所示，半导体衬底是具有多层结构或多重井区结构，其中，第一井区(举例来说，P型井区3)及第二井区(举例来说，N型井区2)是形成于实际半导体衬底1或深P型井区1中。特别是，这种类型的多重井区结构会有利于遮蔽动作及隔离特性，因为足够的隔离层，举例来说，将可以利用空间电荷区域的方式形成于衬底的深区域，并且，复杂的结构亦可以进一步实现。
随后，深渠沟(渠沟侧壁具有渠沟隔离层6)是形成于半导体衬底或形成于关连层积或井区1、2、3。随后，实际埋入位线SLx是利用导电填入层7形成于渠沟的渠沟隔离层6的下部区域。另外，最好具有第二覆盖局部层9的覆盖隔离层是形成于渠沟的上部区域或半侧。这个覆盖隔离层最好能够利用浅渠沟隔离区域(STI)方法形成。利用这种方法，根据第4图所示，本发明便可以在左手边提供绝佳的隔离特性，特别是，在渠沟的上部区域。
在渠沟的另一上部区域或右手边，关连第二掺杂区域10或源极区域S的隔离层9及渠沟隔离层6是完全移除、并利用多数个接头层连接层12取代，藉以导电及接触埋入位线或电性填入层7。第二掺杂区域10是形成于隔离渠沟间的衬底表面，且，最好能够直接毗邻于这些渠沟。随后，为了连接第二掺杂区域10及埋入位线SLx，自对准接头层13是形成于衬底表面区域的掩模层11间，且，直接位于衬底表面(如第4图所示)。这些自对准接头层13，在硅半导体材料的情况下，是可以包括：硅化物或金属硅化物(自对准硅化物)。
为了与衬底隔离，在第二掺杂区域10及自对准接头层13上方，中间隔离层14亦会形成于衬底表面，且，结构化的表面位线DLx是可以形成直条型，藉以做为结构化的导电层15。
如此，本发明便可以得到SNOR存储器电路架构的位线结构的面积最佳化，特别是，这种位线结构的金属层间距需求(特征大小+特征间隔)亦可以显著降低。
根据第4图所示，与第二掺杂区域10具有相对导电类型(P+型)的半导体材料(举例来说，硅)可以用来做为埋入位线或导电填入层7，且，亦可以用来做为覆盖连接层12。特别是，举例来说，P+型掺杂的半导体材料可以用来做为导电填入层7及覆盖连接层12，相对于此，源极区域S则是N+型掺杂，且，将会放置于P型掺杂井区3中。利用这种排列(其中，覆盖连接层12会因为渠沟上部区域缺少渠沟隔离层6而直接接触衬底或P型井区3)，源极区域S不仅可以利用埋入位线接触，且，亦可以利用P型井区3接触。藉此，在非易失性存储器组件的情况下，诸如：快闪电性程序化只读存储器(EPROM)，本发明便可以得到更同质的隧道行为及更大数目的写入/抹除周期(容忍度)。另外，寄生二极管或泄漏电流亦可以显著降低。经由覆盖连接层12直接接触衬底或P型井区3的另一种好处是表面接触区域的减免，其是实现井区规律电位的必需。因此，利用这种方法，本发明的布局需求亦可以大幅放宽。
第5A至5I图是表示第4图位线结构的制造方法的简化剖面图，其中，相同的附图符号是表示相同或对应的组件或层积，且，这些组件或层积将不会再度重复说明如下。
因此，根据第5A图所示，多数个井区是利用，举例来说，离子植入方式形成于衬底中，藉以形成深P型井区1、浅第一井区3、及第二N型井区2。当然，深P型井区1亦可以是衬底本身，或，深P型井区1亦可以是形成于衬底的井区。随后，第一辅助隔离层4是利用，举例来说，氧化层沉积或生长方式，形成于半导体材料的表面。接着，硬掩模层5是可以形成并定义图案，且，硬掩模层5最好是形成于第一辅助隔离层4上氮化硅。硬掩模层5是可以利用已知微影方式定义图案，且，大致可以用来定义欲形成渠沟的图案。
随后，根据第5B图所示，深渠沟T是利用定义图案的硬掩模层5，藉以形成于衬底中，且，根据本发明的较佳实施例，这个渠沟T是向下延伸至第二井区2。根据本发明的说明，深渠沟的图案最好是利用非等向蚀刻方法定义，诸如：反应离子蚀刻(RIE)。举例来说，这种蚀刻方法是利用清洗步骤结尾，藉以移除聚合物或聚合物残余。
随后，根据第5C图所示，渠沟隔离层6是形成于这个渠沟T的整体表面上方，且，热氧化最好能够实施，藉以形成所谓的线氧化层。然而，原则上，渠沟隔离层6亦可以利用二氧化硅以外的其它隔离层形成，特别是，渠沟隔离层6亦可以具有多层的隔离结构。
随后，为了产生埋入位线，导电填入层7是形成于这个渠沟T的渠沟隔离层6表面。在这种情况下，高度掺杂的复晶硅最好能够沉积于这个渠沟T中，且，掺杂材料最好能够根据第一井区3及欲形成接触的函数进行选择。然而，原则上，其它导电层(诸如：金属层)亦可以形成于这个渠沟T中，藉以做为埋入位线SLx。
根据第5D图所示，在后续步骤中，首先，导电填入层7是可以回蚀形成凹陷，接着，举例来说，浅渠沟隔离区域(STI)方法是可以实现浅渠沟隔离区域(STI)及浅渠沟(ST)。已知浅渠沟隔离区域(STI)方法的个别步骤将不再详细说明，因为这些步骤均是熟习此项技术者的已知。
根据第5E图所示，在这种情况下，在非等向蚀刻步骤以后，硬掩模层5的渠沟边缘亦可以回蚀，这个步骤亦称为”氮化物回拉”。某个程度上，这个步骤可以释放渠沟边缘的张力，藉以方便进行后续处理、并得到改善电性特微，诸如：同样存在半导体电路中的CMOS晶体管。
随后，第一覆盖局部层8亦可以形成于回蚀导电填入层7表面，藉以做为隔离层。在这种情况下，热氧化步骤最好能够实施，藉以形成另一线氧化层。最后，第二覆盖局部层9是可以形成另一隔离层，且，这个渠沟T的上部区域最好能够利用四乙氧基硅烷(TEOS)沈积方法完全填满二氧化硅。在平坦化步骤(诸如：化学机械研磨步骤)以后，这个平坦化步骤可以利用硬掩模层5做为蚀刻停止层，第5E图的剖面便可以得到。
接着，根据第5F图所示，硬掩模层5或氮化硅层是完全移除，且，第一辅助隔离层4亦选择性地移除。此时，举例来说，第一隔离层(图中未示)或门氧化层或隧道氧化层可以形成于半导体衬底的有源区域AA的个别区域。然而，这种类型的第一隔离层却不是剖面附图的必要，因此，第5F图的第一隔离层是省略，且，第一掺杂区域(图中未示)及第二掺杂区域(图中未示)10是形成于半导体衬底表面，藉以做为源极区域及漏极区域。这些掺杂区域10是可以，举例来说，利用已知植入方法形成。另外，浅掺杂漏极(LDD)或终端植入亦可以利用个别间隔实施。
接着，根据第5G图所示，掩模层11或覆盖层11是形成并定义图案。藉此，在各种情况下，这个渠沟T仅会被覆盖局部区域(举例来说，半侧)。为了实现这种掩模层11，举例来说，二氧化硅层或氮化硅层是沈积并定义图案。当然，这种掩模层11亦可以利用其它材料，诸如：新型的金属氧化物(ZrO2、Al2O3、...)。
随后，根据第5H图所示，覆盖隔离层(包括：第一覆盖局部层8及第二覆盖局部层9)的未覆盖局部区域是利用掩模层11及，举例来说，利用高选择性非等向氧化物蚀刻步骤完全移除，直到导电填入层7的表面重新露出为止。这个步骤亦可能会导致渠沟隔离层6的过度蚀刻(图中未示)或进一步移除(请参考第4图)。
随后，根据第5I图所示，覆盖连接层12或多数个覆盖连接层12是形成于这个渠沟T的回蚀局部区域的对应位置。这个步骤最好是利用原位复晶硅沉积方法实现。
在连接导电填入层7的覆盖连接层12形成以后，衬底的第一掺杂区域及第二掺杂区域10是进一步回蚀，藉以确保相邻源极区域间不再因覆盖连接层12的残余而存在寄生短路。随后，多数个自对准接头层13是可以形成于覆盖连接层23及掺杂区域10表面，进而得到掺杂区域10及覆盖连接层或埋入位线的电性连接。为了产生这种高导电性的自对准接头层13，首先，可硅化材料或可硅化金属材料层(诸如：钴、镍、铂)是可以沉积于整体表面。随后，半导体材料的表面层、覆盖连接层12、及掺杂区域10是利用可硅化材料转换，藉以形成高导电性的自对准接头层13，且，未与半导体材料(硅)接触的表面(亦即：掩模层11的表面)将不会产生任何硅化物，仅会将沉积金属材料留在原位。这表示，已沉积却未硅化的金属层将可以利用湿式化学蚀刻步骤选择性地回蚀。利用这种方法，覆盖连接12及接头层13的自对准形成步骤便可以利用单一掩模层11实现。或者，若选择适当掺杂材料，第一井区3的直接接触亦将成为可能。
在后续步骤中，举例来说，掩模层11亦可以再度移除，且，第4图所示的中间隔离层14及金属层15亦可以形成并定义图案，藉以实现表面位线DLx。最后，多数个接触区域(DC)亦可以形成，藉以电性连接表面位线(DLx)及第一掺杂区域(B)。
第6A至6F2图是表示本发明第二较佳实施例或第三较佳实施例的位线结构的制造步骤的简化剖面图，其中，相同附图符号是表示第1至5图的相同或对应组件或层积，且，这些组件或层积将不会再度重复说明如下。
首先，准备步骤是可以实施，藉以形成渠沟T、渠沟隔离层6、及回蚀的导电填入层7，如第5A至5D图所示(请参照第5A至5D图的详细说明)。
根据第6A图所示，在第5D图所示的步骤以后，渠沟T的上部区域仍未完全填满第一覆盖局部层8及第二覆盖局部层9，且，覆盖牺牲层8A是可以，举例来说，利用间隔方法首先形成于渠沟T的上部区域的渠沟隔离层6表面。在这种情况下，覆盖牺牲层8A应该会与渠沟隔离层6及随后形成的隔离填入层9具有蚀刻选择性。这种间隔方法(形成区块层积+非等向回蚀)将不会再度重复说明如下，因为这种间隔方法是熟习此项技术者的已知。
随后，根据第6B图所示，利用第5E图所示的类似步骤，完全填满这个渠沟T的第二覆盖局部层9是可以，举例来说，利用四乙氧基硅烷(TEOS)沉积方法形成，然后，再利用平坦化步骤，诸如：化学机械研磨(CMP)方法，移除硬掩模层5。
随后，根据第6C图所示，掩模层11是形成于衬底表面并定义图案，藉以覆盖这个渠沟T的至少一局部区域。这个步骤最好能够覆盖这个渠沟的半侧或这个渠沟的上部区域的渠沟隔离层。
随后，根据第6D图所示，在本发明的第二较佳实施例中，高选择性的等向蚀刻方法是可以实施，藉以移除覆盖牺牲层8A。举例来说，若覆盖牺牲层8A是利用氮化硅层，则蚀刻溶液便可以利用磷酸。然而，这种步骤的缺点亦包括，举例来说，掩模层11并不能利用硅层积，相对于此，掩模层11最好能够利用隔离层，诸如：Al2O3、ZrO2、HfO2、...(金属氧化物)。
如此，连接导电填入层7的接触开孔便可以产生，其是利用渠沟隔离层6与衬底或第一井区3隔离，进而改善特定应用的隔离特性、并降低单元的表面面积，因为，在这种情况下，自对准将可以省略显影技术中，因无法对准所衍生的保留空间需求。
因此，在第6E1图所示的第二较佳实施例中，渠沟隔离层6是保留于未掩模区域的未覆盖或未掩模上部区域。藉此，在掺杂区域10的后续薄化或形成凹陷期间，过度蚀刻的风险便可以显著降低。
随后，根据第6F1图所示，覆盖连接层12是可以再度形成(如第5I图所示)、掺杂区域10是可以形成凹陷(选择性地)、且高导电接头层13是可以利用自对准方式形成。藉此，埋入位线结构(其中，埋入位线并未接触衬底或第一井区3)便可以得到，且，终端电位的较高程度弹性亦可以得到。
在第6E2图所示的第三较佳实施例中，然而，渠沟隔沟层6亦可以利用湿式化学蚀刻方法及利用掩模层11，藉以由渠沟的未覆盖上部区域移除，进而直接接触衬底或第一井区3(若提供半导体材料的适当掺杂)。
第6F2图是表示形成覆盖连接层12及高导电性接头层13的最后步骤，其亦可以参考第5I图的相关详细说明。
第7图是表示本发明第四较佳实施例的位线结构的简化剖面图，其中，相同的附图符号是表示第4图的相同或对应组件或层积，且，这些组件或层积的详细说明将不再重复如下。
第7图是大致对应于第4图所示的位线结构，除了导电填入层7及覆盖连接层12的导电类型会与掺杂区域10相同以外。特别是，举例来说，导电填入层7及覆盖连接层12可以利用与N+掺杂源极区域5电性接触的原位掺杂N+型复晶硅。然而，由于覆盖连接层12及衬底或第一井区3是具有不同导电类型的掺杂，所谓的空乏或空间电荷区域(其可能会影响隔离动作，如第6F1图第二较佳实施例的渠沟隔离层6)亦可能会形成于覆盖连接层12及衬底或第一井区3间的接触表面。利用这种方法，埋入位线及衬底或关连井区间的井区隔离便可以维持，即使是利用第5图的步骤或利用第6图的步骤。
另外，在本发明中，应该指出的是，高导电性的连接层13并不见得要形成于衬底内部(亦即：凹进掺杂区域10)，且，高导电性的连接层13亦可以利用相同方法，局部或全部形成于衬底表面。
另外，本发明的详细说明乃是基于非易失性的SNOR存储器电路架构。然而，本发明并不见得要限定在这种特定的较佳实施例，相对于此，本发明亦可以利用相同方法，进而应用于具有对应位线结构的存储器电路架构。另外，本发明亦不见得要限定于先前所述的半导体衬底或材料，相对于此，本发明亦可以利用相同方法，进而应用于具有对应掺杂的半导体材料。
附图符号
1，2，3→衬底或对应井区
4→第一辅助隔离层
5→硬式掩模层
6→渠沟隔离层
7→导电填入层
8→第一覆盖局部层
9→第二覆盖局部层
8A→覆盖牺牲层
10→掺杂区域
11→掩模层
12→覆盖连接层
13→接头层
14→中间隔离层
15→金属层
T→渠沟
SLx→埋入位线
DLx→表面位线
BLx→位线配对
WLx→字线
SE→开关组件
K，DC→接触区域
STI→浅渠沟隔离区域
AA→有源区域
S→源极区域
D→漏极区域
Claims (20)
1.一种位线结构，包括：
一表面位线(DLx)，形成于一衬底表面上方，藉以连接多数个第一掺杂区域(D)；以及
一埋入位线(SLx)，形成于一衬底(1，2，3)内部，藉以连接多数个第二掺杂区域(S；10)，其方法是包括：
形成一渠沟(T)于该衬底(1，2，3)中；
形成一渠沟隔离层(6)于该渠沟(T)的一渠沟表面；
形成该埋入位线(SLx，7)于该渠沟隔离层(6)上该渠沟(T)的一下部区域；
形成一覆盖隔离层(8，8A，9)于该埋入位线(SLx)上该渠沟(T)的一第一较上局部区域，其中该覆盖隔离层(8，9)是形成一浅渠沟隔离区域；
形成多数个覆盖连接层(12)于该埋入位线(SLx)上该渠沟(T)的一第二较上局部区域；以及
形成多数个自对准接头层(13)于该衬底上区域，这些覆盖连接层(12)是经由这些接头层(13)电性连接至这些第二掺杂区域(S，10)。
2.如权利要求1所述的位线结构，其中，该衬底(1，2，3)是包括结晶硅，这些覆盖连接层(12)是包括高掺杂复晶硅，且这些自对准接头层(13)是包括硅化物。
3.如权利要求1所述的位线结构，其中，这些覆盖连接层(12)是直接接触该衬底(3)。
4.如权利要求1所述的位线结构，其中，这些覆盖连接层(12)的导电类型N是相同于这些第二掺杂区域(S)的导电类型N。
5.如权利要求1的位线结构，其中，这些覆盖连接层(12)的导电类型P是相反于这些第二掺杂区域(S)的导电类型N。
6.如权利要求1所述的位线结构，其中，该衬底(1，2，3)是具有一多重井区结构。
7.如权利要求1所述的位线结构，其中，这些第一掺杂区域是形成漏极区域(D)，且，这些第二掺杂区域是形成一非易失性SNOR存储器电路的源极区域(S)，其中，这些源极区域是做为字线堆栈(WLx)，且包括：一第一隔离层、一电荷储存层、一第二隔离层、及一控制层。
8.一种位线结构的制造方法，其是包括下列步骤：
a形成一渠沟(T)于一衬底(1，2，3)中；
b形成一渠沟隔离层(6)于该渠沟(T)的一渠沟表面；
c形成一导电填入层(7)于该渠沟(T)的该渠沟隔离层(6)表面，藉以实现一埋入位线(SLx)；
d形成一覆盖隔离层(8，9，8A)于该渠沟(T)的一上部区域；
e形成第一及第二掺杂区域(10)于该衬底(3)的表面；
f形成多数个覆盖连接层(12)于该导电填入层(7)上该覆盖隔离层(8，9，8A)的局部区域；
g形成多数个自对准接头层(13)以连接这些覆盖连接层(12)及这些第二掺杂区域(10，S)；
h形成一中间隔离层(14)于该衬底的表面；
i形成一导电层(15)以做为一表面位线(DLx)；以及
j形成多数个接触区域(DC)以电性连接该表面位线(DLx)及这些第一掺杂区域(D)。
9.如权利要求8所述的制造方法，其中，在步骤a中，具有一多重井区结构及该渠沟(T)的一衬底是形成于一第二井区(2)中。
10.如权利要求8所述的制造方法，其中，在步骤b中，实施一热氧化步骤是，藉以形成做为该渠沟隔离层(6)的一线氧化层。
11.如权利要求8所述的制造方法，其中，在步骤c中，一高掺杂复晶硅半导体材料是沉积做为该填入层(7)。
12.如权利要求8所述的制造方法，其中，在步骤d中，该填入层(7)是回蚀于该渠沟(T)的一上部区域。
13.如权利要求12所述的制造方法，其中，在步骤d中，一第一覆盖局部层(8)是利用热氧化步骤形成于已经回蚀的该导电填入层(7)表面，且，填入该渠沟(T)的一第二覆盖局部层(9)是利用一四乙氧基硅烷TEOS沉积步骤形成。
14.如权利要求8所述的制造方法，其中，在步骤f中，该覆盖隔离层(8，9)及该渠沟隔离层(6)的多数个局部区域是移除于该渠沟的上部区域，且，原位掺杂半导体材料是沉积及回蚀以形成这些覆盖连接层(12)。
15.如权利要求12所述的制造方法，其中，在步骤d中，一覆盖牺牲层(8A)是利用一间隔方法形成于该渠沟隔离层(6)的表面，且，一第二覆盖局部层(9)是利用一四乙氧基硅烷TEOS沉积步骤形成以填入该渠沟(T)。
16.如权利要求15所述的制造方法，其中，在步骤f中，该覆盖牺牲层(8A)的多数个局部区域是移除于该渠沟(T)的上部区域，且，原位掺杂半导体材料是沉积及回蚀以形成这些覆盖连接层(12)。
17.如权利要求15所述的制造方法，其中，在步骤f中，该渠沟隔离层(6)及该第二覆盖局部层(9)的该覆盖牺牲层(8A)的多数个局部区域是移除于该渠沟(T)的上部区域，且，原位掺杂半导体材料是沉积及回蚀以形成这些覆盖连接层(12)。
18.如权利要求8所述的制造方法，其中，在步骤g中，这些覆盖连接层(12)及这些第二掺杂区域(10)是回蚀。
19.如权利要求8所述的制造方法，其中，在步骤g中，一可硅化材料是沉积，这些覆盖连接层(12)及这些第二掺杂区域(10)的一表面是利用该可硅化材料转换，且，该可硅化材料的未转换局部是再度移除。
20.如权利要求8所述的制造方法，其中，在步骤a中，一硅半导体材料是用于该衬底，且，在步骤c及f中，这些第二掺杂区域(10)的导电类型(N)的相反导电类型P的复晶硅是用于该埋入位线(SLx，7)及这些覆盖连接层(12)。
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