CN1177370C - 具有多栅绝缘层的半导体器件及其制造方法 - Google Patents

具有多栅绝缘层的半导体器件及其制造方法

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Abstract

一种具有多栅绝缘层的半导体器件及其制造方法。该半导体器件包括设置于半导体衬底预定区域的隔离区。隔离区限定至少一个第一有源区和至少一个第二有源区。用第一栅绝缘层覆盖第一有源区，用薄于第一栅绝缘层的第二栅绝缘层覆盖第二有源区。用最好覆盖第一和第二栅绝缘层的整个侧壁的隔离层填充隔离区。

Description

具有多栅绝缘层的半导体器件及其制造方法
本发明涉及半导体器件及其制造方法，特别涉及具有多栅绝缘层的半导体器件及其制造方法。
为了增加集成度和减小功耗，诸如半导体存储器或半导体逻辑器件之类的大多数半导体器件使用多个MOS晶体管。通常，在半导体器件中，具有独特厚度的氧化层用作所有MOS晶体管的栅绝缘层。可是，诸如电可编程只读存储器(EPROM)器件、电可擦可编程只读存储器(EEPROM)器件或闪存存储器之类的非易失性存储器在读出模式中要求低电压MOS晶体管操作和在擦除或编程模式中要求高电压MOS晶体管操作。因此，在非易失性存储器中要形成至少两种类型的MOS晶体管。
施加给高电压MOS晶体管的电压高于施加给低电压MOS晶体管的电压。因而，高电压MOS晶体管应该设计得与低电压MOS晶体管不同。例如，为了实现在高电压下的可靠性，高电压MOS晶体管的栅绝缘层厚度应该厚于低电压MOS晶体管的栅绝缘层厚度。结果，在这种器件中，为了制造非易失性存储器，需要形成厚度彼此不同的至少两种类型的栅绝缘层，即多栅绝缘层。
在本申请中引证供参考的Chang等人的题目为“Method to incorporatenon-volatile memory and logic components into a single sub-0.3 micronfabrication process for embedded non-volatile memory”的美国专利5723355中教导了制造非易失性存储器的方法。该方法包括在半导体衬底整个表面上顺序形成单元晶体管的沟道氧化层和用于浮动栅的多晶硅层的步骤。连续构图多晶硅层和沟道氧化层，露出在高电压MOS晶体管区域中的衬底和逻辑MOS晶体管区域中的衬底。在露出的半导体衬底表面上形成用于高电压MOS晶体管的栅绝缘层。选择去除在逻辑MOS晶体管区域中的栅绝缘层，露出逻辑MOS晶体管区域中的衬底。在逻辑MOS晶体管区域中露出的衬底表面上形成用于逻辑MOS晶体管的栅绝缘层。
按照美国专利5723355，可防止单元晶体管区域中的沟道氧化层与曝光高电压晶体管区域和逻辑晶体管区域的第一光致抗蚀剂图形直接接触。从而可防止沟道氧化层因第一光致抗蚀剂图形而被沾污。可是，形成于高电压晶体管区域中的栅绝缘层与仅曝光逻辑晶体管区域的第二光致抗蚀剂图形直接接触。这样，高电压晶体管的栅绝缘层被第二光致抗蚀剂图形沾污。结果，使高电压晶体管的栅绝缘层的可靠性降低。
图1是展示具有多栅绝缘层的典型非易失性存储器的一部分的俯视图。附图中，参考符号“a”表示周边电路区域中的高电压晶体管区域，参考符号“b”表示单元阵列区域。单元阵列区域b相应于周边电路区域中的低电压晶体管区域。
参照图1，分别在高电压晶体管区域a和单元阵列区域b中设置第一有源区1a和第二有源区1b。第一栅极图形GP1与第一有源区1a交叉。第一栅绝缘层夹置于第一栅极图形GP1与第一有源区1a之间。第一栅极图形GP1包括顺序层叠的第一栅电极、第一层间(inter)栅介质层和第一虚设栅电极。
同样地，第二栅极图形GP2与第二有源区1b交叉。第二栅极图形GP2包括顺序层叠的浮动栅FG、第二层间栅介质层和控制栅电极CG。第二栅绝缘层即沟道氧化层夹置于浮动栅FG与第二有源区1b之间。第二栅绝缘层比第一栅绝缘层薄。浮动栅FG应该与相邻的浮动栅(未示出)分开并与控制栅电极CG的一部分重叠。这样，为了形成浮动栅FG，需要两次构图处理。具体地说，通过曝光与第二有源区1b相邻的隔离区3的第一构图工序和限定控制栅电极CG的第二构图工序来形成浮动栅。
如果单元阵列区域b相应于周边电路区域中的低电压晶体管区域，第二栅极图形GP2包括顺序层叠的第二栅电极、第二层间栅介质层和第二虚设栅电极。此时，第二栅电极完全与第二虚设栅电极重叠。
图2-8、9A、9B、10、11、12A和12B是展示常规技术的半导体器件制造方法的剖面图。各图中，参考符号“a”表示图1的高电压晶体管区域，而参考符号“b”表示图1的单元阵列区域。此外，图2-8、10和11是沿图1的线I-I或线II-II的剖面图。此外，图9A和12A是沿图1的线I-I的剖面图，和图9B和12B是沿图1的线II-II的剖面图。
参照图2，在半导体衬底11的整个表面上形成第一栅绝缘层13即用于高电压晶体管的栅绝缘层。通过对半导体衬底1 1例如硅衬底进行热氧化来形成第一栅绝缘层13。为了获得耐诸如15伏到20伏的程序电压和/或擦除电压之类的高电压的能力，形成厚度至少为300埃的第一栅绝缘层13。
形成覆盖高电压晶体管区域a的第一光致抗蚀剂图形15。用第一光致抗蚀剂图形15作为腐蚀掩模，湿式腐蚀第一栅绝缘层13，从而露出单元阵列区域b的衬底11。
参照图3，去除第一光致抗蚀剂图形15。对去除第一光致抗蚀剂图形15的所得结构进行第一热氧化处理，由此在单元阵列区域b的露出的衬底上形成第二栅绝缘层17，即单元晶体管的沟道氧化层。形成第二栅绝缘层17，使其为100埃或以下的薄厚度。此时，如图3所示，在第一栅绝缘层13与第二栅绝缘层17之间存在表面台阶差(step difference)T。表面台阶差T相应于至少第一栅绝缘层13与第二栅绝缘层17之间的厚度差。
在形成第一栅绝缘层13和第二栅绝缘层17的所得结构的整个表面上顺序形成第一导电层19和化学机械抛光(CMP)中止层21。第一导电层19由掺杂的多晶硅层形成，和CMP中止层21由氮化硅层形成。
参照图4，继续构图CMP中止层21和第一导电层19，在高电压晶体管区域a中形成第一基层(pad)图形和在单元阵列区域b中形成第二基层图形。第一基层图形包括顺序层叠在高电压晶体管区域a的预定区域上的第一导电层图形19a和CMP中止层图形21a。同样地，第二基层图形包括顺序层叠在单元阵列区域b的预定区域上的第一导电层图形19b和CMP中止层图形21b。
用第一和第二基层图形作为腐蚀掩模，腐蚀第一栅绝缘层13与第二栅绝缘层17，露出衬底11。接着，干式腐蚀露出的衬底11，由此形成在高电压晶体管区域a中限定至少一个第一有源区1a和在单元阵列区域b中限定至少一个第二有源区1b的沟槽区23。此时，如图4所示，沟槽区23的侧壁可以为倾斜的图形。这是因为在干式腐蚀工序期间在被腐蚀区域的侧壁上吸收了聚合物。
对具有沟槽区23的所得结构进行热氧化，在沟槽区23的侧壁和底部形成热氧化层25a。此时，还可在第一导电层图形19a和第二导电层图形19b的侧壁形成热氧化层25b。为了修补在形成沟槽区23的干式腐蚀工序期间对衬底11的腐蚀损伤，形成该热氧化层25a。
参照图5，在形成热氧化层25a的所得结构的整个表面上形成填充沟槽区23的绝缘层。对绝缘层进行平面化处理直到露出CMP中止层图形21a和21b，由此在沟槽区23中形成绝缘层图形27。此时，与单元区域b中的CMP中止层图形21b相比，更多地对高电压晶体管区域a中的CMP中止层图形21a进行了抛光。这是因为参照图3所述的台阶差T。因而，保留在高电压晶体管区域a中的CMP中止层图形21a′变得薄于保留在单元阵列区域b中的CMP中止层图形21b。结果，从绝缘层图形27的上表面到第一栅绝缘层13上表面的第一深度T1浅于从绝缘层图形27的上表面到第二栅绝缘层17上表面的第二深度T2。
参照图6，在去除CMP中止层图形21a′和21b之后，使绝缘层图形27凹进，形成隔离层27a(或27b)。此时，要求准确地控制凹进工艺。具体地说，在用下凹进(under-recessing)工艺方法形成其上表面27′高于第一栅绝缘层13上表面的第一隔离层27a的情况下，在随后的工序中将要形成的相邻浮动栅之间会留下纵梁(stringer)。
或者，在用上凹进(over-recessing)工艺方法形成其上表面27″低于第一栅绝缘层13上表面的第二隔离层27b的情况下，会发生第一栅绝缘层13变薄的效果。换言之，使第一有源区1a与随后工序中形成的高电压晶体管的栅电极之间的介质击穿特性降低。特别是，第二隔离层27b的上表面27″具有与第二栅绝缘层17的上表面相同的高度，就可以完全去除相邻浮动栅之间的纵梁。可是，在这种情况下，会明显降低高电压晶体管的介质击穿特性。
图7、8、9A和9B是更详细地展示在第一隔离层27a的上表面具有与第一栅绝缘层13的上表面相同高度的情况下常规技术问题的剖面图。
参照图7，在形成第一隔离层27a的所得结构的整个表面上形成第二导电层29。在第二导电层29上形成覆盖高电压晶体管区域a和第二有源区1b的第二光致抗蚀剂图形31。
参照图8，用第二光致抗蚀剂图形31作为腐蚀掩模，腐蚀第二导电层29，由此在单元阵列区域b中形成露出第一隔离层27a的第二导电层图形。第二导电层图形包括覆盖高电压晶体管区域a整个表面的第二导电层图形29a和覆盖第二有源区1b的第二导电层图形29b。在具有第二导电层图形29a和29b的所获得的整个表面上顺序形成层间栅介质层33和第三导电层35。
参照图9A和9B，各向异性腐蚀第三导电层35、层间栅介质层33、第二导电层图形29a和29b和第一导电层图形19a和19b，由此形成与第一有源区1a交叉的第一栅极图形GP1和与第二有源区1b交叉的第二栅极图形GP2。此时，在相邻第二栅极图形之间的第二有源区1b的边缘上有纵梁19s。由于第一导电层图形19b的倾斜侧壁，因而形成纵梁19s。由于第一隔离层27a的上表面变得较高，因而更难以去除纵梁19s。
第一栅极图形GP1包括顺序层叠的第一栅电极30a、第一层间栅介质层33a和第一虚设栅电极35a。此外，第一栅电极30a包括覆盖第一栅绝缘层13一部分的第一导电层图形19a′和横过第一导电层图形19a′的第二导电层图形29a′。同样地，第二栅极图形GP2包括顺序层叠的浮动栅FG、第二层间栅介质层33b和控制栅电极CG。此外，浮动栅FG包括覆盖第二栅绝缘层17一部分的第一导电层图形19b′和覆盖第一导电层图形19b′的第二导电层图形29b′。
此外，如果用常规方法在第一栅极图形GP1和第二栅极图形GP2的侧壁上形成氮化硅间隔层(未示出)，如图9A所示，则在纵梁19s的侧壁上形成间隔层残留物(spacer residue)37。这是由于在第二有源区1b的上表面和与第二有源区1b相邻的第一隔离层27a的上表面之间存在台阶差。因此，如果在随后的工序中在第二有源区1b上形成接触孔例如无边界(borderless)接触孔，那么由接触孔露出的第二有源区1b的面积将被减少。
图10、11、12A和12B是更详细地展示在第二隔离层27b的上表面具有与第二栅绝缘层17的上表面相同高度的情况下常规技术问题的剖面图。参照图10、11、12A和12B，用与参照图7、8、9A和9B所述的相同方式形成第一栅极图形GP1和第二栅极图形GP2。在这种情况下，即使第一导电层图形19a和19b的侧壁有倾斜的图形，在第二有源区1b的边缘也不形成纵梁。这是因为第二隔离层27b的上表面具有与第二栅绝缘层17上表面相同的高度。可是，如图12B所示，第一栅绝缘层13的有效厚度在第一栅绝缘层13的边缘部分W被相对地减小。
如上所述，按照常规技术，难以确定使绝缘层图形凹进沟槽区域中的最佳条件。即使沟槽区域呈现垂直侧壁图形，为了避免第一栅绝缘层变薄的效果，隔离层的上表面也应该高于第一栅绝缘层的上表面。如果第一和第二栅绝缘层之间的台阶差增加，那么使绝缘层图形凹进的工艺处理裕量将被减小。同时，如果沟槽区域侧壁呈现严重倾斜，那么为了抑制纵梁的发生，隔离层的上表面应该低于第一栅绝缘层的上表面。可是，如果隔离层的上表面低于第一栅绝缘层的上表面，则第一栅绝缘层的有效厚度将减小。
因此，本发明的目的在于提供一种半导体器件，通过使彼此具有不同厚度的多栅绝缘层之间的台阶差最小，该半导体器件具有高可靠性。
本发明的另一个目的在于提供一种制造半导体器件的方法，通过使彼此具有不同厚度的多栅绝缘层之间的台阶差最小，该方法可增加用于形成隔离层的凹进工序的工艺处理裕量。
本发明的再一个目的在于提供一种制造半导体器件的方法，该方法可防止在相邻栅电极之间形成纵梁。
本发明的又一个目的在于提供一种制造半导体器件的方法，该方法可改善彼此具有不同厚度的多栅绝缘层的介质击穿特性。
按照本发明的一个方案，半导体器件包括由在半导体衬底的预定区域形成的隔离区限定的多个有源区。多个有源区包括至少一个第一有源区和至少一个第二有源区。第一有源区的上表面低于第二有源区的上表面。分别用第一栅绝缘层和第二栅绝缘层覆盖第一和第二有源区。第一栅绝缘层厚于第二栅绝缘层。在多个有源区之间的半导体衬底上形成隔离区。隔离区的底部低于第一有源区的表面。用覆盖第一栅绝缘层和第二栅绝缘层的整个侧壁的隔离层填充隔离区，其中，第一和第二栅绝缘层的上表面之间的台阶差小于第一和第二栅绝缘层之间的厚度差。
在一个实施例中，在第一和第二栅绝缘层的上表面之间的台阶差小于第一和第二绝缘层之间的厚度差的一半。
此外，在一个实施例中，隔离区的底部低于第一有源区的上表面。隔离区可以是在半导体衬底的预定区域中被腐蚀的沟槽区域。
为了实现上述目的，按照本发明一个实施例的方法包括形成第一栅绝缘层的步骤，其中该栅绝缘层的下表面低于半导体衬底预定区域处半导体衬底的主表面。在与第一栅绝缘层相邻的衬底主表面处形成其厚度薄于第一绝缘层的第二栅绝缘层。在具有第一和第二栅绝缘层的所得结构的整个表面上顺序形成第一导电层和化学机械抛光(CMP)中止层。连续腐蚀CMP中止层、第一导电层、第一和第二栅绝缘层以及衬底，形成隔离区，例如限定第一栅绝缘层下的第一有源区和第二栅绝缘层下的第二有源区的沟槽区。在隔离区内形成绝缘层图形。然后去除构图的CMP中止层。使绝缘层图形凹进，形成隔离层。
第一和第二栅绝缘层可由热氧化层构成。
使绝缘层图形凹进，以便仍用隔离层覆盖第一和第二栅绝缘层的整个侧壁。
为了实现上述目的，按照本发明另一实施例的方法包括在半导体衬底上形成多个基层图形的步骤。然后用基层图形作为腐蚀掩模腐蚀该衬底，从而形成限定至少一个第一有源区和至少一个第二有源区的沟槽区。在沟槽区中形成绝缘层图形。选择去除第一有源区上的基层图形，露出第一有源区。在第一有源区表面形成第一栅绝缘层。第一栅绝缘层的下表面可低于第二有源区的上表面。然后去除第二有源区上的基层图形，选择地露出第二有源区。在第二有源区表面形成薄于第一栅绝缘层的第二栅绝缘层。
第一栅绝缘层的下表面可低于第二栅绝缘层的下表面。
此外，第一和第二栅绝缘层可由热氧化层形成。
根据如附图所示的对本发明优选实施例更具体的描述，本发明的前述和其它目的、特征和优点将是明显的，其中在所有附图中用相同的参考符号表示相同的部分。附图不需要按比例画出，重点在于展示发明的原理。
图1是展示具有多栅绝缘层的典型非易失性存储器一部分的俯视图。
图2-8、9A、9B、10、11、12A和12B是展示制造半导体器件的常规方法的剖面图。
图13-22、23A和23B是展示本发明一个实施例的制造半导体器件的方法的剖面图。
图24-30、31A和31B是展示本发明另一个实施例的制造半导体器件的方法的剖面图。
图32是展示本发明的具有多栅绝缘层的半导体器件的剖面图。
下面参照展示本发明优选实施例的附图更详细地描述本发明。可是，本发明可以按许多不同的形式来实施，并且不限于本申请实施例的结构。更宁愿说，提供这些实施例，以便本公开是充分和全面的，并将本发明的范围详尽地传达给本领域的技术人员。附图中，为了简明起见，各层和区域的厚度被夸大。还应该理解，当称一层在另一层或衬底上时，它可以直接在另一层或衬底之上，或者可以有夹置层。附图中，参考符号“a”表示图1的高电压晶体管区域，参考符号“b”表示图1的单元阵列区域。此外，图13-22、24-30和32是沿图1的线I-I或线II-II的剖面图。再有，图23A和31A是沿图1的线I-I的剖面图，图23B和3 1B是沿图1的线II-II的剖面图。
参照图32，在半导体衬底301例如硅衬底的预定区域形成限定多个有源区的隔离区307。多个有源区包括限定在高电压晶体管区域a中的至少一个第一有源区1a和限定在单元阵列区域b中的至少一个第二有源区1b。
优选地，第一有源区1a的上表面低于第二有源区1b的上表面。此外，优选地，隔离区307的下表面低于第一有源区1a的上表面。隔离区307可以是在衬底301中腐蚀形成的沟槽区。
用第一栅绝缘层305a覆盖第一有源区1a。同样地，用第二栅绝缘层305b覆盖第二有源区1b。优选地，第一栅绝缘层305a与第二栅绝缘层305b的上表面之间的台阶差小于第一栅绝缘层305a与第二栅绝缘层305b之间的厚度差。最好，第一栅绝缘层305a的上表面具有与第二栅绝缘层305b的上表面相同的高度。换言之，第一栅绝缘层305a的厚度最好等于第一栅绝缘层305a与第二栅绝缘层305b的下表面之间的台阶差D和第二栅绝缘层305b的厚度之和。
用隔离层309填充隔离区307。优选地，用隔离层309覆盖第一栅绝缘层305a和第二栅绝缘层305b的整个侧壁。换言之，优选地，隔离层309的上表面具有与第一栅绝缘层305a与第二栅绝缘层305b的上表面中最高上表面相同的高度或高于该最高上表面。在隔离层309与衬底301之间夹置薄热氧化层311。为了修补对隔离区307例如沟槽的腐蚀损伤，形成该热氧化层311。
第一栅极图形GP1设置在第一栅绝缘层305a的预定区域上并且与第一有源区1a交叉。第一栅极图形GP1包括顺序层叠的第一栅电极313a、第一层间栅介质层315a和第一虚设栅电极317a。此外，第二栅极图形GP2设置在第二栅绝缘层305b的预定区域上并且与第二有源区1b交叉。第二栅极图形GP2包括顺序层叠的浮动栅FG、第二层间栅介质层315b和控制栅电极CG。其中，浮动栅FG仅在控制栅电极CG与第二有源区1b之间的重叠区域处，而控制栅电极CG横过第二有源区1b。
如果单元阵列区域b相应于周边电路区域中的低电压晶体管区域，那么第二栅极图形GP2包括顺序层叠的第二栅电极、第二层间栅介质层和第二虚设栅电极。其中，第二栅电极与第二虚设栅电极完全重叠，与浮动栅FG不同。
下面描述本发明实施例的制造半导体器件的方法。图13-22、23A和23B是展示本发明一实施例的制造半导体器件方法的剖面图。
参照图13，在半导体衬底101例如硅衬底的主表面上顺序形成基层氧化层103、基层氮化层105和掩模氧化层107。通过热氧化衬底101形成基层氧化层103，由化学汽相淀积(CVD)氮化硅层形成基层氮化层105。此外，优选地，由相对于基层氮化层105例如CVD氧化层具有腐蚀选择性的材料层形成掩模氧化层107。基层氧化层103的厚度形成为200埃或以下，优选地厚度为100埃或以下，基层氮化层105的厚度形成为50埃至200埃。并且，掩模氧化层107的厚度形成为100埃至500埃。在掩模氧化层107上形成露出高电压晶体管区域a即第一区域的第一光致抗蚀剂图形109。
参照图14，用第一光致抗蚀剂图形109作为腐蚀掩模，腐蚀掩模氧化层107，从而形成覆盖单元阵列区域b即第二区域的构图的掩模氧化层107a。优选地利用诸如氢氟酸(HF)或缓冲氧化剂(BOE)之类的湿式腐蚀剂腐蚀掩模氧化层107。这是因为在用干式腐蚀工艺方法腐蚀掩模氧化层107的情况下，可能会腐蚀损伤衬底101的主表面。然后去除第一光致抗蚀剂图形109。
参照图15，用构图的掩模氧化层107a作为腐蚀掩模，选择腐蚀高电压晶体管区域a中的基层氮化层105，从而形成覆盖单元阵列区域b的构图的基层氮化层105a。优选地，为了防止对衬底101的腐蚀损伤，还可用诸如磷酸(H3PO4)之类的湿式腐蚀剂腐蚀基层氮化层105。然后，用构图的基层氮化层105a作为腐蚀掩模，湿式腐蚀基层氧化层103，从而形成覆盖单元阵列区域b的构图的基层氧化层103a。结果，去除构图的掩模氧化层107a和选择露出高电压晶体管区域a中的衬底101。
同时，可省略图3中所示的形成掩模氧化层107的工序。此时，为了防止在使用磷酸(H3PO4)的湿式腐蚀工艺期间光致抗蚀剂图形109被消除，因此第一光致抗蚀剂图形109与基层氮化层105之间的粘接应该是强的。
参照图16，对在高电压晶体管区域a中露出衬底101的所得结构进行热氧化处理，从而选择形成第一栅绝缘层111，例如在露出的衬底101表面的第一栅绝缘层。此时，如图16所示，因热氧化工艺的特点，因而第一栅绝缘层111具有低于衬底101主表面的下表面。可是，第一栅绝缘层111的上表面高于衬底101的主表面。因此，可附加进行使第一栅绝缘层111的上表面降低的凹进工艺，以便第一栅绝缘层111具有接近衬底101主表面的上表面F。结果，考虑凹进工艺，优选地使第一栅绝缘层111形成为其厚度厚于在后序工艺中保留的第一栅绝缘层111的最终厚度。例如，在高电压晶体管要求厚度为350埃的栅绝缘层的情况下，优选地使第一栅绝缘层111形成为其初始厚度至少为700埃。此时，优选地使第一栅绝缘层111凹进150-200埃的厚度。
此外，用构图的基层氮化层105a作腐蚀掩模，在形成第一栅绝缘层111之前，可将高电压晶体管区域a中露出的衬底101腐蚀到预定深度。在这种情况下，可形成其上表面接近衬底101主表面高度的第一栅绝缘层111而不用进行第一栅绝缘层111的凹进工序。
参照图17，用诸如磷酸之类的湿式腐蚀剂去除构图的基层氮化层105a。然后湿式腐蚀构图的基层氧化层103a，在单元阵列区域b中露出衬底101。此时，按构图的基层氧化层103a的厚度或多于该厚度，使第一栅绝缘层111凹进。这样，高电压晶体管区域a中保留的第一栅绝缘层11a的厚度约为350埃到400埃。结果，与常规技术相比，可显著降低第一栅绝缘层111a的上表面与露出的衬底101之间的台阶差S。
供选择的另一种方式是，可省略参照图6所述的第一栅绝缘层111的凹进工艺。在这种情况下，可以通过过腐蚀构图的基层氧化层103a形成第一栅绝缘层111a。
参照图18，对去除构图的基层氧化层103a的所得结构进行热氧化处理，由此在单元阵列区域b中露出的衬底101的表面形成例如薄沟道氧化层等的80埃或以下的薄厚度的第二栅绝缘层113。因此，与常规技术相比，可降低第一栅绝缘层111a与第二栅绝缘层113的上表面之间的台阶差。最好，第一栅绝缘层111a的上表面具有与第二栅绝缘层113的上表面相同的高度。在具有第一栅绝缘层111a和第二栅绝缘层113的所得结构上顺序形成第一导电层115和CMP中止层117。第一导电层115优选地由厚度为500埃到1000埃的掺杂多晶硅层形成，CMP中止层117优选地由厚度为500埃到2000埃的氮化硅层形成。
参照图19，对CMP中止层117和第一导电层115连续地构图，分别在高电压晶体管区域a中形成至少一个第一基层图形和在单元阵列区域b中形成至少一个第二基层图形。第一基层图形包括在高电压晶体管区域a的预定区域上顺序层叠的第一导电层图形115a和CMP中止层图形117a。同样地，第二基层图形包括在单元阵列区域b的预定区域上顺序层叠的第二导电层图形115b和CMP中止层图形117b。
用CMP中止层图形117a和117b作为腐蚀掩模，同时干式腐蚀第一栅绝缘层111a和第二栅绝缘层113，从而露出衬底101的一部分。接着，用CMP中止层图形117a和117b作为腐蚀掩模，干式腐蚀露出的衬底101，由此形成隔离区119，例如在第一基层图形之下限定第一有源区1a和在第二基层图形之下限定第二有源区1b的沟槽区。
对具有隔离区119的所得结构进行热氧化处理，由此在隔离区119的侧壁和底部形成热氧化层121a。此时，在第一导电层图形115a和115b的侧壁还形成热氧化层121b，例如多晶硅图形。为了修护在形成沟槽区的腐蚀工艺期间对衬底101的腐蚀损伤，进行该热氧化工艺处理。
参照图20，在具有热氧化层121a和121b的所得结构的整个表面上形成填充隔离区119的绝缘层。优选地，绝缘层由高密度等离子体(HDP)氧化层形成。通过交替地进行淀积工艺处理和溅射腐蚀工艺处理形成HDP氧化层。特别是，突出的角部区域比平面区域腐蚀得更多。这样，可用HDP氧化层完全填充具有高纵横比的间隙区域。此外，在绝缘层由HDP氧化层形成的情况下，CMP中止层图形117a和117b的侧壁呈现倾斜的图形。这是由于在HDP处理期间反复地进行溅射腐蚀工艺处理。
使绝缘层平面化直到露出CMP中止层图形117a和117b。优选地，利用CMP工艺进行平面化工艺处理。结果，在隔离区119中形成绝缘层图形123。此时，与常规技术相比，明显降低从CMP中止层图形117a的上表面到第一栅绝缘层111a上表面的第一深度T1′与从CMP中止层图形117b的上表面到第二栅绝缘层111b上表面的第二深度T2′之差。这是由于第一栅绝缘层111a与第二栅绝缘层113的上表面之间的台阶差小于常规技术的该台阶差。最好，第一深度T1′等于第二深度T2′。
参照图21，在去除CMP中止层图形117a和117b之后，使绝缘层图形123凹进，形成隔离层123a。其中，如果第一深度T1′浅于第二深度T2′，优选地，按第一深度T1′腐蚀绝缘层图形123。相反，如果第一深度T1′深于第二深度T2′，优选地，按第二深度T2′腐蚀绝缘层图形123。结果，隔离层123a覆盖第一栅绝缘层111a和第二栅绝缘层113的整个侧壁。
由于可减小第一深度T1′与第二深度T2′之差，因而使绝缘层图形123凹进的工艺裕量变得较大。例如，在第一深度T1′等于第二深度T2′的情况下，绝缘层图形123的最大允许凹进限度相应于第一深度T1′或第二深度T2′。可是，如图5所示，按照常规技术，绝缘层图形27的最大允许凹进限度相应于第一深度T1。其中，图5的第一深度T1浅于本发明的第一深度T1′。这是由于图5的CMP中止层图形21a′的厚度因CMP工艺期间第一绝缘层13和第二绝缘层17的上表面之间的台阶差而变得较小。
在包括隔离层123a的衬底整个表面上形成诸如掺杂多晶硅层之类的第二导电层125。利用光掩模，在第二导电层125上形成第二光致抗蚀剂图形127，用于露出与第二有源区1b相邻的隔离层123a。这样，如图21所示，用第二光致抗蚀剂图形127覆盖高电压晶体管区域a和第二有源区1b的整个表面。
参照图22，用第二光致抗蚀剂图形127作为腐蚀掩模，腐蚀第二导电层125，从而形成覆盖高电压晶体管区域a的第二导电层图形125a和覆盖第二有源区1b的第二导电层图形125b。然后，去除第二光致抗蚀剂图形127。在去除第二光致抗蚀剂图形127的所得结构整个表面上顺序形成层间栅介质层129和第三导电层131。层间栅介质层129由氧化硅层或包括氮化硅层的多层介质层形成。氮化/氧化(N/O)层或氧化/氮化/氧化(O/N/O)层广泛地用作多层介质层。此外，第三导电层131可由掺杂多晶硅层或难熔金属多晶硅硅化物(polycide)层形成。钨多晶硅硅化物层、钛多晶硅硅化物层、钽多晶硅硅化物层等可广泛用作难熔金属多晶硅硅化物层。
同时，在单元阵列区域b相应于周边电路区域的低电压晶体管区的情况下，不必形成第二光致抗蚀剂图形127。换言之，在如图1和32所示形成非易失性存储器的浮动栅FG的情况下需要第二光致抗蚀剂图形127。
参照图23A和23B，连续构图第三导电层131、层间栅介质层129、第二导电层图形125a和125b以及第一导电层图形115a和115b，由此形成分别与第一有源区1a和第二有源区1b交叉的第一栅极图形GP1和第二栅极图形GP2。第一栅极图形GP1包括顺序层叠的第一栅电极126a、第一层间栅介质层129a和第一虚设栅电极131a。其中，第一栅电极126a包括在第一栅绝缘层111a上保留的第一导电层图形115a′和与第一导电层图形115a交叉的第二导电层图形125a′。
此外，第二栅极图形GP2包括顺序层叠的浮动栅FG、第二层间栅介质层129b和控制栅电极CG。其中，浮动栅FG包括在第二栅绝缘层113上保留的第一导电层图形115b′和覆盖第一导电层图形115b′的第二导电层图形125b′。
同时，尽管图中未示出，如果单元阵列区域b相应于低电压晶体管区域，第二栅极图形GP2具有与第一栅极图形GP1相同的结构。也就是说，在低电压晶体管区域形成的第二栅极图形GP2可包括顺序层叠的第二栅电极、第二层间栅介质层和第二虚设栅电极。
如上所述，由于可减小第一栅绝缘层111a与第二栅绝缘层113的上表面之间的台阶差，因而使绝缘层图形123凹进的最大允许凹进限度变大。这样，如图23B所示，可以增加防止第一栅绝缘层111a与第二栅绝缘层113失效的工艺裕量。此外，即使第一导电层图形(图19的115a和115b)的侧壁呈现倾斜的图形，如图23A所示，在第一有源区1a或第二有源区1b的边缘并不形成由第一导电层图形115a或115b的残留物构成的纵梁。结果，本发明提供最佳处理条件，它可防止在相邻浮动栅之间形成纵梁和提高彼此具有不同厚度的多栅绝缘层的介质击穿特性。
图24-30、31A和31B是展示本发明另一个实施例的半导体器件制造方法的剖面图。参照图24，在半导体衬底201例如硅衬底上顺序形成基层氧化层、基层氮化层。优选地，基层氧化层的厚度形成为100埃到200埃，基层氮化层的厚度形成为500埃至1000埃。顺序构图基层氮化层和基层氧化层，分别在高电压晶体管区域a和单元阵列区域b中形成至少一个基层图形206。基层图形206包括顺序层叠的基层氧化层图形203和基层氮化层图形205。用基层图形206作为腐蚀掩模腐蚀衬底201，由此形成隔离区207，例如在高电压晶体管区域a中限定第一有源区1a和在单元阵列区域b中限定第二有源区1b的沟槽区。在包括沟槽区的衬底上进行热氧化工艺处理，在沟槽区的侧壁和底部形成热氧化层209。
参照图25，在包括沟槽区的衬底整个表面上形成填充沟槽区的绝缘层。可以按与结合图20所述的本发明第一实施例相同的方法形成绝缘层。然后，使绝缘层平面化直到露出基层氮化层图形205，在隔离区207中形成绝缘层图形211。优选地使用CMP工艺方法进行平面处理。在包括绝缘层图形211的衬底上形成在高电压晶体管区域a中选择露出基层氮化层图形205的第一光致抗蚀剂图形213。
参照图26，用诸如磷酸(H3PO4)之类的湿式腐蚀剂去除由第一光致抗蚀剂图形213露出的基层氮化层图形205。然后去除第一光致抗蚀剂图形213。接着，用诸如氢氟酸(HF)或缓冲氧化物腐蚀剂(BOE)之类的氧化物腐蚀剂去除高电压晶体管区域a中的基层氧化层图形203，从而露出第一有源区1a。此时，腐蚀绝缘层图形211的一部分。这样，降低绝缘层图形211的上表面和在第一有源区1a的边缘形成第一凹进区域R1。可是，由于去除薄基层氧化层图形203的湿式腐蚀工艺方法进行时间不长，因而使第一凹进区域R1形成为浅深度。
参照图27，对露出第一有源区1a的所得结构进行热氧化工艺处理，在第一有源区1a的表面形成第一栅绝缘层215。考虑到随后的凹进处理，优选地使第一栅绝缘层215的厚度形成为500埃或以上。此时，由于热氧化工艺处理本身的特性，第一栅绝缘层215的下表面变得低于第二有源区1b的表面。例如，在第一栅绝缘层215由厚度为500埃的热氧化层形成的情况下，在第一有源区1a与第二有源区1b的表面之间形成约200埃到250埃的台阶差D。其中，台阶差D最好等于其厚度等于后序工序中最终保留的第一栅绝缘层与在后序工序中形成的第二栅绝缘层之间的厚度之差。这样，为了减小第一栅绝缘层215与第二有源区1b之间的台阶差，附加地使第一栅绝缘层215凹进。此时，优选地，保留在第一有源区1a上的第一栅绝缘层215的上表面H仍然高于第二有源区1b的表面。
参照图28，去除单元阵列区域1b中基层氮化层图形205和基层氧化层图形203，露出第二有源区1b。因此，在第一有源区1a上形成具有预定厚度E的第一栅绝缘层215a和在沟槽区中形成隔离层211a。优选地，第一栅绝缘层215a的上表面还要比第二有源区1b的表面高。此时，可在第二有源区1b的边缘形成第二凹进区域R2。优选地，使第二凹进区域R2的深度尽可能浅。
参照图29，对露出第二有源区1b的所得结构进行热氧化工艺处理，由此形成第二栅绝缘层217，例如厚度为80埃或以下的薄沟道氧化层。此时，第一有源区1a与第二栅绝缘层217的上表面之间的台阶差D′优选地等于第一栅绝缘层215a的厚度。换言之，第一栅绝缘层215a的上表面具有与第二栅绝缘层217的上表面相同的高度。
然后，在包括第二栅绝缘层217的衬底整个表面上形成第一导电层219。优选地，第一导电层219由掺杂多晶硅层形成。在第一导电层219上形成覆盖高电压晶体管区域a和第二有源区1b的整个表面的第二光致抗蚀剂图形221。
参照图30，用第二光致抗蚀剂图形221作为腐蚀掩模腐蚀第一导电层219，由此形成覆盖高电压晶体管区域a的第一导电动层图形219a和覆盖第二有源区1b的第一导电层图形219b。然后去除第二光致抗蚀剂图形221。
同时，在单元阵列区域b相应于周边电路区域中的低电压晶体管区域的情况下，不必形成第二光致抗蚀剂图形221。换言之，在形成如图1和32所示的非易失性存储器的浮动栅的情况下需要第二光致抗蚀剂图形221。
在去除第二光致抗蚀剂图形221的所得结构的整个表面上顺序形成层间栅介质层223和第二导电层225。层间栅介质层223由与本发明第一实施例的层间栅介质层129相同的材料形成。此外，第二导电层225由与本发明第一实施例的第三导电层131相同的材料形成。
参照图31A和31B，连续构图第二导电层225、层间栅介质层223和第一导电层图形219a和219b，由此形成分别与第一有源区1a和第二有源区1b交叉的第一栅极图形GP1和第二栅极图形GP2。第一栅极图形GP1包括顺序层叠的第一栅电极219a′、第一层间栅介质层223a和第一虚设栅电极225a。同样地，第二栅极图形GP2包括顺序层叠的浮动栅FG、第二层间栅介质层223b和控制栅电极CG。
并且，尽管在附图中未示出，如果单元阵列区域b相应于低电压晶体管区域，那么第二栅极图形GP2有与第一栅极图形GP1相同的结构。也就是说，在低电压晶体管区域中形成的第二栅极图形GP2包括顺序层叠的第二栅电极、第二层间栅介质层和第二虚设栅电极。
按照本发明第二实施例，尽管在第一栅绝缘层215a与第二栅绝缘层207的上表面之间有台阶差，但如图31A所示，在相邻浮动栅FG之间并不形成纵梁。这是由于在形成可引起倾斜侧壁的沟槽隔离之后来实施用于形成浮动栅FG的第一构图工艺。此外，不需精确地控制用于形成隔离层的绝缘层图形凹进工艺。
如上所述，按照本发明，可使第一与第二栅绝缘层的上表面之间的台阶差最小。这样，可以增加在制造非易失性存储器中采用自对准沟道隔离技术形成隔离层的绝缘层图形的凹进工艺裕量。此外，可以防止在相邻栅极图形之间的有源区边缘形成纵梁。
此外，按照本发明，在形成限定第一和第二有源区的隔离层之后，在第一和第二有源区上分别形成用于高电压晶体管的栅绝缘层和用于单元晶体管的沟道氧化层，而不使用光致抗蚀剂层。因此，可防止栅绝缘层被光致抗蚀剂层沾污。并且，它可解决因于栅绝缘层的变薄引起的工艺失效以及纵梁的产生。
尽管已参照优选实施例具体展示和描述了本发明，但应该理解，本领域的技术人员可进行各种改变而不会脱离由所附权利要求所限定的本发明的精神和范围。

Claims (25)

1.一种半导体器件，包括：
限定在半导体衬底预定区域的多个有源区，该多个有源区包括至少一个第一有源区和至少一个第二有源区，第一有源区的表面低于半导体衬底的主表面，和第二有源区的表面高于第一有源区的表面；
形成在第一有源区上的第一栅绝缘层；
形成在第二有源区上的第二栅绝缘层，第二栅绝缘层薄于第一栅绝缘层；
在多个有源区之间的半导体衬底上形成的隔离区，该隔离区的底部低于第一有源区的表面；和
填充隔离区的隔离层，该隔离层覆盖第一栅绝缘层和第二栅绝缘层的整个侧壁，
其中，第一和第二栅绝缘层的上表面之间的台阶差小于第一和第二栅绝缘层之间的厚度差。
2.如权利要求1的半导体器件，其中在第一栅绝缘层和第二栅绝缘层的上表面之间的台阶差小于第一栅绝缘层和第二栅绝缘层之间厚度差的一半。
3.如权利要求2的半导体器件，其中隔离层的上表面具有与第一和第二栅绝缘层的较高栅绝缘层的上表面相同的高度。
4.如权利要求1的半导体器件，其中隔离区是沟槽区域。
5.如权利要求1的半导体器件，还包括：
与第一有源区交叉的第一栅极图形，第一栅极图形覆盖第一栅绝缘层的预定区域；和
与第二有源区交叉的第二栅极图形，第二栅极图形覆盖第二栅绝缘层的预定区域。
6.如权利要求5的半导体器件，其中第一栅极图形包括第一栅电极、第一层间栅介质层和第一虚设栅电极，所述第一栅电极、所述第一层间栅介质层和所述第一虚设栅电极顺序层叠。
7.如权利要求5的半导体器件，其中第二栅极图形包括第二栅电极、第二层间栅介质层和第二虚设栅电极，所述第二栅电极、所述第二层间栅介质层和所述第二虚设栅电极顺序层叠。
8.如权利要求5的半导体器件，其中第二栅极图形包括浮动栅、第二层间栅介质层和控制栅电极，所述浮动栅、所述第二层间栅介质层和所述控制栅电极顺序层叠。
9.一种制造半导体器件的方法，包括：
在半导体衬底的预定区域形成其下表面低于半导体衬底主表面的第一栅绝缘层；
在与第一栅绝缘层相邻的半导体衬底处形成第二栅绝缘层，第二栅绝缘层的下表面高于第一栅绝缘层的下表面且其厚度薄于第一栅绝缘层的厚度；
在具有第一和第二栅绝缘层的所得结构的整个表面上顺序形成第一导电层和化学机械抛光中止层；
连续构图化学机械抛光中止层、第一导电层、第一和第二栅绝缘层和半导体衬底，由此形成沟槽区，该沟槽区限定在第一栅绝缘层之下的第一有源区和在第二栅绝缘层之下的第二有源区，并且同时形成顺序层叠在各有源区上的第一导电层图形和化学机械抛光中止层图形；
形成填充沟槽区的绝缘层图形；
去除化学机械抛光中止层图形；和
使绝缘层图形凹进，形成隔离层，该隔离层覆盖第一和第二栅绝缘层的整个侧壁。
10.如权利要求9的方法，其中形成第一和第二栅绝缘层的步骤包括：
在半导体衬底的整个表面上顺序形成基层氧化层和基层氮化层；
连续构图基层氮化层和基层氧化层，露出半导体衬底的第一区域；
热氧化具有构图的基层氮化层的所得结构，在第一区域的表面形成第一栅绝缘层；
去除构图的基层氮化层和构图的基层氧化层，露出在构图的基层氧化层之下的第二区域；和
对去除构图的基层氧化层的所得结构进行热氧化，由此形成其厚度薄于第二区域表面的第一栅绝缘层的厚度的第二栅绝缘层。
11.如权利要求9的方法，其中第一导电层由掺杂的多晶硅层形成。
12.如权利要求9的方法，其中化学机械抛光中止层由氮化硅层形成。
13.如权利要求9的方法，其中形成绝缘层图形的步骤包括：
在形成沟槽区的所得结构的整个表面上形成填充沟槽区的绝缘层；和
使绝缘层平面化，直到露出化学机械抛光中止层图形。
14.如权利要求13的方法，其中利用化学机械抛光工艺方法实施使绝缘层平面化的步骤。
15.如权利要求9的方法，其中执行使绝缘层图形凹进的步骤直到露出第一导电层图形的侧壁。
16.如权利要求9的方法，还包括：
在第一有源区上形成第一栅极图形，第一栅极图形与第一有源区交叉并包括第一导电层图形的一部分；和
在第二有源区上形成第二栅极图形，第二栅极图形与第二有源区交叉并包括第一导电层图形的一部分。
17.如权利要求16的方法，其中形成第一和第二栅极图形的步骤包括：
在形成隔离层的所得结构的整个表面上顺序形成第二导电层、层间栅介质层和第三导电层；和
连续构图第三导电层、层间栅介质层、第二导电层和第一导电层图形，从而形成在第一栅绝缘层的预定区域上顺序层叠的第一栅电极、第一层间栅介质层和第一虚设栅电极，同时形成在第二栅绝缘层的预定区域上顺序层叠的第二栅电极、第二层间栅介质层和第二虚设栅电极。
18.如权利要求16的方法，其中形成第一和第二栅极图形的步骤包括：
在形成隔离层的所得结构的整个表面上形成第二导电层；
构图第二导电层，形成露出与第二有源区相邻的隔离层的第二导电层图形；
在形成第二导电层图形的所得结构的整个表面上顺序形成层间栅介质层和第三导电层；和
连续构图第三导电层、层间栅介质层、第二导电层和第一导电层图形，从而形成在第一栅绝缘层的预定区域上顺序层叠的第一栅电极、第一层间栅介质层和第一虚设栅电极，同时形成在第二栅绝缘层的预定区域上顺序层叠的浮动栅、第二层间栅介质层和控制栅电极。
19.一种制造半导体器件的方法，包括：
在半导体衬底上形成多个基层图形；
用多个基层图形作为腐蚀掩模腐蚀半导体衬底，形成限定至少一个第一有源区和至少一个第二有源区的沟槽区；
形成填充沟槽区的绝缘层图形；
选择地去除第一有源区上的基层图形，露出第一有源区；
在第一有源区表面形成其下表面低于第二有源区上表面的第一栅绝缘层；
去除第二有源区上的基层图形，选择地露出第二有源区；和
形成其厚度薄于第一栅绝缘层的厚度并且其上表面高于第一栅绝缘层下表面的第二栅绝缘层。
20.如权利要求19的方法，其中通过对露出的第一有源区的表面进行热氧化，形成第一栅绝缘层。
21.如权利要求19的方法，其中形成第一栅绝缘层的步骤包括：
对露出的第一有源区的表面进行热氧化，形成具有第一厚度的热氧化层；和
湿式腐蚀具有第一厚度的热氧化层，形成具有低于第一厚度的第二厚度的热氧化层。
22.如权利要求19的方法，其中通过对露出的第二有源区的表面进行热氧化，形成第二栅绝缘层。
23.如权利要求19的方法，还包括：
在第一栅绝缘层的预定区域上形成与第一有源区交叉的第一栅极图形；和
在第二栅绝缘层的预定区域上形成与第二有源区交叉的第二栅极图形。
24.如权利要求23的方法，其中形成第一和第二栅极图形的步骤包括：
在形成第一和第二栅绝缘层的所得结构的整个表面上顺序形成第一导电层、层间栅介质层和第二导电层；和
连续构图第二导电层、层间栅介质层和第一导电层，从而形成在第一栅绝缘层的预定区域上顺序层叠的第一栅电极、第一层间栅介质层和第一虚设栅电极，同时形成在第二栅绝缘层的预定区域上顺序层叠的第二栅电极、第二层间栅介质层和第二虚设栅电极。
25.如权利要求23的方法，其中形成第一和第二栅极图形的步骤包括：
在形成第一和第二栅绝缘层的所得结构的整个表面上形成第一导电层；
构图第一导电层，形成露出与第二有源区相邻的绝缘层图形的第一导电层图形；
在形成第一导电层图形的所得结构的整个表面上顺序形成层间栅介质层和第二导电层；和
连续构图第二导电层、层间栅介质层和第一导电层图形，从而形成在第一栅绝缘层的预定区域上顺序层叠的第一栅电极、第一层间栅介质层和第一虚设栅电极，同时形成在第二栅绝缘层的预定区域上顺序层叠的浮动栅、第二层间栅介质层和控制栅电极。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357692B1 (ko) * 2000-10-27 2002-10-25 삼성전자 주식회사 비휘발성 메모리소자 및 그 제조방법
KR20020091982A (ko) * 2001-06-01 2002-12-11 삼성전자 주식회사 얕은 트렌치 소자분리 구조를 가지는 비휘발성 메모리소자 및 그 제조방법
US6531731B2 (en) * 2001-06-15 2003-03-11 Motorola, Inc. Integration of two memory types on the same integrated circuit
TWI277199B (en) 2001-06-28 2007-03-21 Toshiba Corp Semiconductor device and manufacturing method therefor
US6952040B2 (en) 2001-06-29 2005-10-04 Intel Corporation Transistor structure and method of fabrication
KR100397176B1 (ko) * 2001-07-26 2003-09-06 삼성전자주식회사 불휘발성 메모리 장치의 평탄화 방법
US7067440B1 (en) 2001-08-24 2006-06-27 Novellus Systems, Inc. Gap fill for high aspect ratio structures
JP3944013B2 (ja) * 2002-07-09 2007-07-11 株式会社東芝 不揮発性半導体メモリ装置およびその製造方法
JP2006504261A (ja) * 2002-10-22 2006-02-02 テラ セミコンダクター、インク． フラッシュｅｅｐｒｏｍ単位セル及びこれを含むメモリーアレイ構造体
KR100442885B1 (ko) * 2002-11-01 2004-08-02 삼성전자주식회사 반도체 소자의 다중 두께 게이트 유전층 제조 방법
KR100469128B1 (ko) * 2002-11-07 2005-01-29 삼성전자주식회사 자기정렬된 얕은 트렌치 소자분리를 갖는 불휘발성 메모리장치의 플로팅 게이트 형성방법
US7122485B1 (en) 2002-12-09 2006-10-17 Novellus Systems, Inc. Deposition profile modification through process chemistry
US7508048B2 (en) 2003-01-16 2009-03-24 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby
KR100948477B1 (ko) 2003-05-14 2010-03-17 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100976698B1 (ko) * 2003-06-18 2010-08-18 주식회사 하이닉스반도체 반도체소자의 게이트 산화막 형성방법
KR100481890B1 (ko) * 2003-08-27 2005-04-11 주식회사 하이닉스반도체 반도체소자의 게이트 산화막 형성방법
US7078312B1 (en) * 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US20050074947A1 (en) * 2003-09-18 2005-04-07 Kim Hak Dong Methods for fabricating semiconductor devices
US7163896B1 (en) 2003-12-10 2007-01-16 Novellus Systems, Inc. Biased H2 etch process in deposition-etch-deposition gap fill
US7344996B1 (en) 2005-06-22 2008-03-18 Novellus Systems, Inc. Helium-based etch process in deposition-etch-deposition gap fill
US7476621B1 (en) 2003-12-10 2009-01-13 Novellus Systems, Inc. Halogen-free noble gas assisted H2 plasma etch process in deposition-etch-deposition gap fill
KR100545183B1 (ko) * 2003-12-27 2006-01-24 동부아남반도체 주식회사 플래시 셀 내의 자기 정렬 소자 분리막 구조 및 그 형성방법
KR100533772B1 (ko) * 2004-01-09 2005-12-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2006012970A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体装置およびその製造方法
KR100580117B1 (ko) * 2004-09-03 2006-05-12 에스티마이크로일렉트로닉스 엔.브이. 반도체 메모리 소자의 소자 분리막 형성방법
US7217658B1 (en) 2004-09-07 2007-05-15 Novellus Systems, Inc. Process modulation to prevent structure erosion during gap fill
US7176039B1 (en) 2004-09-21 2007-02-13 Novellus Systems, Inc. Dynamic modification of gap fill process characteristics
US7381451B1 (en) 2004-11-17 2008-06-03 Novellus Systems, Inc. Strain engineering—HDP thin film with tensile stress for FEOL and other applications
JP2006253311A (ja) * 2005-03-09 2006-09-21 Toshiba Corp 半導体装置及びその製造方法
US7211525B1 (en) 2005-03-16 2007-05-01 Novellus Systems, Inc. Hydrogen treatment enhanced gap fill
US7214590B2 (en) * 2005-04-05 2007-05-08 Freescale Semiconductor, Inc. Method of forming an electronic device
JP2007103862A (ja) * 2005-10-07 2007-04-19 Renesas Technology Corp 半導体装置およびその製造方法
JP4791799B2 (ja) * 2005-11-07 2011-10-12 株式会社東芝 半導体記憶装置及びその製造方法
KR100660285B1 (ko) * 2005-12-28 2006-12-20 동부일렉트로닉스 주식회사 스플리트 게이트형 비휘발성 기억 장치의 제조방법
JP2007287987A (ja) * 2006-04-18 2007-11-01 Fujifilm Corp 固体撮像装置の製造方法及び固体撮像装置
US7482245B1 (en) 2006-06-20 2009-01-27 Novellus Systems, Inc. Stress profile modulation in STI gap fill
JP4772709B2 (ja) * 2007-01-31 2011-09-14 株式会社東芝 半導体記憶装置
JP2009043897A (ja) * 2007-08-08 2009-02-26 Toshiba Corp 半導体装置およびその製造方法
KR100891407B1 (ko) * 2007-08-20 2009-04-02 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법
US7875516B2 (en) * 2007-09-14 2011-01-25 Qimonda Ag Integrated circuit including a first gate stack and a second gate stack and a method of manufacturing
US8133797B2 (en) 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
JP2010183003A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US8847319B2 (en) 2012-03-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for multiple gate dielectric interface and methods
TWI556318B (zh) * 2012-03-09 2016-11-01 聯華電子股份有限公司 半導體製程
US8492228B1 (en) 2012-07-12 2013-07-23 International Business Machines Corporation Field effect transistor devices having thick gate dielectric layers and thin gate dielectric layers
CN103578951B (zh) * 2012-08-09 2016-04-06 华邦电子股份有限公司 半导体元件的制造方法
US9786563B2 (en) 2015-11-23 2017-10-10 International Business Machines Corporation Fin pitch scaling for high voltage devices and low voltage devices on the same wafer
US10515976B2 (en) * 2018-02-01 2019-12-24 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US10699960B2 (en) 2018-06-27 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for improving interlayer dielectric layer topography
US11183429B2 (en) * 2019-03-25 2021-11-23 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device including forming a gate insulating material layer on a protection layer and removing the gate insulation material layer and the protection layer on the first region

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866002A (en) * 1985-11-26 1989-09-12 Fuji Photo Film Co., Ltd. Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof
JPH10178102A (ja) * 1996-12-18 1998-06-30 Sony Corp 半導体装置の製造方法
JPH10326837A (ja) * 1997-03-25 1998-12-08 Toshiba Corp 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法
KR100244495B1 (ko) * 1997-09-25 2000-03-02 김영환 반도체 소자 제조방법
KR19990030770A (ko) * 1997-10-06 1999-05-06 윤종용 비대칭 게이트 산화막 구조를 가지는 복합 반도체장치 및 그 제조 방법
KR19990049409A (ko) * 1997-12-12 1999-07-05 윤종용 서로 다른 두께의 게이트 산화막 형성 방법
JP4270670B2 (ja) * 1999-08-30 2009-06-03 株式会社東芝 半導体装置及び不揮発性半導体記憶装置の製造方法

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