JP2006504261A - フラッシュeeprom単位セル及びこれを含むメモリーアレイ構造体 - Google Patents
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Abstract
【課題】 高集積フラッシュEEPROM単位セル及びそれを含むメモリーアレイ構造体 を提供する。
【解決手段】 本発明によるフラッシュEEPROM単位セルは、単位セルの分離のためのフィールド酸化膜が形成されている基板と、隣接する前記フィールド酸化膜の間に形成され、前記基板に形成されたソースとドレーンの間で並列連結されている第1の誘電体膜及び第2の誘電体膜を含み、前記第1の誘電体膜の厚さは前記第2の誘電体膜より厚く形成されているフローティングゲート誘電体膜と、前記フローティングゲート誘電体膜の上部に積層されているフローティングゲートと、前記フローティングゲートの上部に積層された制御ゲート誘電体膜と、前記制御ゲート誘電体膜の上部に積層された制御ゲートと、を含むことをことを特徴とする。
【解決手段】 本発明によるフラッシュEEPROM単位セルは、単位セルの分離のためのフィールド酸化膜が形成されている基板と、隣接する前記フィールド酸化膜の間に形成され、前記基板に形成されたソースとドレーンの間で並列連結されている第1の誘電体膜及び第2の誘電体膜を含み、前記第1の誘電体膜の厚さは前記第2の誘電体膜より厚く形成されているフローティングゲート誘電体膜と、前記フローティングゲート誘電体膜の上部に積層されているフローティングゲートと、前記フローティングゲートの上部に積層された制御ゲート誘電体膜と、前記制御ゲート誘電体膜の上部に積層された制御ゲートと、を含むことをことを特徴とする。
Description
本発明は、不揮発性半導体メモリーに関し、より詳しくは、高集積フラッシュEEPROM(電気的に消去可能なようにプログラム可能な読み取り専用メモリー)単位セル及びそれを含むメモリーアレイ構造体に関する。
一般に、半導体メモリーは、電源供給が切れると保存されたデータが消滅される揮発性(volatile)メモリーと、電源供給が切れてもデータが維持される不揮発性(nonvolatile)メモリーに区分される。不揮発性メモリーは、EPROMs(Erasable Programmable Read Only Memories)と、EEPROMs(Electrically EPROMs)と、フラッシュEEPROMs(Flash EEPROMs)と、を含む。フラッシュEEPROMsは、従来のEEPROMsから開発されたことで、従来のEPROMの特徴である小さなセル面積と従来のEEPROMの特徴である保存された情報の電気的消去が可能である利点を全部有している。したがって、フラッシュEEPROMについての需要は増加している。
フラッシュEEPROM装置は、単位セルを含むメモリーロジックアレイ構造体にしたがって、NAND型フラッシュEEPROM装置とNOR型フラッシュEEPROM装置に分類される。フラッシュEEPROM装置の単位セルは、基板上に形成されたソース及びドレーンと、ソース及びドレーンの間に形成されてフローティングゲート及び制御ゲートからなった積層−ゲートと、を含む。
図1は、従来のNAND型フラッシュEEPROM装置を概略的に示す回路図である。
図1に示したように、NAND型フラッシュEEPROM装置は、多数のメモリーストリングと、多数のビットラインBL1、BL2と、多数のビットラインBL1、BL2と直交する多数のワードライン(WL1、WL2、…、WL15、WL16)からなる。各々のメモリーストリングは、直列連結された多数の単位セル(MCa)と、多数の単位セルの第1の単位セルに直列連結されてビットラインBL1又はビットラインBL2に直列連結される第1の選択トランジスター(DST)と、多数の単位セルの最後の単位セルに直列連結されると共に共通ソースライン(SL)に直列連結される第2の選択トランジスター(SST)と、を含む。メモリーストリングの単位セル(MCa)は、各々のワードライン(WL1、WL2、…、WL15又はWL16)に連結されており、第1の選択トランジスター(DST)のゲートはドレーン選択ライン(DSL)に連結されており、第2の選択トランジスター(SST)のゲートはソース選択ライン(SSL)に連結されている。
図2aは、図1に示されたNAND型フラッシュEEPROM装置の単位セル構造を説明するための平面レイアウト図であり、図2b及び図2cは、各々図2aのI−I線(チャンネル方向)及びII−II線(ワードライン方向)に沿って切断した横断面図である。
図2a乃至図2cに示したように、基板11の活性領域にソース12及びドレーン13が形成されている。ソース12とドレーン13の間のチャンネル上部には、トンネル酸化膜14と、フローティングゲート15と、層間誘電体膜16と、制御ゲート17よりなった積層ゲートが形成されている。そして、層間絶縁膜18が積層ゲート及び基板11を覆う。多数のビットライン層19は、層間絶縁膜18上でメモリーストリングと平行に形成されており、多数のワードライン層(図示せず)は、制御ゲート17と平行に、ビットライン層19とは垂直に形成されている。また、図2Cに明確に示されたように、ワードライン方向の単位セル(MCa)は、フィールド酸化膜20により隣接する単位セル(MCa)と電気的に分離されており、フィールド酸化膜20の間の幅20aは、活性領域の幅に対応する。
従来のフラッシュEEPROM装置の単位セルにおいて、フローティングゲート15の幅(d)は、活性領域の幅20aより大きく、したがって、フローティングゲート15は、フィールド酸化膜20の一部と重畳されるので、ゲートカップリング比(GCR:Gate Coupling Rate)を増加させる。GCRは、単位セルの駆動電圧を決定する重要な値して、下記の数式1に表現される。
[式1]
[式1]
GCR=C1/(C1+C2)
数式1において、C1は、フローティングゲート15と制御ゲート17の間のキャパシタンスを示し、C2は、フローティングゲート15と基板11の間のキャパシタンスを示す。キャパシタンスは、誘電体膜の誘電率と重畳面積の積に比例し、誘電体膜の厚さに反比例する。
数式1において、C1は、フローティングゲート15と制御ゲート17の間のキャパシタンスを示し、C2は、フローティングゲート15と基板11の間のキャパシタンスを示す。キャパシタンスは、誘電体膜の誘電率と重畳面積の積に比例し、誘電体膜の厚さに反比例する。
単位セル(MCa)でデータをプログラミング又は消去するための制御電圧を減少させるためには、GCR値を増加させなければならない。数式1及び図2cを参照すれば、GCR値は、フローティングゲート15と制御ゲート17の間の層間誘電体膜16の誘電率を増加させるか、層間誘電体膜16の厚さを減少するか、ローティングゲート15と制御ゲート17との重畳面積を広げることにより、増加させることができる。しかし、フローティングゲート15と制御ゲート17の間の層間誘電体膜16の誘電率を増加させる方法は、新しい誘電体膜材料を必要とするので実現が難しい。また、層間誘電体膜16の厚さを減少する方法も、単位セルプログラムモードと消去モード時に制御ゲート17とフローティングゲート15の間に高い電圧が印加される際に、層間誘電体膜16が制御ゲート17とフローティングゲート15を絶縁させるので実現が難しい。したがって、ローティングゲート15と制御ゲート17との重畳面積を広げる方法がGCR値を増加させるために主に使用されている。例えば、図2cに示されたように、フローティングゲート15は、フィールド酸化膜20の上部に伸張することによりフローティングゲート15と制御ゲート17の間の重畳面積が増加される。この場合において、セル分離領域の幅(t)がフィールド酸化膜20の幅20bより小さくなる。現在、実現可能な光工程装備を利用して最小幅(t)を有する素子分離領域を形成することが可能であっても、GCR値を向上させるためにはフィールド酸化膜20の幅20bが素子分離領域の幅(t)より大きくなければならない。フローティングゲート15とフィールド酸化膜20の重畳のため、単位セルは最小サイズを有することができないし、これはフラッシュEEPROM装置の製造費用を増加させて高集積フラッシュEEPROM装置開発に障害要因になる。
活性領域間の距離を減らす他の方法として、ポリシリコンスペーサがフラッシュEEPROM装置の単位セル構造に採用できる。しかし、ポリシリコンスペーサを使用しても活性領域間の距離は最小化できない。また、この方法は、ポリシリコンスーサを形成するための追加工程が要求されてフラッシュEEPROM装置を製造するのに高費用が要求される短所がある。NOR型フラッシュEEPROM装置もNAND型EEPROMと同一な形態の単位セルを使用するので、上述の問題点はNOR型フラッシュEEPROM装置でも発生する。
本発明の目的は、従来のフラッシュEEPROM単位セルのGCR値を維持すると共に減少されたセルサイズを有するフラッシュEEPROM単位セル及びそれを含むメモリーアレイ構造体を提供することにある。
本発明の他の目的は、高集積メモリー装置に適合するフラッシュEEPROM単位セル及それを含むメモリーアレイ構造体を提供することにある。
本発明の更に他の目的は、活性領域間の距離を最小化できるフラッシュEEPROM単位セル及びそれを含むメモリーアレイ構造体を提供することにある。
前記目的を達成するための本発明は、新規なフラッシュEEPROM単位セルを提供する。本発明によるフラッシュEEPROM単位セルは、単位セルの分離のためのフィールド酸化膜が形成されている基板と、隣接する前記フィールド酸化膜の間に形成され、前記基板に形成されたソースとドレーンの間で並列連結されている第1の誘電体膜及び第2の誘電体膜を含み、前記第1の誘電体膜の厚さは前記第2の誘電体膜より厚く形成されているフローティングゲート誘電体膜と、前記フローティングゲート誘電体膜の上部に積層されているフローティングゲートと、前記フローティングゲートの上部に積層された制御ゲート誘電体膜と、前記制御ゲート誘電体膜の上部に積層された制御ゲートとを含む。
また、本発明は、多数のビットラインと、前記多数のビットラインと直交する多数のワードラインと、前記多数のビットラインの中のいずれかの一つと直列連結された多数の単位セルを含むメモリーストリングと、を含み、前記単位セルは、各々のワードラインに連結されており、ソース及びドレーンの間で並列連結された第1及び第2のサブセルを含み、前記第1のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスが前記第2のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスより小さいことを特徴とするNAND型フラッシュEEPROMアレイ構造体を提供する。
また、本発明は、多数のビットラインと、前記多数のビットラインと直交する多数のワードラインと、前記多数のビットライン及び前記多数のワードラインとの直交部分に形成された多数の単位セルと、を含み、行方向の多数の単位セルは一つのワードラインに連結されており、単位セルは、各々ソース及びドレーンの間で並列連結された第1のサブセル及び第2のサブセルを含み、前記単位セルのソースは共通ソースラインに連結され、列方向の多数の単位セルのドレーンは一つのビットラインに連結されており、前記第1のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスが前記第2のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスより小さいことを特徴とするNOR型フラッシュEEPROMアレイ構造体を提供する。
以下、添付の図面を参照して本発明による好ましい実施の形態について詳しく説明する。
図3は、本発明の一実施の形態による単位セルを含むNAND型フラッシュEEPROM装置を概略的に示す回路図である。
図3に示したように、本発明によるフラッシュEEPROM装置は、図1に示された従来のフラッシュEEPROM装置と比較して、単位セル(MC)が並列連結された第1のサブセル(MC1)及び第2のサブセル(MC2)で構成されたことだけが異なる。本発明の単位セル(MC)において、第1のサブセル(MC1)の制御ゲート27aと第2のサブセル(MC2)の制御ゲート27bは同一なワードラインに連結されており、第1のサブセル(MC1)のフローティングゲート25aは第2のサブセル(MC2)のフローティングゲート25bに連結されている。さらに、第1のサブセル(MC1)のフローティングゲート25aの下部にある誘電体膜のキャパシタンスが第2のサブセル(MC2)のフローティングゲート25bの下部にある誘電体膜のキャパシタンスより小さく設計される。
図4aは、図3に示されたNAND型フラッシュEEPROM装置の単位セルの構造を説明するための平面レイアウト図であり、図4b及び4cは、各々図4aのIII−III線(チャンネル方向)及びIV−IV線(ワードライン方向)に沿って切断した横断面図である。
図4a乃至図4cに示したように、P型基板21の活性領域にn+ソース22及びn+ドレーン23が形成されており、ソース22とドレーン23間のチャンネル上部には第1の誘電体膜24a及び第2の誘電体膜24bよりなったフローティングゲート誘電体膜が形成されている。また、フローティングゲート誘電体膜の上部に、フローティングゲート25と、制御ゲート誘電体膜26及び制御ゲート27が順次に積層されている。また、制御ゲート27及び基板21上に層間絶縁膜28が形成されており、その層間絶縁膜28の上部にはメモリーストリングと平行にビットライン層29が形成されている。図4a乃至図4cに示されたNAND型フラッシュEEPROM装置において、活性領域30aに形成されたフローティングゲート25が、図3に示された第1のサブセル(MC1)のフローティングゲート25a及び第2のサブセル(MC2)のフローティングゲート25bの機能を実行する。フローティングゲート25の上部に形成された制御ゲート27が、図3に示された第1のサブセル(MC1)の制御ゲート27a及び第2のサブセル(MC2)の制御ゲート27bの機能を実行する。
図4cに示したように、基板21上に単位セルを電気的に分離するためのフィールド酸化膜30が形成されている。フローティングゲート誘電体膜を構成する第1の誘電体膜24a及び第2の誘電体膜24bは、隣接するフィールド酸化膜30の間に位置すると共にソース22及びドレーン23の間で並列連結されている。第2の誘電体膜24bは、フローティングゲート25への電子注入及びフローティングゲート25からの電子放出を誘導するためのものであり、従来のフラッシュEEPROM装置でのトンネル酸化膜と同一の役割をする。したがって、第2の誘電体膜24bの厚さは、トンネル酸化膜と実質的に同一である。第1の誘電体膜24aの厚さは、第2の誘電体膜24bより厚いので、フローティングゲート誘電体膜の全体キャパシタンスが減少する。したがって、フローティングゲート25と制御ゲート27の間のキャパシタンスC1が同一に維持されてもGCRが増加でき(数式1参照)、または、GCR値を同一に維持しながらフローティングゲート25と制御ゲート27の間のキャパシタンスC1を減少させることができる。即ち、本発明ではGCRを増加させるためにフローティングゲート25とフィールド酸化膜30との重畳が不必要になるので、図4cに示したように、フローティングゲート25の幅(d')が減少できる。第1の誘電体膜24aの厚さ及び幅は、フローティングゲート誘電体膜の全体キャパシタンスC2が減少する限度内で幅広く変更できる。
好ましくは、第1の誘電体膜24aは、フラッシュEEPROM装置を制御するためにフラッシュEEPROM装置内に形成された周辺装置の誘電体膜の厚さと同一に形成される。この場合に、フラッシュEEPROM装置は減少された工程段階により製造できる。また、第1の誘電体膜24aの幅(L1)を第2の誘電体膜24bの幅(L2)と実質的に同一に形成することが好ましい。この場合に、第1の誘電体膜24aの面積及び第2の誘電体膜24bの面積が同一になって十分な工程マージンが提供され、フローティングゲート誘電体膜のキャパシタンスC2を効率的に減少させることができる。
したがって、図4cに示したように、本発明の一実施の形態によるフラッシュEEPROM単位セルの活性領域の幅30aがフローティングゲート25の幅(d')と一致し、フィールド酸化膜30の幅30b、即ち、活性領域の間の距離が素子分離領域の幅(t')と一致するようになる。言い換えれば、本発明の一実施の形態によるフラッシュEEPROM単位セルのフローティングゲート25は、第1の誘電体膜24a及び第2の誘電体膜24bの上部、即ち、活性領域30aにだけに形成されている。したがって、本発明では、フローティングゲート25はフィールド酸化膜30と重畳されない。そして、素子分離領域の幅(t')は、従来のフラッシュEEPROM装置の素子分離領域の幅(t)と同一である。この場合、フィールド酸化膜30は、従来のフラッシュEEPROM装置のフィールド酸化膜20の幅20bより小さく製造できる。さらに、活性領域30a及び素子分離領域30bを最小化することができ、フラッシュEEPROM装置の集積度を向上させることができる。
図2aに示された従来のフラッシュEEPROM単位セルにおいて、フローティングゲート15の幅が減少される場合、フローティングゲート15と制御ゲート17の間のキャパシタンスC1が減少してGCR値が減少する。したがって、F−Nトンネル現象(Fowler−Nordheim tunneling)を発生させることができる電圧を得るために単位セルの動作電圧を高めなければならない。しかし、これはフラッシュEEPROM装置の寿命を減少させ、フラッシュEEPROM装置の動作信頼性を低下させる。本発明では、フローティングゲート誘電体膜(24a及び24b)の全体キャパシタンスを減少させることによりGCR値の減少を回避する。本発明では、フローティングゲート誘電体膜(24a及び24b)の厚さ増加によるGCR値の増加分がフローティングゲート25と制御ゲート27の重畳面積減少によるGCR減少分と同一になるように、フローティングゲート誘電体膜(24a及び24b)の厚さと面積を適切に調節できる。したがって、従来構造によるフラッシュEEPROM装置のGCR値を維持すると共にフラッシュEEPROM装置の単位セルのサイズを減少させることができる。例えば、(i)第2の誘電体膜24bの厚さが従来のフラッシュEEPROM装置のフローティングゲート誘電体膜(トンネル酸化膜)の厚さと同一であり、(ii) 第1の誘電体膜24aの厚さが第2の誘電体膜24aの厚さの二倍に該当し、(iii)第1の誘電体膜24a及び第2の誘電体膜24bの広さ(接触面積)が同一であり、(iv)第1の誘電体膜24a及び第2の誘電体膜24bの物質が従来のフラッシュEEPROM装置の誘電体膜と同一であり、(v)第1の誘電体膜24aのキャパシタンスがCという条件下では、本発明による単位セルのキャパシタンスC2は3Cになり、従来の単位セルのキャパシタンスC2は4Cになる。即ち、本発明では、数式1において分母の値が減少するようになるので、GCR値が増加する。
不揮発性半導体メモリーの中で、フローティングゲートの下部に形成される酸化膜が相対的に厚い酸化膜と相対的に薄い酸化膜に構成され、それがソースとドレーンの間で直列連結されて構成される従来のEEPROM装置がある。ここで、相対的に厚い酸化膜は、従来のEEPROM装置のしきい電圧を感知するために使用され、相対的に薄い酸化膜は、プログラム及び消去モードのために使用される。しかし、従来のEEPROM装置は、本発明のフラッシュEEPROM装置とは異なる。従来のEEPROM装置は、プログラムモードの後に、負のしきい電圧を持つ。したがって、直列連結されたEEPROMセルの2個の単位セルのゲートを選択するための追加トランジスターが要求され、EEPROMの集積度は向上されない。また、EEPROMのGCRは減少する。
本発明のフラッシュEEPROM装置の動作において、フローティングゲート25への電子注入及びフローティングゲート25からの電子放出は、相対的に薄い厚さの第2の誘電体膜24bを通じて行われる。第1の誘電体膜24aによりF−Nトンネルの電子移動領域が減少するが、第1の誘電体膜24aによりプログラミング及び消去速度が影響を受けない。
本発明によるフラッシュEEPROM単位セルは、図4a乃至図4cのNAND型フラッシュEEPROMアレイ構造体だけでなく、NOR型フラッシュEEPROMアレイ構造体にも適用できる。
図5は、本発明の一実施の形態による単位セルを含むNOR型フラッシュEEPROM装置を概略的に示す回路図である。
図5に示したように、NOR型フラッシュEEPROM装置は、多数のビットラインBL1、BL2と、多数のビットラインBL1、BL2がお互いに直交する多数のワードライン(WL1、WL2、……、WL5及びWL6)と、多数のビットラインBL1、BL2と多数のワードライン(WL1、WL2、……、WL5及びWL6)がお互いに直交する部分に形成された多数の単位セル(MC')と、を含む。多数の単位セル(MC')のソースは、共通ソースライン(CSL)に連結されている。そして、同一列(column)にある単位セル(MC')のドレーンは、単一のビットライン(BL1またはBL2)に連結され、同一行にある単位セル(MC')の制御ゲートは、単一のワードライン(WL1、WL2、……、WL5及びWL6)に連結されている。
ここで、単位セル(MC')は、 NAND型フラッシュEEPROM装置の単位セル(MC)のように並列連結された2個のサブセル(MC3、MC4)を含んでいる。具体的に、第1のサブセル(MC3)の制御ゲート37aと第2のサブセル(MC4)の制御ゲート37bは、同一なワードラインに連結されており、第1のサブセル(MC3)のフローティングゲート35aは、第2のサブセル(MC4)のフローティングゲート35bに連結されている。第1のサブセル(MC3)のフローティングゲート35a下部の誘電体膜のキャパシタンスは、第2のサブセル(MC4)のフローティングゲート35b下部の誘電体膜のキャパシタンスより小さく形成されている。
図6aは、図5に示されたNOR型フラッシュEEPROM装置の単位セルの構造を説明するための平面レイアウト図であり、図6b及び図6cは、各々図6aのV−V線(チャンネル方向)及びVI−VI線(ワードライン方向)に沿って切断した横断面図である。
図6a乃至図6cに示したように、活性領域40aに形成された一つのフローティングゲート35が、図5に示された第1のサブセル(MC3)のフローティングゲート35a及び第2のサブセル(MC4)のフローティングゲート35bの機能を実行する。フローティングゲート35の上部に形成された制御ゲート37が第1のサブセル(MC3)の制御ゲート35a及び第2のサブセル(MC4)の制御ゲート37bの機能を実行する。図6bに示したように、NOR型フラッシュEEPROM装置の単位セルのチャンネル方向による横断面図は、一つの部分の以外には従来のNOR型フラッシュEEPROM装置の断面図と類似である。即ち、V−V線の位置によって第1の誘電体膜34a又は第2の誘電体膜34bが見える。第1の誘電体膜34aの厚さは、従来のNOR型フラッシュEEPROM単位セルのフローティングゲート下部の誘電体膜(トンネリング酸化膜)より大きく、第 2 誘電体膜34bの厚さは、従来のNOR型フラッシュEEPROM単位セルのフローティングゲート下部の誘電体膜(トンネリング酸化膜)と同一である。また、図6cに示したゲート電極の伸張方向又はワードライン方向の断面図も下記の問題の以外は従来のNOR型フラッシュEEPROM装置の断面図と類似である。即ち、フローティングゲート35が活性領域内にだけ形成されてフィールド酸化膜40と重なっていないし、フローティングゲート電極35下部の誘電膜がお互いに厚さが異なる第1の誘電体膜34a及び第2の誘電体膜34bからなっている。
次に、図7a乃至図7eを参照して、本発明によるフラッシュEEPROM装置の単位セルの形成工程について説明する。
図7aに示したように、基板41上に誘電体膜42を形成し、誘電体膜42の上部にフォトレジストパターン43を形成する。誘電体膜42の厚さは、デザインルールによって変更できる。好ましくは、フラッシュEEPROM装置を制御するためにフラッシュEEPROM装置内に形成される周辺装置の誘電体膜の厚さと同一である。
図7bに示したように、フォトレジストパターン43をエッチングマスクとして利用して誘電体膜42が露出された部分をエッチングし、厚い誘電体膜42aと薄い誘電体膜42bよりなる二重誘電体膜を形成する。次に、フォトレジストパターン43を除去した後、PoCl3を含んだ第1のポリシリコンを堆積させて第1の導電層44を形成する。ここで、薄い誘電体膜42bの厚さは約9nm程度として、これは従来のトンネリング酸化膜の通常的な厚さに該当する。次に、CVD(化学気相蒸着法)により形成されたシリコン窒化膜45及び素子分離限定用のエッチングマスク46を第1の導電層44上に形成する。エッチングマスク46としてはフォトレジストを利用でき、エッチングマスク46により露出された部分は、素子分離領域が形成される部分である。そして、図7に示したように、エッチングマスク46によりシリコン窒化膜45、第1の導電層44及び基板41がエッチングされてトレンチが形成される。そして、ホウ素イオン(boron ions)が、基板41に注入され、トレンチ47下部のチャンネルストップ領域(図示せず)が形成され、そして、エッチングマスク46が除かれる。
次に、酸化工程を実施してトレンチ47を充填する高温酸化膜(HTO)層(図示せず)を形成する。そして、CMP(chemical and Mechanical Polishing)を実施してシリコン窒化膜45及びHTO層を研磨して第1の導電層44を露出させる。次に、図7dに示したように、研磨されたHTO層がエッチバックされて第1の導電層44の側壁が露出されてフィールド酸化膜48が形成される。露出された側壁を有する第1の導電層44は、フラッシュEEPROM装置の単位セルのフローティングゲートとして作用するようになる。第1の導電層44の露出された側面は、制御ゲートとフローティングゲートとの重畳面積を増加させてGCRを向上させる。次に、図7eに示したように、フィールド酸化膜48が形成された基板上に、ONOからなる誘電体膜49と、POCl3が堆積されているポリシリコン層とタングステンシリサイド層よりなる第2の導電層50と、を形成する。以後に、ワードライン方向に第1の導電層44と、ONOからなった誘電体膜49及び第2の導電層50をパターニングし、イオン注入工程を実施してソース及びドレーンを形成することにより、本発明によるフラッシュEEPROM装置の単位セルを完成する。
従来技術において、素子分離領域用のフィールド酸化膜48は、誘電体膜42a、42bに該当するトンネル酸化膜と第1の導電層44(フローティングゲート)の形成以前に形成される。しかし、本発明では、素子分離領域用のフィールド酸化膜48は、誘電体膜42a、42b及び第1の導電層44(フローティングゲート)の形成以後に形成される。したがって、フローティングゲート44は、フィールド酸化膜48により限定される活性領域内にだけ形成されてフィールド酸化膜48とは重畳されない。
本発明によれば、上述のような方法を利用してフラッシュEEPROM装置を製造する場合に、単位セルと一緒に基板上に形成されるドレーン選択トランジスター及びソース選択トランジスターのゲート誘電体膜の厚さが異なる2部分に形成できる。したがって、フラッシュEEPROM装置の製造工程が一層単純化される。従来のフラッシュEEPROM装置のGCRを維持しながら本発明によるフラッシュEEPROM装置の幅が著しく減少(約20%程度)する。
以上、本発明の好適な実施の形態について添付の図面を参照して詳細に説明したが、以上の説明及び添付図面における多くの特定詳細は本発明のより全般的理解のために提供されるだけ、これら特定事項が本発明の範囲内で所定の変形や変更が可能であることは、当該技術分野で通常の知識を有する者には自明なことであろう。
Claims (15)
- 単位セルの分離のためのフィールド酸化膜が形成されている基板と、
隣接する前記フィールド酸化膜の間に形成され、前記基板に形成されたソースとドレーンの間で並列連結されている第1の誘電体膜及び第2の誘電体膜を含み、前記第1の誘電体膜の厚さは前記第2の誘電体膜より厚く形成されているフローティングゲート誘電体膜と、
前記フローティングゲート誘電体膜の上部に積層されているフローティングゲートと、
前記フローティングゲートの上部に積層された制御ゲート誘電体膜と、
前記制御ゲート誘電体膜の上部に積層された制御ゲートと、を含むことを特徴とするフラッシュEEPROM単位セル。 - 前記第2の誘電体膜は、前記フローティングゲートへの電子注入及び前記フローティングゲートからの電子放出を誘導するトンネル酸化膜であることを特徴とする請求項1に記載のフラッシュEEPROM単位セル。
- 前記第1の誘電体膜の表面積は、前記第2の誘電体膜の表面積と実質的に同一であることを特徴とする請求項1に記載のフラッシュEEPROM単位セル。
- 前記第1の誘電体膜の厚さは、フラッシュEEPROM装置を制御するために前記フラッシュEEPROM装置内に形成される周辺装置の誘電体膜の厚さと実質的に同一であることを特徴とする請求項1に記載のフラッシュEEPROM単位セル。
- 前記フローティングゲートは、前記フローティングゲート誘電体膜の上部にだけ形成されたことを特徴とする請求項1に記載のフラッシュEEPROM単位セル。
- 多数のビットラインと、
前記多数のビットラインと直交する多数のワードラインと、
前記多数のビットラインの中のいずれかの一つと直列連結された多数の単位セルを含むメモリーストリングと、を含み、
前記単位セルは、各々のワードラインに連結されており、ソース及びドレーンの間で並列連結された第1及び第2のサブセルを含み、前記第1のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスが前記第2のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスより小さいことを特徴とするフラッシュEEPROMアレイ構造体。 - 前記第1のサブセルのフローティングゲート下部の誘電体膜の厚さは、前記第2のサブセルのフローティングゲート下部の誘電体膜より厚いことを特徴とする請求項6に記載のフラッシュEEPROMアレイ構造体。
- 前記第1のサブセルの制御ゲートと第2のサブセルの制御ゲートは同一なワードラインに連結されており、第1のサブセルのフローティングゲートは、第2のサブセルのフローティングゲートに連結されていることを特徴とする請求項6にフラッシュEEPROMアレイ構造体。
- 前記第1のサブセルのフローティングゲート及び前記第2のサブセルのフローティングゲートは一緒に連結されており、前記第1のサブセルの制御ゲート及び前記第2のサブセルの制御ゲートも一緒に連結されていることを特徴とする請求項6に記載のフラッシュEEPROMアレイ構造体。
- 前記第1のサブセルのフローティングゲート及び前記第2のサブセルのフローティングゲートは、単位セル分離のためのフィールド酸化膜の間に形成されることを特徴とする請求項6に記載のフラッシュEEPROMアレイ構造体。
- 多数のビットラインと、
前記多数のビットラインと直交する多数のワードラインと、
前記多数のビットライン及び前記多数のワードラインとの直交部分に形成された多数の単位セルと、を含み、
行方向の多数の単位セルは一つのワードラインに連結されており、単位セルの各々は、ソース及びドレーンの間で並列連結された第1のサブセル及び第2のサブセルを含み、前記単位セルのソースは共通ソースラインに連結され、列方向の多数の単位セルのドレーンは一つのビットラインに連結されており、前記第1のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスが前記第2のサブセルのフローティングゲート下部の誘電体膜のキャパシタンスより小さいことを特徴とするフラッシュEEPROMアレイ構造体。 - 前記第1のセブセルのフローティングゲート下部の誘電体膜の厚さは、前記第2のサブセルのフローティングゲート下部の誘電体膜より厚いことを特徴とする請求項11に記載のフラッシュEEPROMアレイ構造体。
- 前記第1のサブセルの制御ゲートと第2のサブセルの制御ゲートは同一なワードラインに連結されており、第1のサブセルのフローティングゲートは第2のサブセルのフローティングゲートに連結されていることを特徴とする請求項11に記載のフラッシュEEPROMアレイ構造体。
- 前記第1のサブセルのフローティングゲート及び前記第2のサブセルのフローティングゲートは一緒に連結されており、前記第1のサブセルの制御ゲート及び前記第2のサブセルの制御ゲートも一緒に連結されていることを特徴とする請求項11に記載のフラッシュEEPROMアレイ構造体。
- 前記第1のサブセルのフローティングゲート及び前記第2のサブセルのフローティングゲートは、単位セル分離のためのフィールド酸化膜の間に形成されることを特徴とする請求項11に記載のフラッシュEEPROMアレイ構造体。
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