KR101469106B1 - 3차원 반도체 장치, 그 동작 방법 및 제조 방법 - Google Patents

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Abstract

3차원 반도체 장치, 그 동작 방법 및 제조 방법이 제공된다. 이 장치는 제 1 및 2 배선 구조체들, 그리고 제 1 및 제 2 배선 구조체들을 병렬로 연결하는 복수의 셀 스트링들을 구비한다. 이때, 셀 스트링들 각각은 직렬로 연결된 메모리 셀 트랜지스터들 및 제 1 배선 구조체와 이에 인접하는 메모리 셀 트랜지스터를 직렬로 연결하는 복수의 제 1 선택 트랜지스터들을 구비한다.

Description

3차원 반도체 장치, 그 동작 방법 및 제조 방법{Semiconductor Device Having Three Dimensional Memory Cells And Methods Of Operating And Fabricating The Same}
본 발명은 반도체 장치, 그 동장 방법 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 집적도를 갖는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 집적도를 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 반도체 장치의 동작 방법을 제공하는 데 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 복수개의 선택 트랜지스터들을 구비하는 3차원 반도체 장치가 제공된다. 이 장치는 제 1 배선 구조체, 제 2 배선 구조체, 및 상기 제 1 및 제 2 배선 구조체들을 병렬로 연결하는 복수의 셀 스트링들을 구비한다. 이때, 상기 셀 스트링들 각각은 직렬로 연결된 메모리 셀 트랜지스터들 및 상기 제 1 배선 구조체와 이에 인접하는 메모리 셀 트랜지스터를 직렬로 연결하는 복수의 제 1 선택 트랜지스터들을 구비한다.
일 실시예에 따르면, 상기 제 1 선택 트랜지스터들은 적어도 하나의 활성형 트랜지스터 및 적어도 하나의 공핍형 트랜지스터를 구비할 수 있다.
일 실시예에 따르면, 하나의 셀 스트링의 제 1 선택 트랜지스터들 중의 하나는 활성형 트랜지스터이고, 상기 하나의 셀 스트링의 제 1 선택 트랜지스터들의 나머지는 공핍형 트랜지스터들일 수 있다. 이때, 상기 제 1 선택 트랜지스터들 중에서 상기 활성형 트랜지스터의 위치는 상기 셀 스트링의 위치에 따라 달라질 수 있다.
이에 더하여, 상기 제 1 선택 트랜지스터들의 게이트 전극들을 연결하는 제 1 선택 라인들을 더 포함할 수 있다. 이 경우, 상기 셀 스트링들 각각에서, 하나의 상기 제 1 선택 라인에 연결되는 제 1 선택 트랜지스터의 수는 하나이고, 상기 셀 스트링들 각각의 상기 활성형 트랜지스터들은 서로 다른 제 1 선택 라인들에 접속할 수 있다.
일 실시예에 따르면, 상기 셀 스트링들 각각의 제 1 선택 트랜지스터들의 수는, 적어도, 상기 제 1 및 제 2 배선 구조체들을 병렬로 연결하는 셀 스트링들의 수일 수 있다.
일 실시예에 따르면, 상기 제 2 배선 구조체와 이에 인접하는 메모리 셀 트랜지스터를 직렬로 연결하는 적어도 하나의 제 2 선택 트랜지스터를 더 구비할 수 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 상기 제 1 배선 구조체에 상기 셀 스트링들 중의 하나를 선택적으로 연결시키는 선택적 연결 단계를 포함하는 동작 방법을 제공한다. 상기 선택적 연결 단계는 상기 선택된 셀 스트링의 활성형 제 1 선택 트랜지스터에 접속하는 제 1 선택 라인에, 상기 활성형 제 1 선택 트랜지스터의 문턱 전압보다 높은 전압을 인가하는 단계를 포함할 수 있다.
이에 더하여, 상기 선택적 연결 단계는 상기 선택된 셀 스트링의 공핍형 제 1 선택 트랜지스터에 접속하는 제 1 선택 라인에, 상기 활성형 제 1 선택 트랜지스터의 문턱 전압보다 낮은 전압을 인가하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 동작 방법은 선택된 셀 스트링 내에서 선택된 하나의 메모리 셀 트랜지스터에 저장된 정보를 변경하는 프로그램 단계 및 선택된 셀 스트링 내에서 선택된 하나의 메모리 셀 트랜지스터에 저장된 정보를 읽어내는 읽기 단계를 포함할 수 있으며, 상기 프로그램 및 읽기 단계들은 상기 선택적 연결 단계를 이용하여 실시될 수 있다.
상기 프로그램 단계는 상기 셀 스트링들과 상기 제 2 배선 구조체 사이의 전기적 연결을 차단하는 단계를 포함하고, 상기 읽기 단계는 상기 선택적 연결 단계를 통해 선택되는 셀 스트링을 상기 제 2 배선 구조체에 전기적으로 연결하는 단계를 포함할 수 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 복수개의 스트링 선택 트랜지스터들을 구비하는 3차원 반도체 장치가 제공된다. 이 장치는 기판 상에 서로 이격되어 배치되는 비트라인 플러그 및 공통 소오스 라인 플러그; 상기 기판 상에 차례로 적층되어, 상기 비트라인 플러그 및 상기 공통 소오스 라인 플러그를 병렬로 연결하는 복수의 반도체 패턴들; 및 상기 반도체 패턴들 각각에 형성되는 복수의 스트링 선택 트랜지스터들을 포함할 수 있다. 이때, 상기 반도체 패턴들 각각에 형성되는 스트링 선택 트랜지스터들은 적어도 하나의 활성형 트랜지스터 및 적어도 하나의 공핍형 트랜지스터를 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 패턴들 각각에 형성되는 스트링 선택 트랜지스터들 중의 적어도 하나는 활성형 트랜지스터이고, 나머지는 공핍형 트랜지스터일 수 있다. 또한, 상기 비트라인 플러그와 상기 활성형 트랜지스터 사이의 거리는 상기 반도체 패턴들의 적층 순서에 따라 달라질 수 있다.
일 실시예에 따르면, 상기 반도체 패턴들을 관통하면서 상기 스트링 선택 트랜지스터들의 게이트 전극들을 연결하는 복수의 스트링 선택 라인들이 더 배치될 수 있다. 이 경우, 하나의 스트링 선택 라인에는 하나의 활성형 스트링 선택 트랜지스터의 게이트 전극이 연결될 수 있다.
일 실시예에 따르면, 상기 반도체 패턴들 각각에 형성되는 상기 활성형 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 각각 접속할 수 있다.
일 실시예에 따르면, 상기 반도체 패턴들 각각에 형성되는 상기 스트링 선택 트랜지스터들의 수는, 적어도, 상기 비트라인 플러그 및 상기 공통 소오스 라인 플러그를 병렬로 연결하는 반도체 패턴들의 수와 같을 수 있다.
일 실시예에 따르면, 수평적으로 인접하는 반도체 패턴들 사이는 절연성 물질로 채워질 수 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 상기 공핍형 트랜지스터들이 형성될 영역에 선택적으로 불순물들을 주입하면서, 상기 기판 상에 복수의 반도체막들을 형성하는 단계를 포함하는 3차원 반도체 장치의 제조 방법을 제공한다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이 다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 발명에 따르면, 배선과 이에 병렬로 연결되는 셀 스트링들 각각의 사이에 복수개의 선택 트랜지스터들이 배치된다. 상기 선택 트랜지스터들은 적어도 하나의 공핍형 트랜지스터 및 적어도 하나의 활성형 트랜지스터를 포함할 수 있다. 상기 공핍형 및 활성형 트랜지스터들의 문턱 전압들의 차이를 이용함으로써, 상기 배선에 병렬로 연결된 셀 스트링들 중의 하나가 유일하게 선택될 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 장치를 도시하는 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 복수의 비트라인들(BL) 및 상기 비트라인들(BL)을 가로지르는 복수의 워드라인들(WL), 복수의 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 및 적어도 하나의 공통 소오스 라인(CSL)을 포함할 수 있다.
상기 비트라인(BL)에는, 상기 비트라인(BL)과 상기 워드라인(WL)에 의해 정의되는 평면을 관통하는 방향의 장축을 갖는 비트라인 플러그(BLP)가 연결되고, 상기 공통 소오스 라인(CSL)에는 상기 비트라인 플러그(BLP)에 평행한 장축을 갖는 공통 소오스 플러그(CSP)가 연결될 수 있다. 즉, 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP)는 상기 비트라인(BL) 및 상기 워드라인(WL)의 장축들과 교차하는 장축을 갖도록 형성된다.
상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP) 사이에는 복수의 셀 스트링들(STR)이 병렬로 연결될 수 있다. 이때, 상기 셀 스트링들(STR) 각각은 복수의 메모리 셀 트랜지스터들(MCT), 복수의 스트링 선택 트랜지스터들(SST) 및 적어도 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있으며, 상기 셀 스트링(STR)을 구성하는 트랜지스터들(SST, MCT, GST)은 직렬로 연결된다. 보다 구체적으로, 상기 스트링 선택 트랜지스터들(SST)은 상기 비트라인 플러그(BLP)와 상기 메모리 셀 트랜지스터(MCT)를 직렬로 연결하고, 상기 접지 선택 트랜지스터(GST)는 상기 공통 소오스 플러그(CSP)와 상기 메모리 셀 트랜지스터(MCT) 사이에 직렬로 연결된다.
상기 메모리 셀 트랜지스터(MCT)는 정보 저장막을 포함할 수 있으며, 상기 정보 저장막은 전하저장막을 포함할 수 있다. 또한, 일 실시예에 따르면, 하나의 셀 스트링(STR) 내에 포함되는 스트링 선택 트랜지스터들(SST)의 수는 하나의 비트라인 플러그(BLP)에 병렬로 접속하는 셀 스트링들(STR)의 수와 같거나 그 이상일 수 있다. 이에 더하여, 하나의 셀 스트링(STR)을 가로지르는, 스트링 선택 라인들(SSL)의 수는 하나의 셀 스트링(STR) 내에 포함되는 스트링 선택 트랜지스터들(SST)의 수와 동일할 수 있다.
이 실시예에 따르면, 상기 스트링 선택 라인들(SSL), 상기 워드라인들(WL) 및 상기 접지 선택 라인(GSL)에는, 각각, 상기 비트라인 플러그(BLP)에 평행한, 스트링 선택 플러그들(SSP), 워드라인 플러그들(WLP) 및 접지 선택 플러그들(GSP)이 연결된다. 상기 스트링 선택 플러그(SSP)는 복수의 스트링 선택 트랜지스터들(SST)의 게이트 전극들을 상기 스트링 선택 라인(SSL)에 전기적으로 연결시키고, 상기 워드라인 플러그(WLP)는 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들을 상기 워드라인(WL)에 전기적으로 연결시키고, 상기 접지 선택 플러그(GSP)는 복수의 접지 선택 트랜지스터들(GST)의 게이트 전극들을 상기 접지 선택 라인(GSL)에 전기적으로 연결시킨다.
결과적으로, 상기 비트라인(BL)과 교차하는 평면 상에 2차원적으로 배열되는 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 하나의 워드라인(WL)에 공통으로 연결된다. 유사하게, 상기 비트라인(BL)과 교차하는 평면 상에 2차원적으로 배열되는 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)은, 각각, 하나의 스트링 선택 라인(SSL) 및 하나의 접지 선택 라인(GSL)에 공통으로 연결된 다.
한편, 상술한 것처럼, 상기 셀 스트링들(STR)은 상기 비트라인 플러그(BLP)와 상기 공통 소오스 플러그(CSP) 사이에 병렬로 연결되기 때문에, 이들에 포함되는 메모리 셀 트랜지스터들(MCT)은 하나의 비트라인 플러그(BLP)에 의해 제어된다. 따라서, 하나의 워드라인(WL)과 하나의 비트라인(BL)을 선택할 경우, 이들의 교차점에 위치하는 워드라인 플러그(WLP)에 접속하는 복수의 메모리 셀 트랜지스터들(MCT)이 선택된다. 본 발명에 따르면, 상기 스트링 선택 트랜지스터들(SST)은 이러한 선택에서 하나의 메모리 셀이 유일하게(uniquely) 선택될 수 있도록 구성된다.
일 실시예에 따르면, 도시된 것처럼, 하나의 셀 스트링(STR)을 구성하는 스트링 선택 트랜지스터들(SST)은 적어도 하나의 활성형 트랜지스터 및 적어도 하나의 공핍형 트랜지스터를 포함할 수 있다. 잘 알려진 것처럼, 상기 활성형 트랜지스터는 노멀리 오프 상태에 있는 트랜지스터이고, 상기 공핍형 트랜지스터는 노멀리 온 상태에 있는 트랜지스터일 수 있다. 예를 들면, 상기 활성형 트랜지스터는 그것에 게이트 전극에 접지 전압이 인가될 때 채널이 형성되지 않는 트랜지스터이고, 상기 공핍형 트랜지스터는 접지 전압보다 낮은 문턱 전압을 갖는 트랜지스터일 수 있다.
본 발명의 일 실시예에 따르면, 도 1에 도시된 것처럼, 상기 스트링 선택 트랜지스터들(SST) 중의 하나는 활성형 트랜지스터이고, 그 나머지는 공핍형 트랜지스터일 수 있다. 이에 더하여, 소정의 셀 스트링(STR)에서 상기 활성형 트랜지스 터와 상기 비트라인 플러그 사이의 거리는, 해당 셀 스트링(STR)과 상기 비트라인(BL) 사이의 거리에 따라 달라질 수 있다. 즉, 하나의 비트라인 플러그(BLP)에 접속하는 셀 스트링들(STR) 각각의 활성형 트랜지스터들은 서로 다른 스트링 선택 플러그들(SSP)에 연결된다.
본 발명의 변형된 실시예에 따르면, 상기 활성형 트랜지스터의 수는 2이상일 수도 있다. 본 발명의 또다른 변형된 실시예에 따르면, 상기 활성형 트랜지스터는 메모리 셀 트랜지스터로도 사용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 장치를 도시하는 사시도이다. 도 1을 참조하여 설명된 기술적 특징들은, 설명의 간결함을 위해, 생략될 수 있다.
도 1 및 도 2를 참조하면, 이 실시예에 따르면, 기판 상에 반도체 패턴들(SP)이 3차원적으로 배열된다. 상기 반도체 패턴들(SP) 각각은 절연막들(dielectric)을 통해 수평적으로 또는 수직적으로 분리되어, 상술한 셀 스트링을 구성한다. 즉, 상기 반도체패턴들(SP) 각각에는, 상기 메모리 셀 트랜지스터들(MCT), 상기 스트링 선택 트랜지스터들(SST) 및 상기 접지 선택 트랜지스터(GST)이 형성될 수 있다.
상기 반도체 패턴들(SP)을 관통하는 플러그들이 배치된다. 상기 플러그들은 상기 비트라인 플러그(BLP), 상기 공통 소오스 플러그(CSP), 상기 워드라인 플러그(WLP), 상기 스트링 선택 플러그(SSP) 및 상기 접지 선택 플러그(GSP)로 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP)는 상기 반도체 패턴들(SP)과 직접 접촉하도록 형성되며, 도전성 물질들 중의 적어도 한가지로 형성될 수 있다. 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP)는 상기 반도체 패턴들(SP)과의 오믹 접촉을 위한 도전막을 포함할 수 있다. 일 실시예에 따르면, 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP)는 도핑된 실리콘막, 금속막들, 실리사이드막들 및 금속 질화막들 중의 적어도 하나를 포함할 수 있다.
상기 워드라인 플러그(WLP), 상기 스트링 선택 플러그(SSP) 및 상기 접지 선택 플러그(GSP)과 상기 반도체패턴들(SP) 사이에는 게이트 절연막이 개재될 수 있으며, 이에 따라 이들은 모오스 트랜지스터의 게이트 전극으로 사용될 수 있다. 보다 구체적으로, 상기 워드라인 플러그(WLP), 상기 스트링 선택 플러그(SSP) 및 상기 접지 선택 플러그(GSP)는 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP) 사이를 직렬로 연결하는 메모리 셀 트랜지스터들(MCT), 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터(GST)의 게이트 전극들로 사용될 수 있다. 상기 게이트 절연막은 정보저장막(STL)를 포함할 수 있으며, 상기 정보저장막(STL)은 터널 절연막, 전하저장막 및 블록킹 절연막을 포함할 수 있다.
이 실시예에 따르면, 상기 반도체 패턴들(SP)은 서로 다른 도전형을 갖는 영역들을 포함할 수 있다. 예를 들면, 상기 워드라인 플러그들(WLP)에 인접하는 부분은 제 1 도전형이고, 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러 그(CSP)에 인접하는 부분은 상기 제 2 도전형과 다른 제 2 도전형일 수 있다. 상기 접지 선택 플러그(GSP)에 인접하는 상기 반도체 패턴(SP)의 부분은 상기 제 1 도전형일 수 있다.
이에 더하여, 상기 스트링 선택 라인(SSL)에 인접하는 상기 반도체 패턴(SP)의 부분은 상기 제 1 도전형의 영역 및 제 2 도전형의 영역을 함께 갖는다. 이때, 상기 스트링 선택 라인(SSL)에 인접하는 상기 제 1 도전형의 영역은 상기 반도체 패턴들(SP)의 적층 순서에 따라 달라질 수 있다. 그 결과, 하나의 스트링 선택 플러그(SSP)에는 하나의 활성형 트랜지스터가 연결될 수 있다. 또한, 상기 스트링 선택 라인(SSL)에 인접하는 소정의 영역이 상기 제 2 도전형일 경우, 해당 스트링 선택 플러그(SSP)에 접지 전압이 인가되는 경우에도 채널이 형성되기 때문에, 해당 스트링 선택 트랜지스터는 공핍형 트랜지스터를 구성한다.
아래에서는, 도 3 및 도 4를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 3을 참조하면, 기판(100) 상에 절연막들(111, 112, 113, 114, 115) 및 반도체막들(121, 122, 123, 124)을 차례로 그리고 교대로 형성한다. 이때, 상기 반도체막들(121~124)은 제 1 도전형의 반도체 물질(예를 들면, p-Si)일 수 있으며, 소정의 영역에 형성되는 제 2 도전형의 불순물 영역들(99)을 포함할 수 있다. 상기 불순물 영역들(99)은 상기 비트라인 플러그들(BLP), 상기 공통 소오스 플러그들(CSP) 및 상기 스트링 선택 플러그들(SSP)이 형성될 영역들(BL region, CSL region 및 SSL region)에 형성될 수 있다. 이때, 상기 불순물 영역들(99)은, 상기 반도체막들(121~124)의 순서에 따라, 상기 스트링 선택 라인 영역(SSL region)에서 서로 다른 위치에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 불순물 영역들(99)은 소정의 이온 마스크를 사용하는 이온 주입 공정을 통해 형성될 수 있다. 이때, 상술한 것처럼, 상기 스트링 선택 라인 영역(SSL region) 내의 서로 다른 위치들에 상기 불순물 영역들(99)을 형성하기 위해, 상기 이온 주입 공정은, 상기 반도체막들(121~124) 각각을 형성한 후, 서로 다른 이온 마스크들을 사용하는 복수의 이온 주입 단계들을 포함할 수 있다.
도 4를 참조하면, 상기 반도체막들(121~124) 및 상기 절연막들(111~115)을 패터닝하여, 도 2에 도시된 것처럼 수평적으로 분리된 반도체 패턴들(126, 127, 128, 129)을 정의하는 트렌치(도시하지 않음)를 형성한다. 이후, 상기 트렌치는 절연막로 채워진다.
상기 반도체 패턴들(126~129)을 관통하는 홀들을 형성한 후, 이를 채우는 플러그들을 형성한다. 일 실시예에 따르면, 상기 플러그들을 형성하는 단계는 상기 홀들의 내벽을 덮는 정보저장막(STL)을 콘포말하게 형성하고, 상기 정보저장막(STL)이 형성된 홀들의 나머지 공간을 채우는 제 1 도전성 물질을 형성한 후, 평탄화 식각을 통해 플러그들을 공간적으로 분리시키는 단계를 포함할 수 있다. 이렇게 형성되는 플러그들은 상기 워드라인 플러그들(WLP), 상기 스트링 선택 플러그들(SSP) 및 상기 접지 선택 플러그들(GSP)로 사용될 수 있다.
한편, 상기 비트라인 플러그(BLP) 및 상기 공통 소오스 플러그(CSP)를 형성 하기 위한 단계들이 더 실시될 수 있다. 이 단계는 상기 비트라인 영역 및 공통 소오스 라인 영역에서, 상기 제 1 도전성 물질 및 상기 정보저장막(STL)을 제거한 후, 제 2 도전성 물질로 홀들을 다시 채우는 단계를 포함할 수 있다.
변형된 실시예에 따르면, 상기 정보저장막(STL)을 형성한 후, 상기 비트라인 영역 및 공통 소오스 라인 영역에서, 상기 정보저장막(STL)을 선택적으로 제거할 수 있다. 이 경우, 상기 플러그들은 모두 상기 제 1 도전성 물질로 형성될 수 있다.
또다른 변형된 실시예에 따르면, 상기 홀들을 형성하는 단계는 상기 트렌치를 형성하는 단계를 이용할 수 있다. 즉, 상기 홀들은 상기 트렌치와 실질적으로 동시에 형성될 수 있다.
도 5 내지 도 7는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면들이다. 구체적으로, 도 5 내지 도 7는 각각 프로그램, 소거 및 읽기 단계들을 설명하기 위한 도면들이다.
도 5를 참조하면, 프로그램 단계는 상기 비트라인 플러그(BLP)에 병렬로 연결된 셀 스트링들 중의 하나를 유일하게(uniquely) 선택하는 선택적 연결 단계를 포함한다. 상기 선택적 연결 단계는 선택된 셀 스트링에 포함된 활성형 스트링 선택 트랜지스터를 턴온시키는 단계를 포함할 수 있다. 예를 들면, 도시된 것처럼, 상기 활성형 스트링 선택 트랜지스터의 문턱 전압보다 높은 전압(예를 들면, 전원 전압)이, 선택된 셀 스트링의 활성형 스트링 선택 트랜지스터에 접속하는, 스트링 선택 플러그(이하, 선택된 스트링 선택 플러그)에 인가될 수 있다. 이 경우, 해당 스트링 선택 플러그(SSP)에는 접속하는 모든 스트링 선택 트랜지스터들은 턴온된다.
한편, 선택되지 않은 셀 스트링에서의 전류 경로를 차단하기 위해, 상기 선택된 스트링 선택 플러그를 제외한 선택 플러그들(이하, 선택되지 않은 스트링 선택 플러그)에는 상기 활성형 스트링 선택 트랜지스터의 문턱 전압보다 낮은 전압(예를 들면, 접지 전압)이 인가된다. 이 경우, 상기 선택되지 않은 스트링 선택 플러그에 접속하는 활성형 스트링 선택 트랜지스터들은 오프 상태에 있게 되므로, 선택되지 않은 셀 스트링의 메모리 셀들과 상기 비트라인 플러그(BLP) 사이의 전기적 연결은 차단될 수 있다.
상기 프로그램 단계는 선택된 워드라인 플러그에 프로그램 전압(Vpgm)을 인가하고 선택되지 않은 워드라인 플러그들에는 패스 전압(Vpass)을 인가하는 단계를 포함한다. 상기 프로그램 전압(Vpgm)은 선택된 메모리 셀 트랜지스터(SC)에서 상기 반도체 패턴(SP)으로부터 상기 정보저장막 패턴(STL)으로의 파울러-노던하임 터널링을 유발할 수 있는 범위에서 선택될 수 있다. 상기 패스 전압(Vpass)은 상기 프로그램 전압(Vpgm)보다는 낮고 상기 메모리 셀 트랜지스터들의 문턱 전압들보다는 큰 전압 범위에서 선택될 수 있다.
이에 더하여, 상기 프로그램 단계는 상기 비트라인 플러그(BLP) 및 상기 접지 선택 플러그(GSP)에 접지 전압(GND)을 인가하는 단계를 포함할 수 있다. 이 경우, 상기 비트라인 플러그(BLP)에 인가되는 접지 전압은 상기 선택된 셀 스트링으로 전달되어, 선택된 메모리 셀 트랜지스터(SC)의 정보 저장막 패턴의 일단에 인가 된다. 상기 파울러-노던하임 터널링는 상기 프로그램 전압(Vpgm)과 상기 접지 전압(GND) 사이의 전위 차이에 의해 유효하게 일어날 수 있다.
한편, 상술한 선택적 연결 단계에 의해, 선택되지 않은 셀 스트링들은 상기 비트라인 플러그(BLP)로부터 전기적으로 분리되어 부스팅됨으로써, 선택되지 않은 셀 스트링의 메모리 셀들에 대한 의도되지 않은 프로그램은 예방될 수 있다.
도 6를 참조하면, 소거 단계는 상기 공통 소오스 플러그(CSP)에 소거 전압(Vers)을 인가하고, 상기 워드라인 플러그들(WLP)에는 접지 전압(GND)이 인가하면서, 상기 접지 선택 플러그(GSP)에는 상기 접지 선택 트랜지스터를 턴온시킬 수 있는 전압을 인가하는 단계를 포함할 수 있다. 이 경우, 메모리 셀 스트링들에 포함된 모든 메모리 셀들은 파울러-노던하임 터널링을 통해 동시에 소거될 수 있다.
도 7을 참조하면, 읽기 단계는 도 5를 참조하여 설명된 선택적 연결 단계를 통해 수행될 수 있다. 일 실시예에 따르면, 상기 선택된 스트링 선택 플러그에 상기 활성형 스트링 선택 트랜지스터의 문턱 전압보다 큰 읽기 전압(Vread)를 인가함으로써, 선택된 셀 스트링을 상기 비트라인 플러그(BLP)에 연결시킨다. 이때, 선택되지 않은 스트링 선택 플러그에는 상기 활성형 스트링 선택 트랜지스터의 문턱 전압보다 낮은 전압(예를 들면, 접지 전압)을 인가하여, 선택되지 않은 셀 스트링들과 상기 비트라인 플러그(BLP) 사이의 전기적 연결을 차단한다.
이에 더하여, 상기 읽기 단계는 상기 비트라인 플러그(BLP)와 상기 공통 소오스 플러그(CSP) 사이에 전위 차이를 생성하도록, 이들에 서로 다른 전압들을 인가하는 단계를 더 포함한다. 이 경우, 선택된 메모리 셀(SC)에 저장된 정보에 따 라, 상기 비트라인 플러그(BLP)를 지나는 전류의 크기가 달라질 수 있으며, 이러한 전류 크기의 변화는 센스 앰프에서 판독될 수 있다.
도 8은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 8을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 9는 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 9를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 장치를 도시하는 회로도이다
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면들이다.
도 8은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 9는 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (20)

  1. 제 1 배선 구조체;
    제 2 배선 구조체; 및
    기판 상에 수직적으로 적층되며, 상기 제 1 및 제 2 배선 구조체들을 병렬로 연결하는 제 1 셀 스트링 및 제 2 셀 스트링을 포함하되,
    상기 제 1 및 제 2 셀 스트링들 각각은,
    직렬로 연결된 메모리 셀 트랜지스터들; 및
    상기 제 1 배선 구조체와 이에 인접하는 메모리 셀 트랜지스터 사이에 연결된 하나의 활성형 트랜지스터 및 복수 개의 공핍형 트랜지스터들을 포함하되,
    상기 제 1 셀 스트링의 상기 활성형 트랜지스터는, 평면적 관점에서, 상기 제 2 셀 스트링의 상기 활성형 트랜지스터와 서로 다른 위치에 배치되는 것을 특징으로 하는 3차원 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 셀 스트링들 각각의 상기 활성형 트랜지스터들은 서로 다른 제 1 선택 라인들에 각각 접속하는 것을 특징으로 하는 3차원 반도체 장치.
  8. 제 1 항에 있어서,
    상기 메모리 셀 트랜지스터들과 각각 연결되며, 상기 기판에 대해 수직하는 복수 개의 워드라인 플러그들을 더 포함하는 3차원 반도체 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 기판 상에, 서로 이격되어 배치되는 비트라인 플러그 및 공통 소오스 라인 플러그;
    상기 기판 상에 차례로 적층되어, 상기 비트라인 플러그 및 상기 공통 소오스 라인 플러그를 병렬로 연결하는 복수의 반도체 패턴들; 및
    상기 반도체 패턴들 각각에 형성되는 복수의 스트링 선택 트랜지스터들을 포함하되,
    상기 반도체 패턴들 각각에 형성되는 스트링 선택 트랜지스터들은 하나의 활성형 트랜지스터 및 복수 개의 공핍형 트랜지스터를 포함하고,
    상기 반도체 패턴들 각각에 형성되는 상기 활성형 트랜지스터들은 서로 다른 스트링 선택 라인들에 각각 접속하는 것 특징으로 하는 3차원 반도체 장치.
  14. 제 13 항에 있어서,
    상기 반도체 패턴들 각각에 형성되는 복수 개의 메모리 셀 트랜지스터들; 및
    상기 반도체 패턴들을 관통하여, 서로 다른 층에 배치된 상기 메모리 셀 트랜지스터들의 게이트 전극들을 전기적으로 연결하는 워드 라인 플러그를 더 포함하는 3차원 반도체 장치.
  15. 제 14 항에 있어서,
    상기 비트라인 플러그와 상기 활성형 트랜지스터 사이의 거리는 상기 반도체 패턴들의 적층 순서에 따라 다른 것을 특징으로 하는 3차원 반도체 장치.
  16. 제 13 항에 있어서,
    상기 반도체 패턴들을 관통하면서 상기 스트링 선택 트랜지스터들의 게이트 전극들을 연결하는 복수의 스트링 선택 라인들을 더 포함하되,
    하나의 스트링 선택 라인에는 하나의 활성형 스트링 선택 트랜지스터의 게이트 전극이 연결되는 것을 특징으로 하는 3차원 반도체 장치.
  17. 제 13 항에 있어서,
    상기 반도체 패턴들을 관통하며, 서로 다른 상기 반도체 패턴들에 배치된 상기 활성형 트랜지스터와 상기 공핍형 트랜지스터의 게이트 전극들을 전기적으로 연결하는 스트링 선택 플러그를 더 포함하는 3차원 반도체 장치.
  18. 제 13 항에 있어서,
    상기 반도체 패턴들 각각에 형성되는 상기 스트링 선택 트랜지스터들의 수는, 적어도, 상기 비트라인 플러그 및 상기 공통 소오스 라인 플러그를 병렬로 연결하는 반도체 패턴들의 수인 것을 특징으로 하는 3차원 반도체 장치.
  19. 제 13 항에 있어서,
    상기 반도체 패턴들은 3차원적으로 배열되도록 수직적으로 적층되면서 동시에 수평적으로 배열되고,
    상기 수평적으로 인접하는 반도체 패턴들 사이를 채우는 절연성 물질을 더 포함하는 3차원 반도체 장치.
  20. 삭제
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