CN107527914B - 垂直非易失性存储器装置及其制造方法 - Google Patents

垂直非易失性存储器装置及其制造方法 Download PDF

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Abstract

公开了一种垂直非易失性存储器装置及其制造方法。所述垂直非易失性存储器装置包括：基底，包括单元区；下绝缘层，位于基底上；下布线图案，位于单元区中，具有预定图案并且穿过下绝缘层连接到基底；以及多个垂直沟道层，在单元区中在相对于基底的顶表面的垂直方向上延伸，在相对于基底的顶表面的水平方向上彼此分隔开，并且电连接到下布线图案。存储器装置还包括多个栅电极，多个栅电极在单元区中沿垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠并且形成为沿水平方向在第一方向上延伸。

Description

垂直非易失性存储器装置及其制造方法
于2016年6月20日提交的题为“Vertical Non-Volatile Memory Device andMethod for Fabricating the Same”(垂直非易失性存储器装置及其制造方法)的第10-2016-0076838号韩国专利申请通过引用全部包含于此。
技术领域
这里描述的一个或更多个实施例涉及一种垂直非易失性存储器装置以及一种制造垂直非易失性存储器装置的方法。
背景技术
已经开发了各种各样的半导体存储器装置。示例包括易失性存储器(例如，动态随机存取存储器和静态随机存取存储器)和非易失性存储器(例如，电可擦除可编程只读存储器、铁电随机存取存储器、磁阻式随机存取存储器和闪存)。MP3播放器、数码相机、移动电话、摄像机、闪存卡和固态盘(SSD)使用非易失性存储器作为存储装置。在非易失性存储器中，闪存电气地且共同地擦除单元中的数据。为此，闪存代替硬盘被广泛地使用。然而，当前的闪存具有缺点。
发明内容
根据一个或更多个实施例，垂直非易失性存储器装置包括：基底，包括单元区；下绝缘层，位于基底上；下布线图案，位于单元区中，具有预定图案，并且穿过下绝缘层连接到基底；多个垂直沟道层，在单元区中在相对于基底的顶表面的垂直方向上延伸，在相对于基底的顶表面的水平方向上彼此分隔开，并且电连接到下布线图案；以及多个栅电极，在单元区中沿垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠并且形成为沿水平方向在第一方向上延伸。
根据一个或更多个其它实施例，垂直非易失性存储器装置包括：基底；下绝缘层，位于基底上；多个垂直沟道层，位于下绝缘层上，相对于基底的顶表面在垂直方向上延伸，并且相对于基底的顶表面在水平方向上彼此分隔开；多个栅电极，位于下绝缘层上，沿着垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠，并且沿着水平方向在第一方向上延伸；多个分离区，在第一方向上延伸并且在与第一方向交叉的第二方向上分隔开，分离区将栅电极在第二方向上彼此分开；下布线图案，包括第一布线，第一布线在分离区下方在第一方向上延伸并且穿过下绝缘层连接到基底；以及水平沟道层，位于下绝缘层和下布线图案上并且将垂直沟道层电连接到下布线图案。
根据一个或更多个其它实施例，用于制造垂直非易失性存储器装置的方法包括：以预定图案将在基底上的下绝缘层图案化以形成暴露基底的顶表面的下布线沟槽；形成覆盖下布线沟槽的底表面和侧壁的第一导电层，在下布线沟槽中在第一导电层上形成第一牺牲层；在下绝缘层、第一导电层和第一牺牲层上形成第二导电层；通过在第二导电层上交替地堆叠第一绝缘层和第二牺牲层形成模制绝缘层，通过蚀刻模制绝缘层形成用于暴露第二导电层的多个沟道孔；蚀刻并去除第二导电层的通过每个沟道孔暴露的部分；在沟道孔和去除了第二导电层的部分中形成栅极介电层和沟道导电层；通过蚀刻模制绝缘层形成分离沟槽，以暴露第一导电层和第一牺牲层，所述分离沟槽被形成为在第一方向上延伸并且在与第一方向交叉的第二方向上彼此分隔开；蚀刻并去除通过分离沟槽暴露的第一牺牲层；蚀刻并去除栅极介电层的通过去除第一牺牲层而暴露的部分；形成替换导电层，替换导电层覆盖分离沟槽的内侧和模制绝缘层的顶表面并且填充去除了第一牺牲层的部分；蚀刻并去除分离沟槽的内侧的替换导电层，以暴露在分离沟槽的侧壁处的第二牺牲层；以及通过用金属代替第二牺牲层形成栅电极。
根据一个或更多个其它实施例，垂直非易失性存储器装置包括：基底；多个垂直沟道；栅电极和绝缘层的垂直堆叠件；多个布线图案，位于基底与栅电极和绝缘层的垂直堆叠件之间，其中，垂直沟道连接到布线图案。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，在附图中：
图1示出了存储单元阵列的实施例；
图2示出了垂直非易失性存储器装置的实施例；
图3示出了多晶硅布线图案的布局实施例；
图4A至图4C示出了沿图3中的剖面线I-I'、II-II'和III-III'的视图；
图5A至图5C示出了垂直非易失性存储器装置的其它剖面实施例；
图6示出了对应于图4B的剖视实施例；
图7A至图7B示出了用于图6的多晶硅布线图案的布局实施例；
图8A至图20C示出了用于制造图2中的垂直非易失性存储器装置的方法的实施例的各个阶段；
图21A至图23C示出了用于图5A至图5C中的垂直非易失性存储器装置的制造方法的实施例的各个阶段。
具体实施方式
图1示出了垂直非易失性存储器装置的存储单元阵列的实施例，具体地，示出了具有垂直沟道结构的垂直NAND(VNAND)闪存装置的等效电路图。
参照图1，垂直非易失性存储器装置的存储单元阵列10可以包括多个存储单元串11。每个存储单元串11可以具有在垂直于基底的主表面的垂直方向(z方向)上延伸的垂直结构。存储单元块13可以包括多个存储单元串11。
每个存储单元串11可以包括多个存储单元MC1、MC2、……、MCn-1、MCn、串选择晶体管SST和地选择晶体管GST。在每个存储单元串11中，地选择晶体管GST、存储单元MC1至MCn和串选择晶体管SST可以在垂直方向上串联设置。存储单元MC1、MC2、……、MCn-1、MCn存储数据。多条字线WL1、WL2、……、WLn-1、WLn可以分别在存储单元MC1、MC2、……、MCn-1、MCn中并分别控制存储单元MC1、MC2、……、MCn-1、MCn。可以根据例如半导体存储器装置的容量适当地选择存储单元MC1、MC2、……、MCn-1、MCn的数目。
在第二方向(y方向)上延伸的多条位线BL1、BL2、……、BLm可以在存储单元块13的布置在第一至第m列中的存储单元串11的一侧处连接到例如串选择晶体管SST的漏极。另外，共源极线CSL可以在存储单元串11的另一侧处连接到例如地选择晶体管GST的源极。
在第一方向(x方向)上延伸的字线(例如，WL1)可以公共地连接到布置在存储单元串11的同一层中的存储单元(例如，在与MC1相同的层中的存储单元)的栅电极。可以通过驱动字线WL1、WL2、……、WLn-1、WLn将数据编程到存储单元MC1、MC2、……、MCn-1、MCn中、从存储单元MC1、MC2、……、MCn-1、MCn中读取数据或者从存储单元MC1、MC2、……、MCn-1、MCn中擦除数据。
每个存储单元串11的串选择晶体管SST可以布置在位线(例如，BL1)与顶存储单元MCn之间。在存储单元块13中，每个串选择晶体管SST可以通过连接到串选择晶体管SST的栅电极的串选择线SSL来控制在位线BL1、BL2、……、BLm中的相应的一条与多个存储单元MC1、MC2、……、MCn-1、MCn之间的数据传输。
地选择晶体管GST可以布置在底存储单元MC1与共源极线CSL之间。在存储单元阵列10中，地选择晶体管GST可以通过连接到地选择晶体管GST的栅电极的地选择线GSL来控制在共源极线CSL与存储单元MC1、MC2、……、MCn-1、MCn之间的数据传输。
根据实施例的垂直非易失性存储器装置可以具有下述结构：形成存储单元的垂直沟道层通过基底上的下布线图案与基底电连接。因此，根据实施例，可以省略针对现有VNAND执行的用于将垂直沟道层连接到基底的选择性外延生长工艺和用于蚀刻沟道孔的底表面中的栅极介电层的工艺。因此，根据实施例的垂直非易失性存储器装置可以基于垂直沟道层通过下布线图案电连接到基底的结构而被实施为具有低制造成本(通过降低工艺难度水平来实现)、高集成度和增强的可靠性的垂直非易失性存储器装置。
图2示出了垂直非易失性存储器装置的三维(3D)结构的实施例。图3示出了用于针对图2的垂直非易失性存储器装置的多晶硅布线图案的布局实施例。图4A至图4C示出了沿图3的剖面I-I'、II-II'和III-III'截取的图2中垂直非易失性存储器装置的剖视图。
参照图2至图4C，根据实施例的垂直非易失性存储器装置100(一种存储器装置)包括设置在基底101上的连接区IA和单元串阵列组区CG。基底101可以具有在第一方向(x方向)和第二方向(y方向)上延伸的主表面。基底101可以包括半导体材料，例如，IV族半导体、III-V族半导体或II-VI族半导体。IV族半导体可以包括例如硅(Si)、锗(Ge)或硅-锗。基底101可以提供为体(bulk)晶圆或外延层。包括多个单元串阵列组区CG的单元区和单元区外侧的外围区可以在基底101上。
连接区IA可以在基底101上的单元区中。例如，连接区IA可以在基底101与单元串阵列组区CG之间。连接区IA可以包括下布线图案105、下绝缘层110和水平沟道层130-h。因此单元串阵列组区CG和连接区IA可以不在外围区中。
参照图3，下布线图案105可以形成为在第一方向(x方向)和第二方向(y方向)上延伸的网格图案。下布线图案105可以通过交叉或水平沟道层130-h连接。因此，下布线图案105的一部分可以与另一部分电连接。下布线图案105可以由例如多晶硅或其它材料形成。
下布线图案105可以包括第一下布线图案105-x和第二下布线图案105-y。第一下布线图案105-x在第一方向(x方向)上延伸并且在第二方向(y方向)上彼此分隔开。第二下布线图案105-y在第二方向(y方向)上延伸并且在第一方向(x方向)上彼此分隔开。
参照图4B或图4C，第一下布线图案105-x可以在用于分离栅电极150的分离区180下方。栅电极150可以包括地选择晶体管GST(见图1)的栅电极150-g、虚设栅电极150-m0、存储单元MC1、MC2、……、MCn-1、MCn(见图1)的栅电极150-m1、……、150-mn以及串选择晶体管SST(见图1)的栅电极150-s。分离区180可以形成在字线切口WL Cut中。字线切口可以表示在第一方向(x方向)上延伸的为了分离栅电极150的沟槽。
在图4A和图4B的下布线图案105的中心处的虚线矩形可以表示下布线图案105的一部分，该部分通过用多晶硅替换初始阶段中的牺牲层(例如，氮化硅(SiN))来形成。图4C的上部和下部中的虚线可以对应于虚线矩形的下部分和上部分。图4C的单点链线可以表示水平沟道层130-h与下布线图案105接触的部分。
接触层107-c或上布线层107-u可以在下布线图案105上。接触层107-c和上布线层107-u可以包括多晶硅或其它材料。
参照图4A的放大部分，接触层107-c可以在第二下布线图案105-y上。接触层107-c可以穿过第三栅极介电层140-3将第二下布线图案105-y电连接到水平沟道层130-h。在第一方向(x方向)上，第二下布线图案105-y可以具有第一宽度W1，接触层107-c可以具有第二宽度W2。第二宽度W2可以小于第一宽度W1。在一个实施例中，第二宽度W2可以类似于第一宽度W1。
参照图4B的放大部分，上布线层107-u可以在第一下布线图案105-x上。上布线层107-u可以将第一下布线图案105-x连接到分离区180的金属层182。水平沟道层130-h、第二栅极介电层140-2和第三栅极介电层140-3可以与上布线层107-u的不同侧接触。
在第二方向(y方向)上，第一下布线图案105-x可以具有第三宽度W3，上布线层107-u可以具有第四宽度W4。第四宽度W4可大于第三宽度W3。在一个实施例中，第四宽度W4可以类似于第三宽度W3。第一下布线图案105-x的第三宽度W3可以与第二下布线图案105-y的第一宽度W1基本上相同或不同。
上布线层107-u可以包含碳(C)。另外，上布线层107-u可以包括n型离子，例如磷、砷或锑。因为上布线层107-u包含碳，所以在对多晶硅的湿法蚀刻工艺中可以抑制蚀刻。因此，上布线层107-u的第四宽度W4可以根据碳掺杂区域而变化。因为上布线层107-u包括n型离子，所以上布线层107-u可以用作电子传输通道以缩短电流路径。
参照图4C，下布线图案105可以包括第一下布线图案105-x和第二下布线图案105-y。例如，分离区180的下部分可以对应于第一下布线图案105-x。其余部分可以对应于第二下布线图案105-y。因此，在图4C中，上布线层107-u在分离区180下方。第二下布线图案105-y的与水平沟道层130-h相邻的(在单点链线和虚线之间的)上部对应于接触层107-c。
下绝缘层110可以在下布线图案105中。下绝缘层110可以形成为例如氧化物或氮化物的绝缘层。例如，在根据实施例的存储器装置100中，下绝缘层110可以包括氧化硅(SiO2)、氮化硅或其它材料。
水平沟道层130-h可以在单元区中并在下绝缘层110和下布线图案105上方。例如，水平沟道层130-h可以具有平行于基底101的主表面的诸如平板的结构。水平沟道层130-h可以由例如多晶硅或其它材料形成。
水平沟道层130-h可以被上布线层107-u分开。在一个实施例中，当水平沟道层130-h和上布线层107-u由多晶硅形成时，分离可以不明显。另外，因为水平沟道层130-h和上布线层107-u形成为导电层，所以所述分离在电性能方面可能不具有重大意义。
在结构上，水平沟道层130-h可以在垂直沟道层130-v的底部处在水平方向上延伸。因此，垂直沟道层130-v可以具有连接到水平沟道层130-h的结构。栅极介电层140-2和140-3可以在水平沟道层130-h的顶表面和底表面上。例如，第二栅极介电层140-2可以在水平沟道层130-h与底部层间绝缘层161之间。第三栅极介电层140-3可以在水平沟道层130-h与下绝缘层110之间。如上所述，接触层107-c具有穿过第三栅极介电层140-3的结构，并且可以设置在第二下布线图案105-y上。水平沟道层130-h可以通过接触层107-c电连接到第二下布线图案105-y。另外，水平沟道层130-h可以通过上布线层107-u电连接到第一下布线图案105-x。
栅极介电层140可以包括沿垂直沟道层130-v的侧壁的第一栅极介电层140-1、在水平沟道层130-h之上的第二栅极介电层140-2以及在水平沟道层130-h下方的第三栅极介电层140-3。如图4A至图4C的放大部分中所示，第一栅极介电层140-1、第二栅极介电层140-2和第三栅极介电层140-3中的每个可以包括隧穿绝缘膜142、电荷存储膜144和阻挡绝缘膜146的堆叠结构。隧穿绝缘膜142可以以Fowler-Nordheim(FN)机制使电荷隧穿到电荷存储膜144中。隧穿绝缘膜142可以包括例如氧化硅。电荷存储膜144可以包括电荷捕获层。电荷存储膜144可以包括量子点或纳米晶体。量子点或纳米晶体可以包括例如金属的电导体或半导体的细颗粒。阻挡绝缘膜146可以包括高介电常数(高k)材料。高介电常数材料可以表示具有比氧化硅膜的介电常数高的介电常数的介电材料。
栅极介电层140可以基于层的性质被称为氧化物-氮化物-氧化物(ONO)膜。另外，栅极介电层140可以基于层的性质被称为氧化物-氮化物-氧化铝(ONA)膜或氧化物-氮化物-氧化物-氧化铝(ONOA)膜。第三栅极介电层140-3具有与第一栅极介电层140-1和第二栅极介电层140-2基本上相同的层结构，并且不用作栅极介电层。
多个单元串阵列组区CG可以在基底101的单元区中。单元串阵列组区CG可以在连接区IA上并且在第二方向(y方向)上通过分离区180彼此分离。存储单元串11(例如，见图1)可以在每个单元串阵列组区CG中。每个存储单元串11可以包括根据垂直沟道层130-v的侧壁设置的地选择晶体管GST(见图1)、存储单元MC1、MC2、……、MCn-1、MCn(例如，见图1)和串选择晶体管SST(例如，见图1)。在一些情况下，可以设置两个地选择晶体管和两个串选择晶体管。
垂直沟道层130-v可以具有沿第三方向(z方向)在连接区IA中延伸的结构。参照图2，垂直沟道层130-v可以在第一方向(x方向)和第二方向(y方向)上与另一个垂直沟道层分隔开。另外，属于第一方向(x方向)和第二方向(y方向)上的任意一条线的垂直沟道层130-v可以与相邻线的垂直沟道层130-v交替地设置。
在根据实施例的存储器装置100中，四个垂直沟道层130-v在第二方向(y方向)上。在另一个实施例中，垂直沟道层130-v可以具有另一种布置结构。例如，可以在第二方向(y方向)上布置三个或更少的垂直沟道层130-v或者五个或更多个垂直沟道层130-v。垂直沟道层130-v可以具有例如圆柱形形状。在一个实施例中，垂直沟道层130-v可以具有柱形形状，例如圆柱形或方柱形形状。在一个实施例中，垂直沟道层130-v可以仅形成在方柱的各个侧表面和底表面处。如所示，垂直沟道层130-v可以具有具备向下逐渐变窄的宽度(例如，锥形宽度)的结构。然而，通过精确地控制蚀刻工艺，垂直沟道层130-v的上部和下部的水平剖面可以具有基本上相同的面积。
由于垂直沟道层130-v在底部处与水平沟道层130-h接触并且水平沟道层130-h通过下布线图案105与基底101接触，所以垂直沟道层130-v可以电连接到基底101。垂直沟道层130-v可以包括半导体材料，例如多晶硅或单晶硅。半导体材料可以用p型或n型杂质离子掺杂。掩埋绝缘层175(例如，具有圆柱形结构)可以形成在垂直沟道层130-v内。在一个实施例中，当垂直沟道层130-v具有例如柱形结构时，可以省略掩埋绝缘层175。
位线193(例如，图1的BL1、BL2、……、BLm)可以连接到串选择晶体管SST的漏极(例如，见图1)。例如，位线193可以形成为在第二方向(y方向)上延伸并且在第一方向(x方向)上彼此分隔开的线。位线193可以通过形成在垂直沟道层130-v上的接触塞195电连接到串选择晶体管SST(例如，见图1)。地选择晶体管的GST(图1)可以电连接到与地选择晶体管GST相邻的杂质区。
可以通过用杂质离子掺杂第一下布线图案105-x和上布线层107-u形成杂质区。因此，杂质区可以在第一方向(x方向)上与基底101相邻地延伸，并且还可以在第二方向(y方向)上彼此分隔开。杂质区可以对应于共源极区。每个杂质区可以包括用于与分离区180的金属层182欧姆接触的高掺杂杂质区。
分离区180的金属层182可以在杂质区(例如，上布线层107-u)上。金属层182可以对应于共源极线。金属硅化物(例如，硅化钴(CoSix))可以在金属层182的底部处。金属层182可以由例如W、Al或Cu形成。金属层182可以具有其中堆叠诸如Ti/TiN的阻挡金属层和诸如钨的布线金属层的结构。
分离区180可以在使用不同的栅电极150的相邻的存储单元串之间。例如，分离区180可以在第一方向(x方向)上延伸，可以在第二方向(y方向)上分隔开，并且可以将栅电极150在第二方向(y方向)上彼此分隔开。分离区180可以包括金属层182和绝缘间隔件184。
在根据实施例的存储器装置100中，金属层182和绝缘间隔件184可以具有比串选择晶体管SST的栅电极150-s更高地延伸的结构(例如，见图2)。在另一个实施例中，分离区180可以具有不同的结构。例如，金属层182可以与杂质区相邻并且具有小的厚度，使得金属层182不超出底部层间绝缘层161。分离区180可以以其上设置有掩埋绝缘层的结构形成。对于这样的结构，可以省略绝缘间隔件。另外，绝缘间隔件184可以仅形成到地选择晶体管GST(例如，见图1)的栅电极150-g的侧壁。金属层182可以在绝缘间隔件184中具有预定的厚度。分离区180还可以以其上设置有掩埋绝缘层的结构形成。
栅电极150可以沿垂直沟道层130-v的侧表面从连接区IA在第三方向(z方向)上与层间绝缘层160交替地堆叠。栅电极150可以包括地选择晶体管GST(例如，见图1)的栅电极150-g、存储单元MC1、MC2、…、MCn-1、MCn(例如，见图1)的栅电极150-m1、……、150-mn、串选择晶体管SST(见图1)的栅电极150-s以及虚设栅电极150-m0。栅电极150可以公共地连接到存储单元串。串选择晶体管SST(例如，见图1)的栅电极150-s可以连接到串选择线SSL(例如，见图1)。存储单元MC1、MC2、……、MCn-1、MCn(例如，见图1)的栅电极150-m1、……、150-mn可以连接到字线WL1、WL2、……、WLn-1、WLn(例如，见图1)。地选择晶体管GST(例如，见图1)的栅电极150-g可以连接到地选择线GSL(例如，见图1)。栅电极150可以由金属(例如，钨(W))形成。另外，栅电极150可以包括例如由氮化钨(WN)、氮化钽(TaN)或氮化钛(TiN)制成的扩散阻挡件。
在地选择晶体管GST(见图1)的栅电极150-g上方的栅电极150-m0可以是虚设栅电极，可以不构成存储单元。在现有的VNAND结构中，位于栅电极150-g与虚设栅电极150-m0之间的层间绝缘层162可以比存储单元的栅电极150-m1、……、150-mn之间的层间绝缘层厚。然而，在根据实施例的存储器装置100中，层间绝缘层162可以具有与用于存储单元的单元绝缘层163基本上相同的厚度。层间绝缘层162可以形成为不同的厚度。
层间绝缘层160可以在栅电极150之间。类似于栅电极150，层间绝缘层160可以在第三方向(z方向)上彼此分隔开，并且可以在第一方向(x方向)上延伸。层间绝缘层160的至少一侧可以与第一栅极介电层140-1接触。层间绝缘层160可以由例如氧化硅或氮化硅形成。
再次参照图2，布置一个串选择晶体管SST(例如，见图1)和一个地选择晶体管GST(见图1)。在一个实施例中，可以形成两个串选择晶体管SST(例如，见图1)和两个地选择晶体管GST(例如，见图1)。另外，串选择晶体管SST(例如，见图1)和地选择晶体管GST(例如，见图1)可以具有与存储单元MC1、MC2、……、MCn-1、MCn(例如，见图1)不同的结构。
根据实施例的存储器装置100可以具有在基底101上形成多晶硅的下布线图案105并且垂直沟道层130-v通过下布线图案105电连接到基底101的结构。因此，因为可以省略对于目前现有的VNAND必不可少的SEG工艺和沟道孔底部蚀刻工艺，所以根据实施例的存储器装置100可以降低工艺难度水平并且还可以增加集成度并提高可靠性。例如，对于SEG工艺，因为底表面的面积随着沟槽孔的高度的增加而减小，所以会难以调整高度，并且也会难以蚀刻底表面的栅极介电层。因此，由于SEG工艺和底表面蚀刻工艺的高难度水平，所以现有的NAND结构会在增加集成度方面具有限制，并且还会具有可靠性问题。然而，因为垂直沟道层130-v和基底101通过下布线图案105连接，所以根据实施例的存储器装置100可以解决现有的VNAND的问题。
在根据实施例的存储器装置100中，可以使用用于连接垂直沟道层130-v和基底101的第二下布线图案105-y来执行擦除操作。另外，可以使用用于连接分离区180的金属层182(即共源极线)和垂直沟道层130-v的水平沟道层130-h来执行编程和读取。
图5A至图5C是根据实施例的垂直非易失性存储器装置的对应于图4A至图4C的剖视图。参照图5A至图5C，根据实施例的存储器装置100a就连接区IA'(具体地，下布线图案105')的结构而言可以与图2的存储器装置100不同。如图5A中所示，在根据实施例的存储器装置100a中，第二下布线图案105-y'的顶部可以变得比下绝缘层110的顶部低。因此，可以增加接触层107-c'的厚度。接触层107-c'在第一方向(x方向)上可以具有逐渐减小的宽度，使得下部比上部窄。接触层107-c'的下部穿过第三栅极介电层140-3'的一部分连接到第二下布线图案105-y'。接触层107-c'的上部可以连接到水平沟道层130-h。
第三栅极介电层140-3'可以具有沿接触层107-c'的各侧垂直向下延伸然后在第二下布线图案105-y'的顶部处水平延伸的结构。
参照图5B，第一下布线图案105-x变化不大，上布线层107-u'的结构轻微地变化。例如，在第二方向(y方向)上，上布线层107-u'可以具有小于第一下布线图案105-x的宽度。上布线层107-u'还可以将第一下布线图案105-x连接到分离区180的金属层。水平沟道层130-h、第二栅极介电层140-2和第三栅极介电层140-3'可以与上布线层107-u'的不同侧接触。
根据实施例的存储器装置100a的结构可以得自于在制造工艺期间形成下布线图案105和上布线层107-u'的导电层没有掺杂碳的事实。
图6是根据实施例的垂直非易失性存储器装置100b的对应于图4B的剖视图。参照图6，存储器装置100b就下布线图案105a的结构而言可以与图2中的存储器装置100不同。例如，在根据实施例的存储器装置100b中，下布线图案105a还可以包括在第一下布线图案105-x之间的至少一个或更多个第三下布线图案105-xa。
类似于第一下布线图案105-x，第三下布线图案105-xa可以在第一方向(x方向)上延伸并且在第二方向(y方向)上彼此分隔开。另外，类似于第二下布线图案105-y(例如，见图4A)，第三下布线图案105-xa可以在其顶部上具有接触层107-c。接触层107-c可以穿过第三栅极介电层140-3将第三下布线图案105-xa连接到水平沟道层130-h。
另外，水平沟道层130-h、第二下布线图案105-y等可以具有与图2中的存储器装置100的结构基本上相同的结构。
由于在存储器装置100b中另外地形成第三下布线图案105-xa，所以可以增加位于垂直沟道层130-v与基底101之间的连接部分的数量。另外，通过在制造工艺期间通过第三下布线图案105-xa更容易地去除牺牲层和栅极介电层，存储器装置100b可以有助于提高存储器装置的可靠性。
图7A至图7B示出了用于图6中的垂直非易失性存储器装置的多晶硅布线图案的布局实施例。参照图7A，下布线图案105a可以包括第一下布线图案105-x、第二下布线图案105-y和第三下布线图案105-xa。第一下布线图案105-x和第三下布线图案105-xa可以在第一方向(x方向)上延伸，并且在第二方向(y方向)上彼此分隔开。第二下布线图案105-y可以在第二方向(y方向)上延伸，并且在第一方向(x方向)上彼此分隔开。第一下布线图案105-x和第三下布线图案105-xa可以在交叉点处与第二下布线图案105-y连接。因此，第一下布线图案105-x、第二下布线图案105-y和第三下布线图案105-xa可以彼此电连接。另外，所有下布线图案可以连接到设置在其上的水平沟道层130-h，因此可以通过水平沟道层130-h电连接。
参照图7A，第三下布线图案105-xa示出为细的。这是为了将第三下布线图案105-xa与第一下布线图案105-x区分开。在一个实施例中，第一下布线图案105-x可以与第三下布线图案105-xa在第二方向(y方向)上具有基本上相同的宽度。
参照图7B，下布线图案105b可以仅包括第一下布线图案105-x和第三下布线图案105-xa，而不包括第二下布线图案。当下布线图案105b具有上述结构时，可以在单元区外的扩展区中的第三下布线图案105-xa中形成沿第二方向(y方向)延伸的沟槽。可以通过第三下布线图案105-xa中的沟槽执行去除牺牲层和栅极介电层的工艺以及用于用多晶硅替换的工艺。另外，为了容易地执行所述工艺，可以在单元区中以在第一方向(x方向)上宽的间隔形成若干第二下布线图案105-y。
参照图3、图7A和图7B，下布线图案105、105a和105b的结构被示出为网格或线。在一个实施例中，下布线图案的结构可以具有不同的结构。例如，存储器装置的下布线图案可以具有允许容易地去除牺牲层和栅极介电层、允许用多晶硅替换并且将垂直沟道层130-v连接到基底的结构。
图8A至图20C是用于制造图2中的垂直非易失性存储器装置的方法的实施例的各个阶段的剖视图。除了图12C之外，诸如图8A和图9A的标有“A”的剖视图对应于图4A的剖视图，诸如图8B和图9B的标有“B”的剖视图对应于图4B的剖视图，诸如图16C和图17C的标有“C”的剖视图对应于图4C的剖视图。当没有示出标有“C”的剖视图时，该标有“C”的剖视图可以与标有“B”的剖视图相同。
参照图8A和8B，在基底101上形成下绝缘层110。下绝缘层110可以由例如氧化物或氮化物形成。下绝缘层110可以由氧化硅或者其它材料形成。
形成下绝缘层110之后，形成下布线沟槽T1。下布线沟槽T1的形状可以根据例如意图实现的下布线图案的形式而变化。例如，可以通过包括在第一方向(x方向)上延伸且在第二方向(y方向)上彼此分隔开的x方向沟槽Tx以及在第二方向(y方向)上延伸且彼此分隔开的y方向沟槽Ty将下布线沟槽形成为网格。
y方向沟槽Ty可以对应于第二下布线图案105-y(例如，见图4A)，并且可以用作将基底101连接到水平沟道层130-h的通道。y方向沟槽Ty可以不形成在单元区外的扩展区中。x方向沟槽Tx可以对应于第一下布线图案105-x(例如，见图4B)，可以分离字线切口和下绝缘层110，并且可以用作去除将要用多晶硅替换的牺牲层和栅极介电层的工艺所用的通道。
参照图9A和图9B，在基底101和下绝缘层110上顺序地形成导电层和牺牲层，以便完全填充下布线沟槽T1。导电层可以由例如多晶硅形成。牺牲层可以由例如氮化硅形成。在另一个实施例中，导电层和牺牲层的材料可以不同。例如，牺牲层也可以由氧化硅形成。然而，在一个实施例中，牺牲层可以由与形成模制绝缘层的牺牲层基本上相同的材料形成。
形成导电层和牺牲层之后，平坦化工艺使下绝缘层110的顶部暴露。平坦化工艺可以包括例如化学机械抛光(CMP)工艺。通过平坦化工艺，可以在下布线沟槽中形成第一导电层112-1和第一牺牲层114。第一导电层112-1可以例如用来在用于栅极介电层的湿法蚀刻工艺中保护下绝缘层110。可以在字线切口工艺之后通过例如回拉(pull-back,P/B)工艺去除第一牺牲层114。该去除的部分可以用作用于对栅极介电层执行湿法蚀刻的通道和用于使用多晶硅的替换工艺的通道。
参照图10A和图10B，执行用碳掺杂下绝缘层110、第一导电层112-1和第一牺牲层114的第一注入工艺IIP1。第一导电层112-1的上部分可以通过第一注入工艺IIP1包含碳。由于第一导电层112-1掺杂有碳，所以可以在对多晶硅的湿法蚀刻工艺中抑制蚀刻。可以使用例如包括氨水的蚀刻剂执行对多晶硅的湿法蚀刻。可以不使用掩模在整个基底101上执行第一注入工艺IIP1。
参照图11A和图11B，第一注入工艺IIP1之后，在下绝缘层110、第一导电层112-1和第一牺牲层114上形成第二导电层112-2。第二导电层112-2可以在整个基底101上由例如多晶硅形成。考虑到去除第二导电层112-2的一部分并且然后在其中填充栅极介电层和水平沟道层的折叠(folding)结构，第二导电层112-2可以形成为适当的厚度。
参照图12A至图12C，通过光刻工艺在第二导电层112-2上形成光致抗蚀剂图案201。如图12C中所示，光致抗蚀剂图案201可以暴露对应于字线切口和单元区外的扩展区EX的部分。随后可以在字线切口部分下方形成第一下布线图案105-x。
形成光致抗蚀剂图案201之后，使用光致抗蚀剂图案201作为掩模执行用碳掺杂第二导电层112-2的第二注入工艺IIP2。通过第二注入工艺IIP2，仅第二导电层112-2的特定区域(例如对应于字线切口和扩展区EX的部分)可以掺杂有碳。
第二导电层112-2的对应于字线切口的部分在一个实施例中掺杂有碳的一些原因如下。第一，在对多晶硅的湿法蚀刻工艺中，第二导电层可以通过使蚀刻边界清晰而保留在字线切口部分中。第二，在字线切口工艺期间，选择比可以增大。例如，当第二导电层112-2包含碳时，在用于字线切口的干法蚀刻工艺期间选择比可以增大。第三，当第二导电层另外掺杂有n型离子时，第二导电层可以用作电子传输通道。
扩展区EX的第二导电层112-2的一部分掺杂有碳的一些原因如下。首先，应该去除在外围区中形成的多晶硅。因为扩展区EX掺杂有碳，所以外围区中的多晶硅可以通过湿法蚀刻容易地去除，而不用单独的光刻工艺。第二，当通过使用沟道孔的湿法蚀刻来去除多晶硅时，可以防止扩展区中的多晶硅被蚀刻。
参照图13A和图13B，第二注入工艺IIP2之后，在单元区中形成模制绝缘层。蚀刻模制绝缘层以形成用于暴露第二导电层112-2的多个沟道孔。可以通过交替地堆叠第一绝缘层160和第二牺牲层155来在第二导电层112-2上形成模制绝缘层。第一绝缘层160可以由例如氧化硅形成。第二牺牲层155可以由例如氮化硅形成。在另一个实施例中，第一绝缘层160和第二牺牲层155可以由不同的材料形成。
第一绝缘层160可以对应于图2中的层间绝缘层160，因此可以包括底部层间绝缘层161、在虚设栅电极下方的层间绝缘层162、单元绝缘层163和顶部绝缘层165等。随后，可以用金属替换第二牺牲层155，并且然后变成栅电极。如所示，虚设栅电极下方的层间绝缘层162可以形成为与单元绝缘层163基本上相同的厚度。作为参照，对于现有的VNAND，虚设栅电极下方的绝缘层为了SEG工艺而形成为相当厚的。然而，由于在根据实施例的存储器装置制造工艺期间不执行SEG工艺，所以虚设栅电极下方的绝缘层可以形成为与单元绝缘层163基本上相同的厚度。
形成沟道孔Hch之前，可以在扩展区EX(例如，见图12C)的阶梯式结构中形成字线焊盘。在字线焊盘工艺期间，可以通过湿法蚀刻去除外围区中的多晶硅。如上所述，通过用碳掺杂第二导电层112-2的在扩展区中的一部分，可以通过湿法蚀刻容易地去除外围区中的多晶硅，而无需单独的光刻工艺。
另外，形成沟道孔Hch之前，绝缘层形成为完全覆盖模制绝缘层及其外围区。随后，可以执行平坦化工艺。对于根据实施例的存储器装置制造工艺，由于在扩展区EX(例如，见图12C)与外围区之间没有凹痕(dent)，所以可以立即执行用于平面化的化学机械平坦化(CMP)工艺而无需另外的蚀刻工艺。
参照图14A和图14B，通过湿法蚀刻去除第二导电层112-2的通过沟道孔Hch暴露的部分。例如，由于第二导电层112-2由多晶硅形成，所以可以使用包括氨水的蚀刻剂执行对第二导电层112-2的湿法蚀刻。在图14A和图14B中，与之前不同地施加阴影(hatched)的部分112-2'表示第二导电层112-2的剩余部分，所述剩余部分通过以湿法蚀刻去除第二导电层112-2的与沟道孔Hch相邻的部分而相对于剖面凹进。如图14B中所示，第二导电层112-2的掺杂有碳的部分被保留而不是被去除，因此以与之前相同的方式施加阴影。
参照图15A和图15B，在去除了第二导电层112-2的部分和沟道孔Hch中形成栅极介电层140和沟道导电层130-v或130-h。沟道导电层130-v或130-h可以包括在沟道孔Hch中垂直地形成的垂直沟道层130-v以及在去除了第二导电层112-2的部分中水平地形成的水平沟道层130-h。沟道导电层130-v或130-h可以由多晶硅形成。水平沟道层130-h可以包括水平地形成的沟道导电层和第二导电层112-2的剩余部分。
栅极介电层140可以包括沿垂直沟道层130-v的侧壁垂直地形成的第一栅极介电层140-1、在水平沟道层130-h之上的第二栅极介电层140-2以及在水平沟道层130-h下方的第三栅极介电层140-3。
可以在沟道孔Hch中形成掩埋绝缘层175，垂直沟道层130-v可以在掩埋绝缘层175的顶部处连接。可以在形成掩埋绝缘层175之后通过在沟道孔Hch中形成凹槽然后用多晶硅填充凹槽的工艺来形成垂直沟道层130-v的连接部分。可以在顶部绝缘层165、第一栅极介电层140-1和垂直沟道层130-v上形成布线绝缘层192。
参照图16A至图16C，蚀刻布线绝缘层192和模制绝缘层以形成用于暴露第一导电层112-1和第一牺牲层114的分离沟槽Twl。分离沟槽Twl可以以在第一方向(x方向)上延伸并且在第二方向(y方向)上彼此分隔开的结构形成。每个分离沟槽Twl可以对应于字线切口。
可以在分离沟槽和布线绝缘层192的侧壁上薄薄地形成保护层120。保护层120可以由例如多晶硅形成。当通过回拉工艺去除模制绝缘层下方的第一牺牲层114时，保护层120可以保护模制绝缘层的第二牺牲层155不被蚀刻。
如所示，可以不在第一导电层112-1和第一牺牲层114上形成保护层120。保护层120可以以例如下面的工艺形成。首先，形成分离沟槽Twl之前，在布线绝缘层192上形成第一保护层。随后，通过光刻工艺形成分离沟槽Twl，在分离沟槽Twl的底表面和侧壁以及第一保护层上形成第二保护层。随后，通过回蚀(E/B)工艺将第二保护层从分离沟槽Twl的底表面和第一保护层去除。
通过去除第二保护层，在分离沟槽Twl的底表面处暴露第一导电层112-1和第一牺牲层114。然而，因为第一保护层形成在布线绝缘层192上，所以布线绝缘层192的顶部可以不被暴露。因此，布线绝缘层192上的保护层可以形成为第一保护层，分离沟槽Twl的侧壁上的保护层可以形成为第二保护层。
参照图17A至图17C，通过回拉工艺去除通过分离沟槽Twl暴露的第一牺牲层114。由于第一牺牲层114可以具有类似于第二导电层112-2的连接结构，所以可以通过分离沟槽Twl去除第一牺牲层114的全部。例如，虽然图16A示出第一牺牲层114不与分离沟槽Twl接触，但是可以通过设置在纸平面之前或之后的分离沟槽Twl去除第一牺牲层114。因此，如图17A中所示，可以去除第一牺牲层114。
根据图17C的剖面结构，当去除第一牺牲层114时，可以暴露下绝缘层110的一部分。然而，为了清楚地示出已经去除了第一牺牲层114，省略了下绝缘层110的所述部分。
参照图18A至图18C，去除栅极介电层140的通过去除第一牺牲层114暴露的部分。被去除的栅极介电层140的大部分可以是第三栅极介电层140-3的部分。可以去除第二栅极介电层140-2的一部分。
例如，在图18A和图18C中，去除了第三栅极介电层140-3的与第一牺牲层114接触的部分，并且去除了第三栅极介电层140-3的与第二栅极介电层140-2连接的部分。虽然图18B示出第二栅极介电层140-2和第三栅极介电层140-3不与去除了第一牺牲层114的部分接触，但是去除了第一牺牲层114的部分可以位于纸平面的前面或后面，因此可以去除特定的部分。
参照图19A至图19C，在通过分离沟槽Twl'去除了第一牺牲层114和栅极介电层140的部分中形成替换导电层124。替换导电层124可以由例如多晶硅形成。如所示，替换导电层124可以形成在分离沟槽Twl'的侧壁和布线绝缘层192上。替换导电层124包括在布线绝缘层192和分离沟槽Twl的侧壁上的保护层120。
可以以与上述形成沟道导电层130-v或130-h的方法相同的方法形成替换导电层124。例如，可以例如通过使用折叠原理(folding principle)的填隙工艺来形成替换导电层124。在一些情况下，也可以通过SEG工艺形成替换导电层124。
参照图20A至图20C，分离沟槽Twl中的替换导电层124被去除到一定深度。例如，去除替换导电层124以暴露底部层间绝缘层161的侧壁的至少一部分。可以通过去除替换导电层124暴露第二牺牲层155的侧壁。另外，可以通过去除替换导电层124来完成图4A至图4C的连接区IA的结构。
随后，可以通过执行与现有的VNAND工艺基本上相同的工艺来完成图2至图4C的存储器装置100。例如，去除通过分离沟槽Twl暴露的第二牺牲层155，并在分离沟槽Twl和去除了第二牺牲层155的部分中形成金属层。金属层可以由例如钨形成。随后，通过各向异性蚀刻与分离沟槽Twl对应的部分并且仅在去除了第二牺牲层155的部分中保持金属层来形成多个栅电极150。
形成栅电极150之后，通过分离沟槽Twl将杂质注入到下布线图案105中来形成杂质区。杂质区可以是共源极区。接下来，在下布线图案105上形成包括金属层182和绝缘间隔件184的分离区180。金属层182可以对应于共源极线。也可以在金属层182与下布线图案105之间形成金属硅化物(例如，硅化钴)。
接下来，在分离沟槽Twl中的分离区180上形成掩埋绝缘层。可以包括掩埋绝缘层作为布线绝缘层192的一部分。通过光刻工艺和蚀刻工艺，穿过布线绝缘层192形成与垂直沟道层130-v接触的接触塞195(例如，见图4A)。在布线绝缘层192上形成连接到接触塞并在第二方向(y方向)上延伸的位线193(例如，见图4A)。
在根据实施例的存储器装置制造方法中，布线绝缘层192在形成栅极介电层140和沟道导电层130-v或130-h之后形成。在一个实施例中，布线绝缘层192也可以在形成分离区180之后形成。在这种情况下，可以不在分离区180上形成单独的掩埋绝缘层。
图21A至图23C示出了用于制造图5A至图5C中的垂直非易失性存储器装置的方法的实施例的剖视图。图21A和图22A对应于图4A的剖视图。图21B和图22B对应于图4B的剖视图。图23C对应于图4C的剖视图。
参照图21A和图21B，顺序地执行图8A至图13B的工艺，但是可以省略第一注入工艺IIP1和第二注入工艺的IIP2。例如，可以省略图10A、图10B和图12A至图12C的工艺。随后，如图14A和图14B中所示，通过沟道孔Hch由湿法蚀刻去除第一导电层112-1的一部分和第二导电层112-2的一部分。在图21A和图21B中，(与之前不同地施加阴影的)部分112-1'和部分112-2'分别表示第一导电层112-1的剩余部分和第二导电层112-2的剩余部分(相对于剖面凹进)。
与图14A和图14B不同，蚀刻第二导电层112-2的对应于字线切口区域的部分和第一导电层112-1的上部分以将其去除。这是因为通过省略第一注入工艺和第二注入工艺而没有掺杂碳。因此，通过湿法蚀刻工艺去除了第一导电层112-1的上部和第二导电层112-2的对应于字线切口的部分。
参照图22A和图22B，在沟道孔Hch以及去除第一导电层112-1和第二导电层112-2的部分中形成栅极介电层140和沟道导电层130-v或130-h。由于去除了第一导电层112-1和第二导电层112-2的部分的形状与图14A和图14B的相应部分的形状不同，因此栅极介电层140和沟道导电层130-v或130-h的形状可以与图15A和图15B中的相应部分的形状不同。
例如，如图22A中所示，水平沟道层130-h'可以包括在第一导电层112-1的一部分处向下垂直延伸的部分。另外，第三栅极介电层140-3'可以包括围绕水平沟道层130-h'的延伸部分的部分。另外，如图22B中所示，在对应于字线切口的第一导电层112-1和第二导电层112-2中，水平沟道层130-h'可以具有其中水平沟道层130-h'在第二方向(y方向)上延伸到第一导电层112-1中的结构。另外，第二栅极介电层140-2和第三栅极介电层140-3'围绕水平沟道层130-h。例如，第三栅极介电层140-3'可以具有在与第一导电层112-1叠置的部分中稍微向下延伸的结构。
参照图23A至图23C，通过执行诸如图16A至图17C中的工艺形成分离沟槽Twl，去除通过分离沟槽Twl暴露的第一牺牲层114。随后，通过去除第一牺牲层114暴露栅极介电层140。例如，如图23A中所示，可以去除围绕水平沟道层130-h'的延伸部分的第三栅极介电层140-3'。例如，由于水平沟道层130-h'的延伸部分设置在第一牺牲层114的不同侧，并且也通过去除第一牺牲层114暴露所述延伸部分之间的第三栅极介电层140-3'，所以可以去除其间的第三栅极介电层140-3'。
如图23B和图23C中所示，在形成分离沟槽Twl的同时去除水平沟道层130-h'、第二栅极介电层140-2和第三栅极介电层140-3'的部分。因此，可以形成其中水平沟道层130-h'、第二栅极介电层140-2和第三栅极介电层140-3'的侧部接触保护层120的外表面的结构。
随后，当执行图19A至图20C的工艺时，可以制造图5A至图5C的存储器装置100a。在图5A至图5C的存储器装置100a中，水平沟道层130-h'的延伸部分在接触层107-c'中，来代替水平沟道层130-h。
当通过使用折叠原理的填隙工艺在去除了第一牺牲层114和第三栅极介电层140-3'的部分中形成替代导电层124时，去除了第一牺牲层114和第三栅极介电层140-3'的部分应当具有小于分离沟槽Twl的底表面的宽度。例如，第一牺牲层114的宽度和在第一牺牲层114的不同侧处的第三栅极介电层140-3'的宽度之和应当小于分离沟槽Twl的底表面的宽度。这是因为，当第一牺牲层114的宽度和在第一牺牲层114的不同侧处的第三栅极介电层140-3'的宽度之和大于分离沟槽Twl的底表面的宽度时，分离沟槽Twl的底表面通过折叠被填充，并且然后在由替换导电层124填充去除了第一牺牲层114和第三栅极介电层140-3'的部分之前被阻挡。因此，替换导电层124不能被提供到去除了第一牺牲层114和第三栅极介电层140-3'的部分。
此外，可以通过在图8A和图8B的工艺中进一步形成与第三下布线图案105-xa相对应的沟槽并执行后续工艺来制造图6中的存储器装置100b。
根据上述实施例中的一个或更多个，垂直非易失性存储器装置具有其中形成存储单元的垂直沟道层通过形成在基底上的下布线图案与基底电连接的结构。因此，可以省略对现有的VNAND执行的用于将垂直沟道层连接到基底的选择性外延生长(SEG)工艺以及用于在沟道孔的底表面中蚀刻栅极介电层的工艺。因此，垂直非易失性存储器装置和用于制造这种装置的方法可以具有低制造成本，可以具有降低的工艺难度水平、更高的集成度和增强的可靠性。
在此已经公开了示例实施例，虽然采用了特定术语，但是特定术语只是以一般的和描述性的意义来使用和解释，而不是出于限制目的。在一些情形下，如截止到本申请提交时的本领域普通技术人员将清楚的，除非另外特别指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域的技术人员将理解的是，在不脱离在权利要求中阐述的本发明的精神和范围的情况下，可以做出形式上和细节上的各种变化。

Claims (21)

1.一种垂直非易失性存储器装置，所述垂直非易失性存储器装置包括：
基底，包括单元区；
下绝缘层，位于基底上；
下布线图案，位于单元区中，具有预定图案并且穿过下绝缘层连接到基底；
多个垂直沟道层，在单元区中在相对于基底的顶表面的垂直方向上延伸，在相对于基底的顶表面的水平方向上彼此分隔开，并且电连接到下布线图案；
水平沟道层，在水平方向上延伸，水平沟道层将所述多个垂直沟道层的底部连接到下布线图案；以及
多个栅电极，在单元区中沿垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠并且沿着水平方向在第一方向上延伸，
其中，
下布线图案是在第一方向和与第一方向交叉的第二方向上延伸的网格图案，
下布线图案的在第一方向上的间隔小于或等于在第二方向上的间隔。
2.根据权利要求1所述的垂直非易失性存储器装置，所述垂直非易失性存储器装置还包括：
栅极介电层，位于每个层间绝缘层与所述多个垂直沟道层中的每个垂直沟道层之间以及位于所述多个栅电极中的每个栅电极与所述多个垂直沟道层中的每个垂直沟道层之间，其中，栅极介电层在水平沟道层与底部层间绝缘层之间在水平方向上延伸。
3.根据权利要求1所述的垂直非易失性存储器装置，所述垂直非易失性存储器装置还包括：
多个分离区，沿第一方向延伸并且在与第一方向交叉的第二方向上分隔开，分离区将栅电极在第二方向上彼此分开，其中：
下布线图案包括：
第一下布线图案，位于分离区下方，在第二方向上彼此分隔开且有下绝缘层位于其间，并且沿第一方向延伸，以及
第二下布线图案，在第一方向上彼此分隔开且有下绝缘层位于其间，并且沿第二方向延伸，
其中，每个第二下布线图案在第一下布线图案之间与水平沟道层接触，其中，栅极介电层位于水平沟道层和下绝缘层之间。
4.根据权利要求3所述的垂直非易失性存储器装置，其中：
下布线图案、垂直沟道层和水平沟道层包括多晶硅；
栅极介电层包括氧化物-氮化物-氧化物膜。
5.根据权利要求3所述的垂直非易失性存储器装置，所述垂直非易失性存储器装置还包括：
上布线层，位于第一下布线图案上；
接触层，与水平沟道层接触并且位于第二下布线图案上；
其中，上布线层在第二方向上具有等于或大于第一下布线图案的宽度；接触层在第一方向上具有小于或等于第二下布线图案的宽度。
6.根据权利要求5所述的垂直非易失性存储器装置，其中，下布线图案的上部和上布线层包括碳。
7.根据权利要求1所述的垂直非易失性存储器装置，其中：
垂直沟道层位于下布线图案和下绝缘层中的至少一个上。
8.根据权利要求1所述的垂直非易失性存储器装置，其中：
下布线图案包括在单元区外侧延伸的扩展部分；
包括碳的上布线层位于下布线图案的扩展部分上。
9.根据权利要求1所述的垂直非易失性存储器装置，其中，
水平沟道层在垂直沟道层下方在水平方向上延伸；
下布线图案与水平沟道层接触；
栅极介电层位于每个层间绝缘层与所述多个垂直沟道层中的每个垂直沟道层之间以及位于所述多个栅电极中的每个栅电极与所述多个垂直沟道层中的每个垂直沟道层之间；
栅极介电层在水平沟道层与底部层间绝缘层之间在水平方向上延伸并且在下布线图案与下绝缘层之间在垂直方向上延伸。
10.一种垂直非易失性存储器装置，所述垂直非易失性存储器装置包括：
基底；
下绝缘层，位于基底上；
多个垂直沟道层，位于下绝缘层上，相对于基底的顶表面在垂直方向上延伸，并且相对于基底的顶表面在水平方向上彼此分隔开；
多个栅电极，位于下绝缘层上，沿着垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠，并且沿着水平方向在第一方向上延伸；
多个分离区，在第一方向上延伸并且在与第一方向交叉的第二方向上分隔开，分离区将栅电极在第二方向上彼此分开；
下布线图案，包括第一布线，第一布线在分离区下方在第一方向上延伸并且穿过下绝缘层连接到基底；以及
水平沟道层，位于下绝缘层和下布线图案上并且将垂直沟道层电连接到下布线图案。
11.根据权利要求10所述的垂直非易失性存储器装置，其中：
下布线图案是在第一方向和第二方向上延伸的网格图案，
下布线图案包括第二布线，第二布线在第一方向上彼此分隔开，在第二方向上延伸并且穿过下绝缘层连接到基底。
12.根据权利要求11所述的垂直非易失性存储器装置，其中，下布线图案包括：
至少一条第三布线，位于第一布线之间，在第一方向上延伸并且穿过下绝缘层连接到基底。
13.根据权利要求10所述的垂直非易失性存储器装置，其中，垂直沟道层中的至少一个位于下绝缘层之上。
14.根据权利要求10所述的垂直非易失性存储器装置，其中：
栅极介电层位于每个层间绝缘层与每个垂直沟道层之间以及每个栅电极与每个垂直沟道层之间；
栅极介电层在水平沟道层与底部层间绝缘层之间在水平方向上延伸；
栅极介电层位于水平沟道层与下绝缘层之间。
15.根据权利要求10所述的垂直非易失性存储器装置，其中：
下布线图案包括第二布线，第二布线在第一方向上彼此分隔开，在第二方向上延伸并且穿过下绝缘层连接到基底；
第二布线在第一布线之间与水平沟道层接触，并且在与第一布线交叉的部分处与分离区的底表面接触。
16.根据权利要求10所述的垂直非易失性存储器装置，所述垂直非易失性存储器装置还包括：
上布线层，包括碳，位于第一布线上，
其中，上布线层在第二方向上具有等于或大于第一布线中的相应的第一布线的宽度。
17.一种用于制造垂直非易失性存储器装置的方法，所述方法包括以下步骤：
以预定图案将在基底上的下绝缘层图案化以形成暴露基底的顶表面的下布线沟槽；
形成覆盖下布线沟槽的底表面和侧壁的第一导电层，在下布线沟槽中在第一导电层上形成第一牺牲层；
在下绝缘层、第一导电层和第一牺牲层上形成第二导电层；
通过在第二导电层上交替地堆叠第一绝缘层和第二牺牲层形成模制绝缘层，通过蚀刻模制绝缘层形成用于暴露第二导电层的多个沟道孔；
蚀刻并去除第二导电层的通过每个沟道孔暴露的部分；
在沟道孔和去除了第二导电层的部分中形成栅极介电层和沟道导电层；
通过蚀刻模制绝缘层形成分离沟槽，以暴露第一导电层和第一牺牲层，所述分离沟槽被形成为在第一方向上延伸并且在与第一方向交叉的第二方向上彼此分隔开；
蚀刻并去除通过分离沟槽暴露的第一牺牲层；
蚀刻并去除栅极介电层的通过去除第一牺牲层而暴露的部分；
形成替换导电层，替换导电层覆盖分离沟槽的内侧和模制绝缘层的顶表面并且填充去除了第一牺牲层的部分；
蚀刻并去除分离沟槽的内侧的替换导电层，以暴露在分离沟槽的侧壁处的第二牺牲层；以及
通过用金属代替第二牺牲层形成栅电极。
18.根据权利要求17所述的方法，其中：
以线图案或网格图案形成下布线沟槽；
沟道导电层包括覆盖沟道孔的侧壁的垂直沟道层和在垂直沟道层下方在水平方向上延伸的水平沟道层；
水平沟道层通过替换导电层电连接到第一导电层。
19.一种垂直非易失性存储器装置，所述垂直非易失性存储器装置包括：
基底；
多个垂直沟道；
栅电极和绝缘层的垂直堆叠件；
多个布线图案，位于基底与栅电极和绝缘层的垂直堆叠件之间，其中，垂直沟道连接到布线图案；
水平沟道，位于所述多个垂直沟道与所述多个布线图案之间；以及
导电层，将水平沟道连接到所述多个布线图案，
其中，
布线图案是在第一方向和与第一方向交叉的第二方向上延伸的网格图案，
布线图案的在第一方向上的间隔小于或等于在第二方向上的间隔。
20.根据权利要求19所述的垂直非易失性存储器装置，所述垂直非易失性存储器装置还包括：
栅极介电层，位于水平沟道与绝缘层之间，
其中，栅极介电层包括氧化物-氮化物-氧化物膜。
21.根据权利要求19所述的垂直非易失性存储器装置，其中：
每个布线图案具有第一宽度，
每个导电层具有与第一宽度不同的第二宽度。
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