KR20140025049A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 비휘발성 메모리 장치는, 기판 상의 파이프 접속 게이트 전극; 상기 파이프 접속 게이트 전극 내에 형성된 하나 이상의 파이프 채널층; 상기 파이프 채널층 각각과 연결되면서 상기 기판과 수직한 방향으로 연장되는 한 쌍의 메인 채널층; 상기 메인 채널층을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 셀 게이트 전극; 및 상기 파이프 접속 게이트 전극에 접하는 금속 실리사이드층을 포함할 수 있다. 본 기술에 따르면, 메모리막의 특성 열화 없이 파이프 접속 게이트 전극에 접하는 금속 실리사이드층을 형성함으로써 파이프 접속 게이트 전극의 전기 저항을 크게 감소시킬 수 있다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치, 예컨대 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
한편, 최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판으로부터 수직 방향으로 돌출된 채널층을 따라 복수의 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다. 구체적으로 보면, 이러한 3차원 구조의 비휘발성 메모리 장치는 크게 일자형 채널층을 갖는 구조와 U자형 채널층을 갖는 구조로 구분된다.
여기서, U자형 채널층을 갖는 구조의 경우 메모리 셀 스트링을 연결하기 위해 파이프 접속 트랜지스터가 이용된다. 그런데 파이프 접속 트랜지스터의 게이트 전극(이하, 파이프 접속 게이트 전극이라 한다.)은 일반적으로 폴리실리콘으로 형성되며, 이에 따라 전기 저항이 증가하는 문제가 있다. 특히, 후속 공정상 파이프 접속 게이트 전극의 전기 저항을 감소시키기 위해 그 높이를 증가시키는 데에는 한계가 있다.
본 발명의 일 실시예는, 파이프 접속 게이트 전극에 접하는 금속 실리사이드층에 의해 파이프 접속 게이트 전극의 전기 저항이 크게 감소된 비휘발성 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상의 파이프 접속 게이트 전극; 상기 파이프 접속 게이트 전극 내에 형성된 하나 이상의 파이프 채널층; 상기 파이프 채널층 각각과 연결되면서 상기 기판과 수직한 방향으로 연장되는 한 쌍의 메인 채널층; 상기 메인 채널층을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 셀 게이트 전극; 및 상기 파이프 접속 게이트 전극에 접하는 금속 실리사이드층을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 희생막 패턴을 갖는 게이트 전극용 도전층을 형성하는 단계; 상기 게이트 전극용 도전층을 완전히 관통하지 않는 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽에 스페이서를 형성하는 단계; 상기 트렌치 하부의 상기 게이트 전극용 도전층을 식각하여 파이프 접속 게이트 전극을 형성하는 단계; 및 상기 파이프 접속 게이트 전극에 접하는 금속 실리사이드층을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 메모리막의 특성 열화 없이 파이프 접속 게이트 전극에 접하는 금속 실리사이드층을 형성함으로써 파이프 접속 게이트 전극의 전기 저항을 크게 감소시킬 수 있다.
도 1 내지 도 19는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 내지 도 19는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 19는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이고, 도 1 내지 도 18은 도 19의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다.
도 1을 참조하면, 셀 영역(C) 및 주변 영역(P)을 갖는 기판(100) 상에 분리 절연막(105)을 형성한 후, 분리 절연막(105) 상에 제1 게이트 전극용 도전층(110)을 형성한다. 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 소정의 하부 구조물(미도시됨)을 포함할 수 있다. 또한, 분리 절연막(105)은 산화막 또는 질화막 계열의 물질로 형성할 수 있으며, 제1 게이트 전극용 도전층(110)은 금속과 반응하여 화합물을 형성할 수 있는 실리콘(Si)과 같은 반도체 물질을 포함하되, 예컨대 도핑된 폴리실리콘과 같은 도전 물질을 증착하여 형성할 수 있다.
이어서, 셀 영역(C)의 제1 게이트 전극용 도전층(110)을 선택적으로 식각하여 홈을 형성한 후, 이 홈에 매립되는 희생막 패턴(115)을 형성한다. 희생막 패턴(115)은 후속 공정에서 제거되어 후술하는 파이프 채널홀이 형성될 공간을 제공하는 역할을 하며, 후술하는 제2 게이트 전극용 도전층, 제1 물질막, 제2 물질막 및 제1 게이트 전극용 도전층(110)과 식각 선택비를 갖는 물질로 형성할 수 있다. 또한, 희생막 패턴(115)은 본 단면 방향의 장축과 본 단면과 교차하는 방향의 단축을 갖는 섬(Island) 모양을 가질 수 있으며, 기판(100)과 평행한 평면상에서 볼 때 복수개가 매트릭스(Matrix) 형태로 배열될 수 있다.
이어서, 제1 게이트 전극용 도전층(110) 및 희생막 패턴(115) 상에 제2 게이트 전극용 도전층(120)을 형성한다. 제2 게이트 전극용 도전층(120)은 도핑된 폴리실리콘과 같은 도전 물질을 증착하여 형성하되, 제1 게이트 전극용 도전층(110)과 같은 물질로 형성할 수 있다.
도 2를 참조하면, 제2 게이트 전극용 도전층(120) 상에 후술하는 파이프 접속 게이트 전극 및 주변 게이트 전극이 형성될 영역을 덮는 하드마스크 패턴(125)을 형성한 후, 이를 식각마스크로 희생막 패턴(115)을 제외한 제2 게이트 전극용 도전층(120) 및 제1 게이트 전극용 도전층(110) 일부를 식각하여 트렌치(T1)를 형성한다.
여기서, 하드마스크 패턴(125)은 산화막 또는 질화막 계열의 물질, 폴리실리콘, 비정질 탄소층(Amorphous Carbon Layer; ACL) 및 하부 반사 방지막(Bottom Anti-Reflective Coating; BARC)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다. 특히, 트렌치(T1)는 제1 게이트 전극용 도전층(110)을 완전히 관통하지 않는 깊이로 식각하되, 희생막 패턴(115)의 저면보다 깊게 식각하여 형성할 수 있다. 한편, 본 공정 결과 분리된 제2 게이트 전극용 도전층(120)을 제2 게이트 전극용 도전층 패턴(120A)이라 한다.
도 3을 참조하면, 트렌치(T1)가 형성된 기판(100) 전면에 스페이서용 물질막(130)을 형성한다. 스페이서용 물질막(130)은 셀 영역(C)의 트렌치(T1) 측벽에 후술하는 스페이서를 형성하기 위한 것으로서 산화막 또는 질화막 계열의 물질을 콘포멀(Conformal)하게 증착하여 형성할 수 있다.
도 4를 참조하면, 스페이서용 물질막(130) 상에 마스크층(135)을 형성한다. 마스크층(135)은 산화막 또는 질화막 계열의 물질, 폴리실리콘, 비정질 탄소층(ACL) 및 하부 반사 방지막(BARC)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다.
도 5를 참조하면, 셀 영역(C)의 마스크층(135)을 제거하여 주변 영역(P)을 덮는 마스크 패턴(135A)을 형성한다. 마스크 패턴(135A)은 소위 셀 오픈 마스크(Cell Open Mask)로서 후술하는 스페이서가 주변 영역(P)에는 형성되지 않도록 하기 위한 것이다.
도 6을 참조하면, 제1 게이트 전극용 도전층(110)이 노출되도록 스페이서용 물질막(130)을 전면 식각하여 셀 영역(C)의 트렌치(T1) 측벽에 스페이서(130A)를 형성한다. 이때, 주변 영역(P)의 스페이서용 물질막(130)은 마스크 패턴(135A)에 의해 보호되어 식각되지 않으며, 본 공정 결과 주변 영역(P)에 잔류하는 스페이서용 물질막(130)을 스페이서용 물질막 패턴(130B)이라 한다. 한편, 본 공정 후에 세정 공정 등을 추가로 수행하여 잔류하는 마스크 패턴(135A)을 제거할 수 있다.
도 7을 참조하면, 셀 영역(C)의 트렌치(T1) 하부의 제1 게이트 전극용 도전층(110)을 식각하여 제1 게이트 전극용 도전층 1차 패턴(110A)을 형성한다. 본 공정 결과, 셀 영역(C)의 제1 게이트 전극용 도전층 1차 패턴(110A) 및 제2 게이트 전극용 도전층 패턴(120A)으로 이루어진 파이프 접속 게이트 전극이 형성된다. 상기 파이프 접속 게이트 전극은 제1 및 제2 게이트 전극용 도전층(110, 120)이 블록(Block) 단위로 분리된 것으로서 희생막 패턴(115)을 에워싸는 형태를 가질 수 있다.
도 8을 참조하면, 상기 파이프 접속 게이트 전극을 포함하는 기판(100) 전면에 금속막(140)을 형성한다. 금속막(140)은 실리콘(Si)과 같은 반도체 물질과 반응하여 화합물을 형성할 수 있는 금속, 예컨대 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt) 및 팔라듐(Pd)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다. 한편, 금속막(140)은 원자층 증착(Atomic Layer Deposition; ALD) 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD) 방식으로 상기 금속을 콘포멀하게 증착하여 형성할 수 있다.
도 9를 참조하면, 금속막(140)이 형성된 기판(100)을 열처리한다. 이때, 상기 열처리 공정은 급속 열처리(Rapid Thermal Annealing; RTA) 또는 퍼니스(Furnace) 열처리 방식으로 수행될 수 있으며, 본 공정 결과 금속막(140)에 접하는 셀 영역(C)의 제1 게이트 전극용 도전층 1차 패턴(110A)이 금속막(140)과 반응하여 금속 실리사이드층(145)이 형성된다. 금속 실리사이드층(145)은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 티타늄 실리사이드(TiSix), 백금 실리사이드(PtSix), 팔라듐 실리사이드(PdSix) 등과 같은 금속 실리사이드(Silicide)를 포함할 수 있다.
여기서, 금속 실리사이드층(145)은 상기 파이프 접속 게이트 전극의 하측부에 형성될 수 있으며, 주변 영역(P)에는 금속막(140)이 스페이서용 물질막 패턴(130B)에 의해 제1 게이트 전극용 도전층 1차 패턴(110A) 및 제2 게이트 전극용 도전층 패턴(120A)과 분리되어 금속 실리사이드층(145)이 형성되지 않는다. 특히, 스페이서(130A)는 금속 실리사이드층(145)이 과도하게 형성되어 희생막 패턴(115)에 접하는 것을 방지하는 역할을 하며, 이로써 후술하는 메모리막의 특성이 열화되는 것을 방지할 수 있다.
도 10을 참조하면, 상기 열처리 공정에서 반응하지 않고 남은 금속막(140)을 제거하는 스트립(Strip) 공정을 수행한다. 이때, 잔류하는 금속을 제거하기 위해 황산(H2SO4)과 과산화수소(H2O2)의 혼합 용액, 즉 SPM(Sulfuric acid and hydro-Peroxide Mixture)을 사용할 수 있다. 한편, 상기 스트립 공정 후에 추가로 열처리 공정을 수행할 수 있다.
도 11을 참조하면, 스페이서(130A) 및 스페이서용 물질막 패턴(130B)을 제거한 후, 주변 영역(P)의 트렌치(T1) 하부의 제1 게이트 전극용 도전층 1차 패턴(110A)을 식각하여 제1 게이트 전극용 도전층 2차 패턴(110B)을 형성한다. 이때, 스페이서(130A) 및 스페이서용 물질막 패턴(130B)을 제거하기 위해 습식 식각 공정을 수행할 수 있으며, 본 공정 결과 주변 영역(P)의 제1 게이트 전극용 도전층 2차 패턴(110B) 및 제2 게이트 전극용 도전층 패턴(120A)으로 이루어진 주변 게이트 전극이 형성된다.
도 12를 참조하면, 하드마스크 패턴(125)을 제거한 후, 트렌치(T1) 내에 제1 매립 절연막(150)을 형성한다. 제1 매립 절연막(150)은 산화막 또는 질화막 계열의 물질을 트렌치(T1)를 매립하는 두께로 증착한 후, 제2 게이트 전극용 도전층 패턴(120A)의 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 13을 참조하면, 제2 게이트 전극용 도전층 패턴(120A) 및 제1 매립 절연막(150) 상에 복수의 제1 물질막(155) 및 복수의 제2 물질막(160)을 교대로 적층한다. 이하에서는 설명의 편의를 위하여 복수의 제1 물질막(155) 및 복수의 제2 물질막(160)이 교대로 적층된 구조물을 적층 구조물이라 하기로 한다. 한편, 적층 구조물의 최하부 및 최상부에는 제1 물질막(155)이 배치되도록 할 수 있으며, 본 단면도에는 9개의 제2 물질막(160)이 도시되어 있으나, 이는 예시에 불과하며 그 이상 또는 그 이하로도 형성할 수 있다.
본 실시예에서, 제1 물질막(155)은 층간 절연막이고, 제2 물질막(160)은 후속 공정에서 제거되어 후술하는 셀 게이트 전극이 형성될 공간을 제공하는 희생층일 수 있다. 이러한 경우, 제1 물질막(155)은 산화막 계열의 물질로, 제2 물질막(160)은 제1 물질막(155)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다.
그러나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 제1 물질막(155)이 층간 절연막이고, 제2 물질막(160)이 셀 게이트 전극용 도전층일 수 있다. 이러한 경우, 제1 물질막(155)은 산화막 계열의 물질로, 제2 물질막(160)은 폴리실리콘과 같은 도전 물질로 형성할 수 있다. 한편, 또 다른 실시예에서는 제1 물질막(155)이 층간 절연막이 형성될 공간을 제공하는 희생층이고, 제2 물질막(160)이 셀 게이트 전극용 도전층일 수 있다. 이러한 경우, 제1 물질막(155)은 도핑되지 않은 폴리실리콘으로, 제2 물질막(160)은 도핑된 폴리실리콘과 같은 도전 물질로 형성할 수 있다.
도 14를 참조하면, 적층 구조물 및 제2 게이트 전극용 도전층 패턴(120A)을 선택적으로 식각하여 희생막 패턴(115)을 노출시키는 한 쌍의 메인 채널홀(H1)을 형성한다. 메인 채널홀(H1)은 기판(100)과 평행한 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있으며, 희생막 패턴(115)마다 한 쌍씩 배치되도록 할 수 있다.
이어서, 한 쌍의 메인 채널홀(H1)에 의해 노출된 희생막 패턴(115)을 제거한다. 이때, 희생막 패턴(115)을 제거하기 위해 상기 파이프 접속 게이트 전극 및 적층 구조물과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다. 본 공정 결과, 희생막 패턴(115)이 제거된 공간에 한 쌍의 메인 채널홀(H1)을 연결시키는 파이프 채널홀(H2)이 형성된다.
도 15를 참조하면, 한 쌍의 메인 채널홀(H1) 및 파이프 채널홀(H2) 내벽을 따라 메모리막(165) 및 채널층(170)을 순차로 형성한다. 메모리막(165)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성할 수 있다.
여기서, 터널 절연막은 전하 터널링을 위한 것으로서 예컨대 산화막으로 이루어질 수 있고, 전하 트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서 예컨대 질화막으로 이루어질 수 있으며, 전하 차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서 예컨대 산화막으로 이루어질 수 있다. 즉, 메모리막(165)은 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다.
또한, 채널층(170)은 예컨대 폴리실리콘과 같은 반도체 물질을 증착하여 형성할 수 있으며, 메인 채널홀(H1) 내부의 메인 채널층과 파이프 채널홀(H2) 내부의 파이프 채널층으로 구분될 수 있다. 특히, 상기 메인 채널층은 메모리 셀 또는 선택 트랜지스터의 채널로, 상기 파이프 채널층은 파이프 접속 트랜지스터의 채널로 이용될 수 있다. 한편, 본 실시예에서는 채널층(170)이 메인 채널홀(H1) 및 파이프 채널홀(H2)을 완전히 매립하는 두께로 형성될 수 있으나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 채널층(170)이 메인 채널홀(H1) 및 파이프 채널홀(H2)을 완전히 매립하지 않는 얇은 두께로 형성될 수도 있다.
도 16을 참조하면, 메인 채널홀(H1) 양측의 적층 구조물을 선택적으로 식각하여 셀 영역(C)의 제1 물질막(155) 및 제2 물질막(160)을 라인(Line) 형태로 분리시키는 슬릿(T2)을 형성한다. 슬릿(T2)은 본 단면과 교차하는 방향으로 연장될 수 있으며, 복수개가 평행하게 배열될 수 있다. 한편, 본 공정 결과 제1 매립 절연막(150)의 일부가 식각될 수 있으며, 분리된 제1 물질막(155) 및 제2 물질막(160)을 각각 제1 물질막 패턴(155A) 및 제2 물질막 패턴(160A)이라 한다.
도 17을 참조하면, 슬릿(T2) 형성에 의해 노출된 셀 영역(C)의 제2 물질막 패턴(160A)을 제거한다. 이때, 제2 물질막 패턴(160A)을 제거하기 위해 제1 물질막 패턴(155A)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다.
도 18을 참조하면, 제2 물질막 패턴(160A)이 제거된 공간에 셀 게이트 전극(175)을 형성한다. 셀 게이트 전극(175)의 형성은 구체적으로 다음과 같은 과정에 의해 수행될 수 있다.
우선, 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 방식으로 도전 물질, 예컨대 금속 또는 금속 질화물을 콘포멀하게 증착하여 제2 물질막 패턴(160A)이 제거된 공간을 매립하는 두께로 셀 게이트 전극용 도전막(미도시됨)을 형성한다. 그 후에, 상기 셀 게이트 전극용 도전막을 제1 물질막 패턴(155A)의 측면이 드러날 때까지 식각하여 층별로 분리시키면 제1 물질막 패턴(155A)들 사이에 셀 게이트 전극(175)이 형성된다.
이어서, 슬릿(T2) 내에 제2 매립 절연막(180)을 형성한다. 제2 매립 절연막(180)은 산화막 또는 질화막 계열의 물질을 슬릿(T2)을 매립하는 두께로 증착한 후, 제1 물질막 패턴(155A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 19를 참조하면, 제2 매립 절연막(180)이 형성된 결과물 상에 제2 층간 절연막(185)을 형성한다. 제2 층간 절연막(185)은 산화막 또는 질화막 계열의 물질을 증착하여 형성할 수 있다.
이어서, 셀 영역(C)의 제2 층간 절연막(185)을 관통하여 채널층(170)에 접속되는 제1 콘택 플러그(190) 및 주변 영역(P)의 제2 층간 절연막(185), 적층 구조물, 제1 매립 절연막(150) 및 분리 절연막(105)을 관통하여 기판(100)의 접합 영역(미도시됨)에 접속되는 제2 콘택 플러그(195)를 형성한다. 제1 및 제2 콘택 플러그(190, 195)는 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물 등으로 형성할 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 19에 도시된 것과 같은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치가 제조될 수 있다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 셀 영역(C) 및 주변 영역(P)을 갖는 기판(100) 상의 분리 절연막(105), 셀 영역(C)의 분리 절연막(105) 상의 파이프 접속 게이트 전극, 상기 파이프 접속 게이트 전극 내에 형성된 하나 이상의 파이프 채널층 및 상기 파이프 채널층 각각과 연결되면서 기판(100)과 수직한 방향으로 연장되는 한 쌍의 메인 채널층으로 이루어진 채널층(170), 상기 메인 채널층을 따라 교대로 적층된 복수의 제1 물질막 패턴(155A) 및 복수의 셀 게이트 전극(175), 셀 게이트 전극(175) 및 상기 파이프 접속 게이트 전극과 채널층(170) 사이에 개재되는 메모리막(165), 상기 파이프 접속 게이트 전극에 접하는 금속 실리사이드층(145), 채널층(170)의 상단에 접속되는 제1 콘택 플러그(190), 주변 영역(P)의 분리 절연막(105) 상의 주변 게이트 전극, 및 상기 주변 게이트 전극 양측의 기판(100)에 접속되는 제2 콘택 플러그(195)를 포함할 수 있다.
여기서, 상기 파이프 접속 게이트 전극은 블록별로 분리된 셀 영역(C)의 제1 게이트 전극용 도전층 1차 패턴(110A) 및 제2 게이트 전극용 도전층 패턴(120A)으로 이루어질 수 있으며, 상기 주변 게이트 전극은 주변 영역(P)의 제1 게이트 전극용 도전층 2차 패턴(110B) 및 제2 게이트 전극용 도전층 패턴(120A)으로 이루어질 수 있다.
한편, 채널층(170)은 U자 형태를 가질 수 있으며, 메모리막(165)이 채널층(170)을 에워쌀 수 있다. 또한, 셀 게이트 전극(175)은 상기 메인 채널층의 측면을 둘러싸면서 본 단면과 교차하는 방향으로 연장될 수 있다. 특히, 상기 파이프 접속 게이트 전극의 하측부에 접하는 금속 실리사이드층(145)에 의해 상기 파이프 접속 게이트 전극의 전기 저항이 크게 감소하게 된다.
이상에서 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 메모리막의 특성 열화 없이 파이프 접속 게이트 전극에 접하는 금속 실리사이드층을 형성함으로써 파이프 접속 게이트 전극의 전기 저항을 크게 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 105 : 분리 절연막
110 : 제1 게이트 전극용 도전층 115 : 희생막 패턴
120 : 제2 게이트 전극용 도전층 125 : 하드마스크 패턴
130 : 스페이서용 물질막 135 : 마스크층
140 : 금속막 145 : 금속 실리사이드층
150 : 제1 매립 절연막 155 : 제1 물질막
160 : 제2 물질막 165 : 메모리막
170 : 채널층 175 : 셀 게이트 전극
180 : 제2 매립 절연막 185 : 제2 층간 절연막
190 : 제1 콘택 플러그 195 : 제2 콘택 플러그
C : 셀 영역 P : 주변 영역
H1 : 메인 채널홀 H2 : 파이프 채널홀
T1 : 트렌치 T2 : 슬릿

Claims (21)

  1. 기판 상의 파이프 접속 게이트 전극;
    상기 파이프 접속 게이트 전극 내에 형성된 하나 이상의 파이프 채널층;
    상기 파이프 채널층 각각과 연결되면서 상기 기판과 수직한 방향으로 연장되는 한 쌍의 메인 채널층;
    상기 메인 채널층을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 셀 게이트 전극; 및
    상기 파이프 접속 게이트 전극에 접하는 금속 실리사이드층을 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 금속 실리사이드층은, 상기 파이프 접속 게이트 전극의 하측부에 접하는
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 파이프 접속 게이트 전극은, 블록별로 분리된
    비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 파이프 접속 게이트 전극은, 상기 파이프 채널층의 하면 및 측면에 접하는 제1 게이트 전극용 도전층 및 상기 파이프 채널층의 상면에 접하는 제2 게이트 전극용 도전층으로 이루어지는
    비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 파이프 채널층과 상기 파이프 접속 게이트 전극 사이에 개재되는 절연막을 더 포함하는
    비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 메인 채널층과 상기 셀 게이트 전극 사이에 개재되는 메모리막을 더 포함하는
    비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 기판과 상기 파이프 접속 게이트 전극 사이에 개재되는 분리 절연막을 더 포함하는
    비휘발성 메모리 장치.
  8. 기판 상에 희생막 패턴을 갖는 게이트 전극용 도전층을 형성하는 단계;
    상기 게이트 전극용 도전층을 완전히 관통하지 않는 깊이로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 스페이서를 형성하는 단계;
    상기 트렌치 하부의 상기 게이트 전극용 도전층을 식각하여 파이프 접속 게이트 전극을 형성하는 단계; 및
    상기 파이프 접속 게이트 전극에 접하는 금속 실리사이드층을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 게이트 전극용 도전층 형성 단계는,
    상기 기판 상에 제1 게이트 전극용 도전층을 형성하는 단계;
    상기 제1 게이트 전극용 도전층을 선택적으로 식각하여 홈을 형성하는 단계; 및
    상기 홈 내에 상기 희생막 패턴을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 희생막 패턴 형성 단계 후에,
    상기 제1 게이트 전극용 도전층 및 상기 희생막 패턴 상에 제2 게이트 전극용 도전층을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  11. 제8 항에 있어서,
    상기 파이프 접속 게이트 전극은, 상기 게이트 전극용 도전층을 블록 단위로 분리하여 형성하는
    비휘발성 메모리 장치의 제조 방법.
  12. 제8 항에 있어서,
    상기 금속 실리사이드층 형성 단계는,
    상기 파이프 접속 게이트 전극의 측면에 금속막을 형성하는 단계; 및
    상기 금속막이 형성된 상기 기판을 열처리하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 열처리 단계 후에,
    반응하지 않고 남은 상기 금속막을 제거하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  14. 제8 항에 있어서,
    상기 희생막 패턴은, 상기 게이트 전극용 도전층과 식각 선택비를 갖는 물질로 형성하는
    비휘발성 메모리 장치의 제조 방법.
  15. 제8 항에 있어서,
    상기 기판은, 셀 영역 및 주변 영역을 포함하고,
    상기 금속 실리사이드층 형성 단계 후에,
    상기 주변 영역의 상기 게이트 전극용 도전층을 선택적으로 식각하여 주변 게이트 전극을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 주변 게이트 전극 상에는 상기 금속 실리사이드층이 형성되지 않도록 하는
    비휘발성 메모리 장치의 제조 방법.
  17. 제8 항에 있어서,
    상기 금속 실리사이드층 형성 단계 후에,
    상기 파이프 접속 게이트 전극이 형성된 상기 기판 상에 복수의 제1 물질막 및 복수의 제2 물질막을 교대로 적층하는 단계;
    상기 제1 물질막 및 상기 제2 물질막을 선택적으로 식각하여 상기 희생막 패턴을 노출시키는 한 쌍의 메인 채널홀을 형성하는 단계;
    상기 희생막 패턴을 제거하여 상기 한 쌍의 메인 채널홀을 연결하는 파이프 채널홀을 형성하는 단계; 및
    상기 한 쌍의 메인 채널홀 및 상기 파이프 채널홀 내에 채널층을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 물질막은, 층간 절연막이고,
    상기 제2 물질막은, 희생층인
    비휘발성 메모리 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 파이프 채널홀 형성 단계 후에,
    상기 한 쌍의 메인 채널홀 및 상기 파이프 채널홀 내벽을 따라 메모리막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  20. 제17 항에 있어서,
    상기 제2 물질막은, 상기 제1 물질막과 식각 선택비를 갖는 물질로 형성하는
    비휘발성 메모리 장치의 제조 방법.
  21. 제17 항에 있어서,
    상기 채널층 형성 단계 후에,
    상기 메인 채널홀 양측의 상기 복수의 제2 물질막을 관통하는 깊이의 슬릿을 형성하는 단계;
    상기 슬릿에 의해 노출된 상기 제2 물질막을 제거하는 단계; 및
    상기 제2 물질막이 제거된 공간에 셀 게이트 전극을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
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