KR20130077450A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 비휘발성 메모리 장치는, 복수의 층간 절연막 및 복수의 게이트 전극이 교대로 적층된 게이트 구조물; 상기 게이트 구조물 하부의 패스 게이트 전극; 상기 패스 게이트 전극 내에 위치하는 서브 채널홀; 상기 게이트 구조물을 관통하여 상기 서브 채널홀과 연결되는 한 쌍의 메인 채널홀; 상기 한 쌍의 메인 채널홀 및 상기 서브 채널홀 내벽을 따라 형성된 채널층; 및 상기 서브 채널홀 내부의 상기 채널층과 접하는 금속성 물질막을 포함할 수 있다. 본 기술에 따르면, 패스 트랜지스터의 채널층과 접하는 금속성 물질막을 형성함으로써 패스 트랜지스터의 채널 저항을 감소시켜 메모리 셀 구동 전류를 안정적으로 확보할 수 있다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
한편, 최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판으로부터 수직 방향으로 돌출된 채널층을 따라 복수의 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다. 구체적으로 보면, 이러한 3차원 구조의 비휘발성 메모리 장치는 크게 일자형 채널층을 갖는 구조와 U자형 채널층을 갖는 구조로 구분된다.
종래의 일자형 채널층을 갖는 구조의 경우 제조 공정이 상대적으로 단순하고 용이하지만, 실리콘 기판에 불순물을 주입하여 소스 라인을 형성하므로 후속 열처리 공정 등에 의해 도핑 프로파일(Doping Profile)이 변화하여 소스 저항이 증가하는 문제가 있다. 한편, 금속 등의 도전 물질로 소스 라인을 형성하여 저항을 감소시키는 방법이 제안된 바 있으나, 채널층 하부 소스 영역의 도핑 프로파일을 조절하는 것이 어렵다는 문제를 안고 있다.
한편, U자형 채널층을 갖는 구조의 경우 상기 문제점을 해결할 수는 있으나, 패스 트랜지스터의 게이트 전극이 길게 형성되므로 채널 저항이 커지게 된다. 이에 따라 패스 트랜지스터의 문턱 전압이 증가하고, 메모리 셀 구동 전류는 감소하는 문제가 있다.
본 발명의 일 실시예는, 패스 트랜지스터의 채널층과 접하는 금속성 물질막을 형성함으로써 패스 트랜지스터의 채널 저항을 감소시켜 메모리 셀 구동 전류를 안정적으로 확보할 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 복수의 층간 절연막 및 복수의 게이트 전극이 교대로 적층된 게이트 구조물; 상기 게이트 구조물 하부의 패스 게이트 전극; 상기 패스 게이트 전극 내에 위치하는 서브 채널홀; 상기 게이트 구조물을 관통하여 상기 서브 채널홀과 연결되는 한 쌍의 메인 채널홀; 상기 한 쌍의 메인 채널홀 및 상기 서브 채널홀 내벽을 따라 형성된 채널층; 및 상기 서브 채널홀 내부의 상기 채널층과 접하는 금속성 물질막을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 희생막을 포함하는 패스 게이트 전극을 형성하는 단계; 상기 패스 게이트 전극 상에 복수의 제1 물질층 및 복수의 제2 물질층을 교대로 적층하는 단계; 상기 제1 물질층 및 상기 제2 물질층을 선택적으로 식각하여 상기 희생막을 노출시키는 한 쌍의 메인 채널홀을 형성하는 단계; 상기 희생막을 제거하여 상기 한 쌍의 메인 채널홀을 연결시키는 서브 채널홀을 형성하는 단계; 상기 한 쌍의 메인 채널홀 및 상기 서브 채널홀 내벽에 채널층을 형성하는 단계; 및 상기 서브 채널홀 내에 금속성 물질막을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 패스 트랜지스터의 채널층과 접하는 금속성 물질막을 형성함으로써 패스 트랜지스터의 채널 저항을 감소시켜 메모리 셀 구동 전류를 안정적으로 확보할 수 있다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3g는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4a는 종래 기술에 따른 비휘발성 메모리 장치의 전류-전압 특성을 나타내는 그래프이다.
도 4b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 전류-전압 특성을 나타내는 그래프이다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3g는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4a는 종래 기술에 따른 비휘발성 메모리 장치의 전류-전압 특성을 나타내는 그래프이다.
도 4b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 전류-전압 특성을 나타내는 그래프이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 1f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이고, 도 1a 내지 도 1e는 도 1f의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다.
도 1a를 참조하면, 기판(100) 상에 제1 패스 게이트 전극층(110)을 형성한다.
여기서, 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 소정의 하부 구조물(미도시됨)을 포함할 수 있다. 또한, 제1 패스 게이트 전극층(110)은 도전 물질, 예컨대 도핑된 폴리실리콘 또는 금속 등으로 형성할 수 있다.
이어서, 제1 패스 게이트 전극층(110)을 선택적으로 식각하여 홈을 형성한 후, 이 홈을 희생 절연막(120)으로 매립한다.
여기서, 희생 절연막(120)은 후속 공정에서 제거되어 후술하는 서브 채널홀이 형성될 공간을 제공하는 역할을 하며, 후술하는 제2 패스 게이트 전극층, 층간 절연막, 게이트 전극용 도전층 및 제1 패스 게이트 전극층(110)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다. 또한, 희생 절연막(120)은 평면상에서 볼 때 매트릭스(Matrix) 형태로 배열되며, 본 단면 방향의 장축과 본 단면과 교차하는 방향의 단축을 갖는 섬(Island) 모양을 가질 수 있다.
이어서, 제1 패스 게이트 전극층(110) 및 희생 절연막(120) 상에 제2 패스 게이트 전극층(130)을 형성한다.
여기서, 제2 패스 게이트 전극층(130)은 도전 물질, 예컨대 도핑된 폴리실리콘 또는 금속 등으로 형성할 수 있다. 한편, 제1 및 제2 패스 게이트 전극층(110, 130)은 패스 트랜지스터의 게이트 전극으로서 희생 절연막(120)을 둘러싸는 형태를 가질 수 있다.
도 1b를 참조하면, 제2 패스 게이트 전극층(130) 상에 복수의 층간 절연막(140) 및 복수의 게이트 전극용 도전층(150)을 교대로 적층한다. 이하에서는 설명의 편의를 위하여 복수의 층간 절연막(140) 및 복수의 게이트 전극용 도전층(150)이 교대로 적층된 구조물을 게이트 구조물이라 하기로 한다.
여기서, 게이트 구조물의 최하부 및 최상부에는 층간 절연막(140)이 배치되도록 할 수 있으며, 층간 절연막(140)은 산화막 계열의 물질로 형성할 수 있다. 또한, 게이트 전극용 도전층(150)은 메모리 셀 또는 선택 트랜지스터의 게이트 전극을 형성하기 위한 것으로서 도전 물질, 예컨대 도핑된 폴리실리콘 또는 금속 등으로 형성할 수 있다. 한편, 본 단면도에는 4개의 게이트 전극용 도전층(150)이 도시되어 있으나, 이는 예시에 불과하며 그 이상 또는 그 이하로도 형성할 수 있다.
도 1c를 참조하면, 게이트 구조물 및 제2 패스 게이트 전극층(130)을 선택적으로 식각하여 희생 절연막(120)을 노출시키는 한 쌍의 메인 채널홀(H1)을 형성한다. 메인 채널홀(H1)은 후술하는 채널층을 형성하기 위한 공간으로서 희생 절연막(120)마다 한 쌍씩 배치되도록 할 수 있다.
이어서, 한 쌍의 메인 채널홀(H1)에 의해 노출된 희생 절연막(120)을 제거한다. 이때, 희생 절연막(120)을 제거하기 위해 제1 및 제2 패스 게이트 전극층(110, 130) 및 게이트 구조물과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다. 본 공정 결과, 희생 절연막(120)이 제거된 공간에 한 쌍의 메인 채널홀(H1)을 연결시키는 서브 채널홀(H2)이 형성된다.
도 1d를 참조하면, 한 쌍의 메인 채널홀(H1) 및 서브 채널홀(H2) 내벽을 따라 메모리막(160) 및 채널층(170)을 순차로 형성한다.
여기서, 메모리막(160)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성할 수 있다. 이때, 터널 절연막은 전하 터널링을 위한 것으로서 예컨대 산화막으로 이루어질 수 있고, 전하 트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서 예컨대 질화막으로 이루어질 수 있으며, 전하 차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서 예컨대 산화막으로 이루어질 수 있다. 즉, 메모리막(160)은 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다. 또한, 채널층(170)은 메모리 셀 또는 선택 트랜지스터의 채널로 이용되는 부분과 패스 트랜지스터의 채널로 이용되는 부분을 포함할 수 있으며, 예컨대 폴리실리콘과 같은 반도체 물질로 형성할 수 있다.
이어서, 채널층(170)이 형성된 한 쌍의 메인 채널홀(H1) 및 서브 채널홀(H2)에 금속성 물질막(180)을 매립한다. 금속성 물질막(180)은 금속성 물질, 예컨대 금속, 금속 질화물 또는 금속 실리사이드(Silicide) 등으로 형성할 수 있다.
도 1e를 참조하면, 메인 채널홀(H1) 내부의 금속성 물질막(180)을 제거한다. 이때, 금속성 물질막(180)을 제거하기 위해 딥아웃(Dip-out) 방식의 습식 식각 공정을 수행할 수 있으며, 식각 시간을 조절하여 서브 채널홀(H2) 내부의 금속성 물질막(180)은 제거되지 않도록 한다. 본 공정 결과, 서브 채널홀(H2) 내부에 잔류하는 금속성 물질막(180)을 금속성 물질막 패턴(180A)이라 한다.
여기서, 패스 트랜지스터의 채널, 즉 서브 채널홀(H2) 내부의 채널층(170)과 접하는 금속성 물질막 패턴(180A)에 의해 패스 트랜지스터의 채널 저항이 낮아지며, 이에 따라 메모리 셀에 흐르는 전류가 증가하게 된다.
이어서, 메인 채널홀(H1)을 제1 절연막(190)으로 매립한다. 제1 절연막(190)은 산화막 또는 질화막 계열의 물질로 형성할 수 있다.
도 1f를 참조하면, 메인 채널홀(H1) 양측의 게이트 구조물을 선택적으로 식각하여 게이트 구조물을 분리시키는 트렌치(T)를 형성한다. 트렌치(T)는 본 단면과 교차하는 방향으로 연장되는 슬릿(Slit) 형태를 가질 수 있으며, 복수개가 평행하게 배열될 수 있다. 본 공정 결과, 메인 채널홀(H1)을 둘러싸면서 본 단면과 교차하는 방향으로 연장되는 게이트 전극(150A)이 형성되며, 잔류하는 층간 절연막(140)을 층간 절연막 패턴(140A)이라 한다.
이어서, 트렌치(T)를 제2 절연막(200)으로 매립한다. 제2 절연막(200)은 산화막 또는 질화막 계열의 물질로 형성할 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 1f에 도시된 것과 같은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치가 제조될 수 있다.
도 1f를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는, 복수의 층간 절연막 패턴(140A) 및 복수의 게이트 전극(150A)이 교대로 적층된 게이트 구조물, 게이트 구조물 하부의 패스 게이트 전극, 패스 게이트 전극 내에 위치하는 서브 채널홀(H2), 게이트 구조물을 관통하여 서브 채널홀(H2)과 연결되는 한 쌍의 메인 채널홀(H1), 한 쌍의 메인 채널홀(H1) 및 서브 채널홀(H2) 내벽을 따라 형성된 채널층(170), 서브 채널홀(H2) 내부의 채널층(170)과 접하는 금속성 물질막 패턴(180A), 및 채널층(170)과 게이트 전극(150A) 사이에 개재되는 메모리막(160)을 포함할 수 있다.
패스 게이트 전극은 패스 트랜지스터의 게이트 전극으로서 제1 및 제2 패스 게이트 전극층(110, 130)으로 이루어진다.
금속성 물질막 패턴(180A)은 금속성 물질, 예컨대 금속, 금속 질화물 또는 금속 실리사이드 등을 포함할 수 있으며, 서브 채널홀(H2)을 완전히 매립할 수도 있다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제1 실시예와 동일하게 도 1a 내지 도 1d의 공정을 수행한 후, 도 2a 및 도 2b의 공정을 수행한다.
도 2a를 참조하면, 서브 채널홀(H2) 내벽을 제외한 나머지 부분에 형성된 금속성 물질막(180)을 제거한다. 이때, 금속성 물질막(180)을 제거하기 위해 딥아웃 방식의 습식 식각 공정을 수행할 수 있으며, 식각 시간을 조절하여 제1 실시예와 달리 메인 채널홀(H1) 내부의 금속성 물질막(180) 뿐만 아니라 서브 채널홀(H2) 내부의 금속성 물질막(180)도 일부 제거되도록 한다. 본 공정 결과, 서브 채널홀(H2) 내벽에 잔류하는 금속성 물질막(180)을 금속성 물질막 패턴(180A)이라 한다.
이어서, 메인 채널홀(H1) 및 서브 채널홀(H2)을 제1 절연막(190)으로 매립한다. 제1 절연막(190)은 산화막 또는 질화막 계열의 물질로 형성할 수 있다.
도 2b를 참조하면, 메인 채널홀(H1) 양측의 게이트 구조물을 선택적으로 식각하여 게이트 구조물을 분리시키는 트렌치(T)를 형성한다. 본 공정 결과, 메인 채널홀(H1)을 둘러싸면서 본 단면과 교차하는 방향으로 연장되는 게이트 전극(150A)이 형성되며, 잔류하는 층간 절연막(140)을 층간 절연막 패턴(140A)이라 한다.
이어서, 트렌치(T)를 제2 절연막(200)으로 매립한다. 제2 절연막(200)은 산화막 또는 질화막 계열의 물질로 형성할 수 있다.
이상의 제2 실시예에서는 금속성 물질막 패턴(180A)이 서브 채널홀(H2)을 완전히 매립하지 않는 얇은 두께로 형성된다는 점에서 제1 실시예와 차이가 있다.
도 3a 내지 도 3g는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 3a를 참조하면, 기판(100) 상에 제1 패스 게이트 전극층(110)을 형성한다. 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 제1 패스 게이트 전극층(110)은 도전 물질, 예컨대 도핑된 폴리실리콘 또는 금속 등으로 형성할 수 있다.
이어서, 제1 패스 게이트 전극층(110)을 선택적으로 식각하여 홈을 형성한 후, 이 홈을 희생 금속성 물질막(210)으로 매립한다. 희생 금속성 물질막(210)은 금속성 물질, 예컨대 금속, 금속 질화물 또는 금속 실리사이드 등으로 형성할 수 있으며, 평면상에서 볼 때 매트릭스 형태로 배열되는 섬 모양을 가질 수 있다.
이어서, 제1 패스 게이트 전극층(110) 및 희생 금속성 물질막(210) 상에 제2 패스 게이트 전극층(130)을 형성한다. 제2 패스 게이트 전극층(130)은 도전 물질, 예컨대 도핑된 폴리실리콘 또는 금속 등으로 형성할 수 있다. 한편, 제1 및 제2 패스 게이트 전극층(110, 130)은 패스 트랜지스터의 게이트 전극으로서 희생 금속성 물질막(210)을 둘러싸는 형태를 가질 수 있다.
도 3b를 참조하면, 제2 패스 게이트 전극층(130) 상에 복수의 층간 절연막(140) 및 복수의 희생층(220)을 교대로 적층한다.
여기서, 층간 절연막(140)은 산화막 계열의 물질로 형성할 수 있으며, 희생층(220)은 후속 공정에서 제거되어 후술하는 게이트 전극이 형성될 공간을 제공하는 층으로서 층간 절연막(140)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다.
도 3c를 참조하면, 희생층(220), 층간 절연막(140) 및 제2 패스 게이트 전극층(130)을 선택적으로 식각하여 희생 금속성 물질막(210)을 노출시키는 한 쌍의 메인 채널홀(H1)을 형성한다.
이어서, 한 쌍의 메인 채널홀(H1)에 의해 노출된 희생 금속성 물질막(210)을 일부 제거한다. 이때, 희생 금속성 물질막(210)을 일부 제거하기 위해 딥아웃 방식의 습식 식각 공정을 수행할 수 있으며, 식각 시간을 조절하여 제1 및 제2 패스 게이트 전극층(110, 130) 내벽에 형성된 희생 금속성 물질막(210)은 제거되지 않도록 한다. 본 공정 결과, 희생 금속성 물질막(210) 일부가 제거된 공간에 한 쌍의 메인 채널홀(H1)을 연결시키는 서브 채널홀(H2)이 형성되며, 잔류하는 희생 금속성 물질막(210)을 희생 금속성 물질막 패턴(210A)이라 한다.
도 3d를 참조하면, 한 쌍의 메인 채널홀(H1) 및 서브 채널홀(H2) 내벽을 따라 채널층(170)을 형성한다. 채널층(170)은 메모리 셀 또는 선택 트랜지스터의 채널로 이용되는 부분과 패스 트랜지스터의 채널로 이용되는 부분을 포함할 수 있으며, 예컨대 폴리실리콘과 같은 반도체 물질로 형성할 수 있다.
이어서, 채널층(170)이 형성된 한 쌍의 메인 채널홀(H1) 및 서브 채널홀(H2)에 제1 절연막(190)을 매립한다. 제1 절연막(190)은 산화막 계열의 물질로 형성할 수 있다.
도 3e를 참조하면, 메인 채널홀(H1) 양측의 층간 절연막(140) 및 희생층(220)을 선택적으로 식각하여 층간 절연막(140) 및 희생층(220)을 분리시키는 트렌치(T)를 형성한다. 트렌치(T)는 본 단면과 교차하는 방향으로 연장되는 슬릿 형태로 복수개가 평행하게 배열될 수 있으며, 잔류하는 층간 절연막(140)을 층간 절연막 패턴(140A)이라 한다.
이어서, 트렌치(T)에 의해 노출된 희생층(220)을 제거한다. 이때, 희생층(220)을 제거하기 위해 층간 절연막 패턴(140A)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다.
도 3f를 참조하면, 트렌치(T)를 통해 희생층(220)이 제거된 공간 내벽을 따라 메모리막(230)을 형성한다. 메모리막(230)은 터널 절연막, 전하 트랩막 및 전하 차단막을 순차적으로 증착하여 형성할 수 있으며, ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다.
이어서, 희생층(220)이 제거된 공간을 매립하도록 메모리막(230) 상에 게이트 전극용 도전막(240)을 형성한다. 게이트 전극용 도전막(240)은 도전 물질, 예컨대 금속, 금속 질화물 또는 도핑된 폴리실리콘 등을 증착하여 형성할 수 있다.
도 3g를 참조하면, 트렌치(T) 내의 메모리막(230) 및 게이트 전극용 도전막(240)을 층간 절연막 패턴(140A) 측면이 드러날 때까지 식각하여 메모리막(230) 및 게이트 전극용 도전막(240)을 트렌치(T)를 중심으로 분리시킨다. 본 공정 결과, 층간 절연막 패턴(140A) 사이에 게이트 전극(240A)이 형성되며, 잔류하는 메모리막(230)을 메모리막 패턴(230A)이라 한다.
이어서, 트렌치(T)를 제2 절연막(200)으로 매립한다. 제2 절연막(200)은 산화막 또는 질화막 계열의 물질로 형성할 수 있다.
도 4a는 종래 기술에 따른 비휘발성 메모리 장치의 전류-전압 특성을 나타내는 그래프이고, 도 4b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 전류-전압 특성을 나타내는 그래프이다.
도 4a 및 도 4b를 참조하면, ①은 메모리 셀 트랜지스터, ②는 선택 트랜지스터, ③은 패스 트랜지스터의 게이트 전압(V)에 따른 비트라인 전류(A)를 나타낸다.
여기서, 종래 기술에 따른 비휘발성 메모리 장치의 경우 패스 트랜지스터의 문턱 전압 증가 및 이에 따른 메모리 셀 및 선택 트랜지스터의 구동 전류 감소가 나타난다. 그러나 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 경우 패스 트랜지스터를 턴온(Turn On) 상태로 유지시킬 수 있으며, 이에 따라 메모리 셀 및 선택 트랜지스터는 안정적인 전류-전압 특성을 보여준다.
이상에서 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 패스 트랜지스터의 채널층과 접하는 금속성 물질막을 형성함으로써 패스 트랜지스터의 채널 저항을 감소시켜 메모리 셀 구동 전류를 안정적으로 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 110 : 제1 패스 게이트 전극층
120 : 희생 절연막 130 : 제2 패스 게이트 전극층
140A : 층간 절연막 패턴 150A : 게이트 전극
160 : 메모리막 170 : 채널층
180A : 금속성 물질막 패턴 190 : 제1 절연막
200 : 제2 절연막 210A : 희생 금속성 물질막 패턴
220 : 희생층 230A : 메모리막 패턴
240A : 게이트 전극 H1 : 메인 채널홀
H2 : 서브 채널홀 T : 트렌치
120 : 희생 절연막 130 : 제2 패스 게이트 전극층
140A : 층간 절연막 패턴 150A : 게이트 전극
160 : 메모리막 170 : 채널층
180A : 금속성 물질막 패턴 190 : 제1 절연막
200 : 제2 절연막 210A : 희생 금속성 물질막 패턴
220 : 희생층 230A : 메모리막 패턴
240A : 게이트 전극 H1 : 메인 채널홀
H2 : 서브 채널홀 T : 트렌치
Claims (15)
- 복수의 층간 절연막 및 복수의 게이트 전극이 교대로 적층된 게이트 구조물;
상기 게이트 구조물 하부의 패스 게이트 전극;
상기 패스 게이트 전극 내에 위치하는 서브 채널홀;
상기 게이트 구조물을 관통하여 상기 서브 채널홀과 연결되는 한 쌍의 메인 채널홀;
상기 한 쌍의 메인 채널홀 및 상기 서브 채널홀 내벽을 따라 형성된 채널층; 및
상기 서브 채널홀 내부의 상기 채널층과 접하는 금속성 물질막을 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 금속성 물질막은, 금속, 금속 질화물 및 금속 실리사이드로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 금속성 물질막은, 상기 서브 채널홀을 완전히 매립하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 채널층과 상기 게이트 전극 사이에 개재되는 메모리막을 더 포함하는
비휘발성 메모리 장치.
- 기판 상에 희생막을 포함하는 패스 게이트 전극을 형성하는 단계;
상기 패스 게이트 전극 상에 복수의 제1 물질층 및 복수의 제2 물질층을 교대로 적층하는 단계;
상기 제1 물질층 및 상기 제2 물질층을 선택적으로 식각하여 상기 희생막을 노출시키는 한 쌍의 메인 채널홀을 형성하는 단계;
상기 희생막을 제거하여 상기 한 쌍의 메인 채널홀을 연결시키는 서브 채널홀을 형성하는 단계;
상기 한 쌍의 메인 채널홀 및 상기 서브 채널홀 내벽에 채널층을 형성하는 단계; 및
상기 서브 채널홀 내에 금속성 물질막을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법. - 제5 항에 있어서,
상기 제1 물질층은, 층간 절연막이고,
상기 제2 물질층은, 도전층인
비휘발성 메모리 장치의 제조 방법.
- 제5 항에 있어서,
상기 제1 물질층은, 층간 절연막이고,
상기 제2 물질층은, 희생층인
비휘발성 메모리 장치의 제조 방법.
- 제5 항에 있어서,
상기 희생막은, 금속성 물질로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제5 항에 있어서,
상기 금속성 물질막은, 금속, 금속 질화물 및 금속 실리사이드로 이루어진 군으로부터 선택된 어느 하나 이상으로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제5 항에 있어서,
상기 금속성 물질막 형성 단계 후에,
상기 서브 채널홀 내벽을 제외한 나머지 부분에 형성된 상기 금속성 물질막을 제거하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제5 항에 있어서,
상기 서브 채널홀 형성 단계 후에,
상기 채널층과 상기 게이트 전극 사이에 개재되는 메모리막을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제5 항에 있어서,
상기 패스 게이트 전극 형성 단계는,
상기 기판 상에 제1 패스 게이트 전극층을 형성하는 단계;
상기 제1 패스 게이트 전극층을 선택적으로 식각하여 홈을 형성하는 단계; 및
상기 홈 내에 상기 희생막을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제7 항에 있어서,
상기 희생층은, 상기 층간 절연막과 식각 선택비를 갖는 물질로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제7 항에 있어서,
상기 채널층 형성 단계 후에,
상기 메인 채널홀 양측의 상기 층간 절연막 및 상기 희생층을 관통하는 트렌치를 형성하는 단계;
상기 트렌치에 의해 노출된 상기 희생층을 제거하는 단계; 및
상기 희생층이 제거된 공간에 게이트 전극을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제12 항에 있어서,
상기 희생막 형성 단계 후에,
상기 제1 패스 게이트 전극층 및 상기 희생막 상에 제2 패스 게이트 전극층을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (13)
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| US8778762B2 (en) * | 2012-12-07 | 2014-07-15 | Micron Technology, Inc. | Methods of forming vertically-stacked structures, and methods of forming vertically-stacked memory cells |
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Family Cites Families (10)
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|---|---|---|---|---|
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-
2012
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9130053B2 (en) | 2012-08-21 | 2015-09-08 | SK Hynix Inc. | Nonvolatile memory device and method of fabricating the same |
| US9136394B2 (en) | 2012-08-21 | 2015-09-15 | SK Hynix Inc. | Nonvolatile memory device and method for fabricating the same |
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