JP2011023687A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】半導体ピラーどうしを接続する接続部における消去時の逆電子注入を抑制し、誤動作を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】第１方向に交互に積層された複数の電極膜ＷＬ及び電極間絶縁膜１４を有する積層構造体ＭＬ、積層構造体を第１方向に貫通する半導体ピラー（ＳＰ１、ＳＰ２）、半導体ピラーどうしを接続する接続部半導体層ＣＰ、接続部半導体層に対向する接続部導電層ＢＧ、記憶層４８、内側絶縁膜４２並びに外側絶縁膜４３を備える。記憶層は電極膜と半導体ピラーとの間及び接続部導電層と接続部半導体層との間に設けられ、内側絶縁膜は記憶層と半導体ピラーとの間及び記憶層と接続部半導体層との間に設けられ、外側絶縁膜は、電極膜と記憶層との間及び記憶層と接続部導電層との間に設けられる。接続部導電層の外側絶縁膜に対向する面の少なくとも一部は、凹状曲面である。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置（メモリ）の記憶容量の増加のために、一括加工型３次元積層メモリセルが提案されている（例えば、特許文献１参照）。この方法によれば積層数によらず、積層メモリを一括して形成することが可能なため、コストの増加を抑えることが可能となる。
この一括加工型３次元積層メモリにおいては、絶縁膜と電極膜（ワード線となる）とを交互に積層させて積層体を形成し、この積層体に貫通ホールを一括して形成する。そして、貫通ホールの側面上に電荷蓄積層（記憶層）を形成し、貫通ホールの内部にシリコンを埋め込み、シリコンピラーを形成する。電荷蓄積層とシリコンピラーとの間にはトンネル絶縁膜が設けられ、電荷蓄積層と電極膜との間にはブロック絶縁膜が設けられる。これにより、各電極膜とシリコンピラーとの交差部分に例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタからなるメモリセルが形成される。
さらに、シリコン基板の側に設けられた接続部によって２つの貫通ホールを繋ぐことにより、Ｕ字形状のシリコンピラーを形成することもできる。すなわち、Ｕ字形状の貫通ホールを形成し、その側壁に、ブロック絶縁膜、電荷蓄積層及びトンネル絶縁膜を形成し、残余の空間にシリコンを埋め込むことにより、Ｕ字構造のシリコンピラーからなるメモリストリングが形成される。
特開２００７−２６６１４３号公報
本発明は、半導体ピラーどうしを接続する接続部における消去時の逆電子注入を抑制し、誤動作を抑制した不揮発性半導体記憶装置を提供する。
本発明の一態様によれば、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、前記第１方向に対して垂直な第２方向において前記第１半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第２半導体ピラーと、前記第１半導体ピラーと前記第２半導体ピラーとを前記第１方向における同じ側で電気的に接続し、前記第２方向に延在する接続部半導体層と、前記接続部半導体層に対向して設けられた接続部導電層と、
前記電極膜のそれぞれと前記第１及び第２半導体ピラーとの間、並びに、前記接続部導電層と前記接続部半導体層との間、に設けられた記憶層と、前記記憶層と前記第１及び第２半導体ピラーとの間、並びに、前記記憶層と前記接続部半導体層との間、に設けられた内側絶縁膜と、前記電極膜のそれぞれと前記記憶層との間、並びに、前記記憶層と前記接続部導電層との間、に設けられた外側絶縁膜と、を備え、前記接続部導電層の前記外側絶縁膜に対向する面の少なくとも一部は、前記外側絶縁膜の側が凹状の曲面であることを特徴とする不揮発性半導体記憶装置が提供される。
本発明の他の一態様によれば、メモリ部と、制御部と、を備え、前記メモリ部は、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、前記第１方向に対して垂直な第２方向において前記第１半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第２半導体ピラーと、前記第１半導体ピラーと前記第２半導体ピラーとを前記第１方向における同じ側で電気的に接続し、前記第２方向に延在する接続部半導体層と、前記接続部半導体層に対向して設けられた接続部導電層と、前記電極膜のそれぞれと前記第１及び第２半導体ピラーとの間、並びに、前記接続部導電層と前記接続部半導体層との間、に設けられた記憶層と、前記記憶層と前記第１及び第２半導体ピラーとの間、並びに、前記記憶層と前記接続部半導体層との間、に設けられた内側絶縁膜と、前記電極膜のそれぞれと前記記憶層との間、並びに、前記記憶層と前記接続部導電層との間、に設けられた外側絶縁膜と、前記第１及び前記第２半導体ピラーの少なくともいずれかの一端と電気的に接続された配線と、を有し、前記制御部は、前記記憶層への正孔の注入、及び、前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、前記接続部導電層を前記電極膜よりも高い電位に設定することを特徴とする不揮発性半導体記憶装置が提供される。
本発明の他の一態様によれば、メモリ部と、制御部と、を備え、前記メモリ部は、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、前記第１方向に対して垂直な第２方向において前記第１半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第２半導体ピラーと、前記第１半導体ピラーと前記第２半導体ピラーとを前記第１方向における同じ側で電気的に接続し、前記第２方向に延在する接続部半導体層と、前記接続部半導体層に対向して設けられた接続部導電層と、前記電極膜のそれぞれと前記第１及び第２半導体ピラーとの間、並びに、前記接続部導電層と前記接続部半導体層との間、に設けられた記憶層と、前記記憶層と前記第１及び第２半導体ピラーとの間、並びに、前記記憶層と前記接続部半導体層との間、に設けられた内側絶縁膜と、前記電極膜のそれぞれと前記記憶層との間、並びに、前記記憶層と前記接続部導電層との間、に設けられた外側絶縁膜と、前記第１及び前記第２半導体ピラーの少なくともいずれかの一端と電気的に接続された配線と、を有し、前記制御部は、前記記憶層への正孔の注入、及び、前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、前記接続部導電層を浮遊状態にすることを特徴とする不揮発性半導体記憶装置が提供される。
本発明によれば、半導体ピラーどうしを接続する接続部における消去時の逆電子注入を抑制し、誤動作を抑制した不揮発性半導体記憶装置が提供される。
第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。 第１の実施形態態及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する工程順模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。 第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。 第２の実施形態に係る不揮発性半導体記憶装置の別の動作を例示する模式図である。 第３の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。 第３の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。 第３の実施形態に係る不揮発性半導体記憶装置の別の動作を例示する模式図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、同図（ａ）及び同図（ｂ）は、それぞれ同図（ｃ）のＢ−Ｂ’線断面図及びＡ−Ａ’線断面図である。
図２は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
図３は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図４は、第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図５は、第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
本発明の実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。
まず、図２〜図５により、不揮発性半導体記憶装置１１０の構成の概要を説明する。
図２に表したように、不揮発性半導体記憶装置１１０は、メモリ部ＭＵを備える。
不揮発性半導体記憶装置１１０は、さらに、制御部ＣＴＵを備えても良い。これらメモリ部ＭＵ及び制御部ＣＴＵは、例えば単結晶シリコンからなる半導体基板１１の主面１１ａの上に設けられる。ただし、制御部ＣＴＵは、メモリ部ＭＵが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部ＭＵ及び制御部ＣＴＵが同じ基板（半導体基板１１）に設けられる場合として説明する。
半導体基板１１においては、例えば、メモリセルＭＣが設けられるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、半導体基板１１の上に、各種の周辺領域回路ＰＲ１が設けられる。
メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
制御部ＣＴＵの少なくとも一部は、例えば、上記の周辺領域回路ＰＲ１及び回路部ＣＵの少なくともいずれかに設けることができる。
メモリ部ＭＵは、複数のメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。
積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。すなわち、電極膜ＷＬ及び電極間絶縁膜１４は、主面１１ａに対して平行に設けられる。電極膜ＷＬは、例えば、消去ブロック単位で分断される。
図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図３及び図４に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、上記の積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、記憶層４８と、内側絶縁膜４２と、外側絶縁膜４３と、配線ＷＲと、を有する。
記憶層４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間に設けられる。配線ＷＲは、半導体ピラーＳＰの一端と電気的に接続される。
すなわち、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内部の壁面に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリセルトランジスタが３次元マトリクス状に設けられ、この記憶層４８に電荷を蓄積させることにより、各メモリセルトランジスタが、データを記憶するメモリセルＭＣとして機能する。
内側絶縁膜４２は、メモリセルＭＣのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
電極間絶縁膜１４及び内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。
記憶層４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は、単層膜でも良く、また積層膜でも良い。
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３には、上記に例示した材料に限らず、任意の材料を用いることができる。
なお、図２及び図３においては、積層構造体ＭＬが電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。以下では、電極膜ＷＬが４枚である場合として説明する。
本具体例においては、２本の半導体ピラーＳＰは接続部ＣＰ（接続部半導体層）によって接続されている。
すなわち、メモリ部ＭＵは、第２半導体ピラーＳＰ２（半導体ピラーＳＰ）と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに有する。
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１（半導体ピラーＳＰ）と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（半導体基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と同じ材料が用いられる。
すなわち、半導体基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１及び第２半導体ピラーＳＰ１及びＳＰ２に対向する部分に溝（後述する溝ＣＴＲ）が設けられ、溝の内部に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、上記の溝における外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
これにより、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。
なお、接続部ＣＰは、第１及び第２半導体ピラーＳＰ１及びＳＰ２を電気的に接続する機能を有するが、接続部ＣＰを１つのメモリセルとして利用することもでき、これにより、記憶ビットを増やすこともできる。以下では、接続部ＣＰは、第１及び第２半導体ピラーＳＰ１及びＳＰ２を電気的に接続し、記憶部として用いられない場合として説明する。この場合、接続部ＣＰに対向する記憶層４８は記憶部として機能させないが、説明を簡単にするために、接続部ＣＰに対向する記憶層４８の部分も「記憶層」という名称を用いる。
図２及び図３に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬ（第２配線Ｗ２）に接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬ（第１配線Ｗ１）に接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビアＶ１及びビアＶ２により接続される。なお、配線ＷＲは、第１配線Ｗ１と第２配線Ｗ２とを含む。
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１すなわち選択ゲート電極ＳＧ）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２すなわち選択ゲート電極ＳＧ）が設けられる。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
なお、図２に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。 すなわち、メモリ部ＭＵは、Ｚ軸方向において積層構造体ＭＬに積層され、配線ＷＲ（ソース線ＳＬ及びビット線ＢＬの少なくともいずれか）の側で半導体ピラーＳＰに貫通された選択ゲート電極ＳＧをさらに有している。
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶ１、Ｖ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。
なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
なお、ここで、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。
図５に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、ｎが（４ｍ＋１）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。
図４及び図５に表したように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）及び第２領域（電極膜ＷＬＢ）に分かれている。
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
そして、図３に表したように、メモリ部ＭＵは、第３半導体ピラーＳＰ３（半導体ピラーＳＰ）と、第４半導体ピラーＳＰ４（半導体ピラーＳＰ）と、第２接続部ＣＰ２（接続部ＣＰ）と、をさらに有することができる。
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ１の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、バックゲートＢＧに対向している。
記憶層４８は、電極膜ＷＬのそれぞれと第３及び第４半導体ピラーＳＰ３及びＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３及び第４半導体ピラーＳＰ３及びＳＰ４と記憶層４８との間、並びに、記憶層４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間、並びに、記憶層４８とバックゲートＢＧとの間、にも設けられる。
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。
そして、第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３、すなわち選択ゲート電極ＳＧ）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４、すなわち選択ゲート電極ＳＧ）が設けられる。
すなわち、図１（ｃ）に表したように、このような構成を有する不揮発性半導体記憶装置１１０は、上述の積層構造体ＭＬ、第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２、接続部ＣＰ、記憶層４８、内側絶縁膜４２、外側絶縁膜４３を備える。記憶層４８は、電極膜ＷＬのそれぞれと、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、の間、並びに、バックゲートＢＧと接続部ＣＰとの間、に設けられる。内側絶縁膜４２は、記憶層４８と、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、の間、並びに、記憶層４８と接続部ＣＰとの間、に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間、並びに、記憶層４８とバックゲートＢＧとの間、に設けられる。
そして、図１（ａ）に表したように、バックゲートＢＧの外側絶縁膜４３に対応する面ＢＧＳの少なくとも一部は、外側絶縁膜４３の側が凹状の曲面である。すなわち、バックゲートＢＧの部分をＸ−Ｚ平面で切断した場合に、バックゲートＢＧと外側絶縁膜４３との間の境界の少なくとも一部は、外側絶縁膜４３の側が凹状の曲線である。例えば、バックゲートＢＧの下側（底側）の底面及び側面が、円筒状である。すなわち、溝ＣＴＲの側面及び底面の少なくともいずれかが曲面である。
なお、外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び接続部ＣＰは、積層されているので、外側絶縁膜４３と記憶層４８との界面の少なくとも一部は、記憶層４８の側が凹状の曲面であり、記憶層４８と内側絶縁膜４２との界面の少なくとも一部は、内側絶縁膜４２の側が凹状の曲面であり、内側絶縁膜４２と接続部ＣＰとの界面の少なくとも一部は、接続部ＣＰの側が凹状の曲面である。
これにより、接続部ＣＰの部分においては、外側絶縁膜４３の曲率は、内側絶縁膜４２の曲率よりも小さくなる。なお、曲率は、境界を近似する円の半径の逆数である。従って、外側絶縁膜４３の曲率半径は、内側絶縁膜４２の曲率半径よりも大きい。ここで、膜の曲率としては、例えば、その膜の内側の面の曲率と、外側の面の曲率と、の平均を採用することができる。すなわち、膜の曲率半径は、例えば、その膜の内側の面の曲率半径と、外側の面の曲率半径と、の平均とすることができる。
その結果、外側絶縁膜４３における電界は、内側絶縁膜４２よりも低くなる。これにより、消去時において、外側絶縁膜４３への電子の逆注入が抑制でき、誤動作が抑制され、メモリ動作が安定になる。
なお、ここで、消去動作は、記憶層４８への正孔の注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかを行う動作である。すなわち、メモリセルＭＣとなるメモリセルトランジスタは、しきい値が低い状態（消去状態）と、前記しきい値が低い状態よりも相対的にしきい値が高い状態（書き込み状態）と、を有する。そして、消去動作は、メモリセルトランジスタのしきい値を、低い側に設定する動作である。そして、消去動作においては、電極膜ＷＬの電位は、チャネルとなる半導体ピラーＳＰの電位よりも低い電位とされる。
一方、書き込み動作は、記憶層４８への電子の注入、及び、記憶層４８からの正孔の引き抜き、の少なくともいずれかを行う動作であり、メモリセルトランジスタのしきい値を、高い側に設定する動作である。
以下では、説明を簡単にするために、消去動作は、記憶層４８への正孔の注入を行うものとして説明する。
なお、貫通ホールＴＨの断面形状は、例えば略円形（楕円などの扁平円も含む）である。これにより、図１（ｂ）に表したように、半導体ピラーＳＰの部分をＸ−Ｙ平面で切断した時の外側絶縁膜４３の曲率は、内側絶縁膜４２の曲率よりも小さい。すなわち、外側絶縁膜４３の曲率半径は、内側絶縁膜４２の曲率半径はよりも大きい。このため、半導体ピラーＳＰの部分においても、外側絶縁膜４３における電界は、内側絶縁膜４２よりも低くなり、消去時の外側絶縁膜４３への電子の逆注入は抑制される。すなわち、不揮発性半導体記憶装置１１０においては、積層体ＭＬを貫通する半導体ピラーＳＰが円柱状であるため、円環状の記憶層４８よりも外側のブロック絶縁膜の曲率半径が、内側のトンネル絶縁膜よりも大きくなり、ブロック絶縁膜における電界がトンネル絶縁膜よりも低くなることから、ブロック絶縁膜とトンネル絶縁膜とにシリコン酸化膜のように同じ材料を用いた場合においても、例えば消去バイアス印加時のブロック絶縁膜への電子の逆注入が起き難く、良好な消去特性を有する特徴を持つ。
以下、不揮発性半導体記憶装置１１０の動作について比較例と比較して説明する。
図６は、第１の実施形態及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。
すなわち、図６（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置１１０に関する特性を例示し、図６（ａ）及び（ｃ）は、それぞれ半導体ピラーＳＰ及び接続部ＣＰにおける電界の様子を例示しており、図６（ｂ）及び（ｄ）は、それぞれ、半導体ピラーＳＰ及び接続部ＣＰにおけるエネルギーバンド図を例示している。
図６（ｅ）及び（ｆ）は、比較例の不揮発性半導体記憶装置１１９の接続部ＣＰにおける電界の様子及びエネルギーバンド図をそれぞれ例示している。
比較例の不揮発性半導体記憶装置１１９においては、バックゲートＢＧの外側絶縁膜４３に対向する面（溝ＣＴＲの底面及び側面）が平面であることを除いて、本実施形態に係る不揮発性半導体記憶装置１１０と同じ構成を有している。
図６（ａ）に表したように、不揮発性半導体記憶装置１１０において、消去動作時には、半導体ピラーＳＰの電位を電極膜ＷＬに対して相対的に高くする消去バイアス電圧が印加される。この時、半導体ピラーＳＰから電極膜ＷＬに向かって放射状に広がる電界ＥＦが発生する。そして、半導体ピラーＳＰの部分においては、外側絶縁膜４３の曲率は、内側絶縁膜４２の曲率よりも小さく、その結果、外側絶縁膜４３における電界ＥＦは、内側絶縁膜４２よりも低くなる。
その結果、図６（ｂ）に表したように、半導体ピラーＳＰから、電界ＥＦが高い内側絶縁膜４２に向けて、ホールＣｇ２が注入され、記憶層４８に書き込まれていた情報が消去される。この時、外側絶縁膜４３においては電界ＥＦが低いので、電極膜ＷＬから外側絶縁膜４３に向けて電子Ｃｇ１は注入されない難い。
このように、内側絶縁膜４２と外側絶縁膜４３とで曲率に差異を設け、電界ＥＦに差異を設けることで、内側絶縁膜４２と外側絶縁膜４３とにシリコン酸化膜のように同じ材料を用いた場合においても、消去バイアス電圧を印加した時の外側絶縁膜４３への電子Ｃｇ１の逆注入が抑制される。
そして、図６（ｃ）に表したように、接続部ＣＰに対向する部分おいても、外側絶縁膜４３の曲率は、内側絶縁膜４２の曲率よりも小さく、接続部ＣＰからバックゲートＢＧに向かう電界ＥＦは、外側（バックゲートＢＧの側）に放射状に広がる。その結果、外側絶縁膜４３における電界ＥＦは、内側絶縁膜４２よりも低くなる。
その結果、図６（ｄ）に表したように、バックゲートＢＧから外側絶縁膜４３に向けて電子が注入されることを抑制できる。
一方、図６（ｅ）に表したように、比較例の不揮発性半導体記憶装置１１９においては、溝ＣＴＲの側面及び底面が平面であり、接続部ＣＰに対向する部分において、内側絶縁膜４２における電界ＥＦと、外側絶縁膜４３における電界ＥＦと、が互いに平行となる。その結果、外側絶縁膜４３に印加される電界ＥＦと、内側絶縁膜４２に印加される電界ＥＦと、が同じになる。
その結果、図６（ｆ）に表したように、接続部ＣＰから、内側絶縁膜４２に向けてホールＣｇ２が注入されるのと同時に、内側絶縁膜４２と同様の電界ＥＦが印加される外側絶縁膜４３に、バックゲートＢＧから電子Ｃｇ１が注入されてしまう。この電子Ｃｇ１は、例えば記憶層４８に到達し、記憶層４８中に保持されてしまい、誤動作の原因となる可能性がある。
これに対し、本実施形態に係る不揮発性半導体記憶装置１１０においては、バックゲートＢＧの溝ＣＴＲの内側面を曲面とすることで、接続部ＣＰに対向する部分においても、内側絶縁膜４２よりも外側絶縁膜４３の曲率を小さくでき、内側絶縁膜４２よりも外側絶縁膜４３の電界ＥＦを低くして、外側絶縁膜４３に向かっての電子Ｃｇ１の逆注入を抑制できる。このように、不揮発性半導体記憶装置１１０によれば、半導体ピラーどうしを接続する接続部における消去時の逆電子注入を抑制することで、誤動作を抑制し、メモリ動作が安定な不揮発性半導体記憶装置を提供することができる。
このように、不揮発性半導体記憶装置１１０においては、半導体ピラーＳＰ及び接続部ＣＰに対向する部分において、内側絶縁膜４２に比べて外側絶縁膜４３の曲率を小さくすることで、内側絶縁膜４２と外側絶縁膜４３とに比誘電率が同じ材料を用いた場合においても、内側絶縁膜４２よりも外側絶縁膜４３の電界ＥＦを低くすることができる。
すなわち、不揮発性半導体記憶装置１１０においては、内側絶縁膜４２と外側絶縁膜４３として、比誘電率が同じ材料が用いることができる。例えば、内側絶縁膜４２は、外側絶縁膜４３に用いられる材料と同じ材料が用いられる。
これに対し、平面型のメモリの場合は、ブロック絶縁膜とトンネル絶縁膜とに、比誘電率が同じ材料を用いた場合には、書き込み／消去動作時にトンネル電流を流すとブロック絶縁膜にもほぼ同じ強度の電界が印加されるため、ブロック絶縁膜に電流が流れてしまう。このため、特に消去バイアス印加時において、ゲート電極からの電子の逆注入によって、しきい値を下げることができないという現象が発生する。これに対して、ブロック絶縁膜にトンネル絶縁膜（例えば酸化シリコン）よりも比誘電率が高い材料（例えば酸化アルミニウム）を用い、トンネル絶縁膜の電界と、ブロック絶縁膜の電界と、に差を設け、ブロック絶縁膜のリーク電流を低減することで、所望の動作を行い易くすることが考えられる。しかしながら、比誘電率が高い材料を用いることは、プロセスインテグレーションの整合性を低下させ、また、比誘電率が高い材料に固有の誘電分極の遅延によって誘電率が経時的に変化し、動作が不安定になる可能性がある。
また、平面型のＭＯＮＯＳセルにおいて、上記の電子の逆注入の問題に対して、同じ電界が印加されても、トンネル絶縁膜側とブロック絶縁膜側のトンネル電流が異なるように、トンネル絶縁膜の厚さを、ダイレクトトンネル電流が流れるくらいに薄く（例えば３ｎｍ（ナノメートル）以下）し、一方、ブロック絶縁膜の厚さを、ＦＮ電流（Fowler-Nordheim放出電流）で決定される膜（例えば４ｎｍ）以上に厚くする構成も考えられるが、トンネル絶縁膜を薄くすると、低電界でのリーク電流が大きくなり、また、データ保持時の自己電界で電荷蓄積層に保持されている電子が放出され、保持特性が悪化する。
これに対し、既に説明したように、本実施形態に係る不揮発性半導体記憶装置１１０においては、パイプ状の記憶層４８の内外の側面に内側絶縁膜４２と外側絶縁膜４３とが設けられ、曲率差により電界差を発生させることができるので、外側絶縁膜４３に要求される比誘電率の制約を緩和することができ、例えば、内側絶縁膜４２及び外側絶縁膜４３の両方に、プロセスインテグレーションの整合性が高く、信頼性が高い酸化シリコンを用いることができる。また、内側絶縁膜４２及び外側絶縁膜４３の膜厚に対する制約も緩和され、保持特性の劣化の抑制も可能となる。
このように、内側絶縁膜４２及び外側絶縁膜４３には酸化シリコンを用いることが望ましい。内側絶縁膜４２及び外側絶縁膜４３には酸化シリコンを用いることによって、接続部ＣＰにおける電子の逆注入を抑制しつつ、プロセスインテグレーションの整合性が高く、信頼性が高く、動作が安定した不揮発性半導体記憶装置を提供することができる。
以下、不揮発性半導体記憶装置１１０の製造方法の例について説明する。
図７は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
すなわち、同図は、Ｘ−Ｚ平面で接続部ＣＰの部分を切断したときの断面図である。
図８は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
すなわち、同図は、Ｙ−Ｚ平面で半導体ピラーＳＰ及び接続部ＣＰを切断した時の断面図である。
図７（ａ）に表したように、シリコンからなる半導体基板１１の主面１１ａ上に、シリコン酸化膜からなる層間絶縁膜１３を堆積させ、さらに、バックゲートＢＧとなる導電膜ＢＧｆを堆積させる。導電膜ＢＧｆには、例えばＡｓドープのアモルファスシリコン、または、Ｐドープのアモルファスシリコンなどを用いることができる。その後、導電膜ＢＧｆに、リソグラフィ及びＲＩＥ（Reactive Ion Etching）を用いて、接続部ＣＰが形成される溝ＣＴＲを形成する。
この時、エッチング初期においては、高バイアスを用いることで、溝ＣＴＲの壁面を逆テーパーにする。そして、例えば最終的な溝ＣＴＲの深さの半分程度の深さになったところで、エッチング条件を変更する。すなわち、例えば生成不純物の発生しやすい条件でエッチングを行うと、エッチング面の側壁に膜が堆積しながらエッチングが進む。
これにより、図７（ｂ）に表したように、溝ＣＴＲの深い位置では、溝ＣＴＲの壁面は、順テーパー形状となる。
そして、さらにエッチングを進めると、図７（ｃ）に表したように、Ｙ軸方向に延在する円筒状の壁面を有する溝ＣＴＲを形成することができる。このようにエッチング条件を適切にチューニングすることで、丸みを帯びた壁面を有する溝ＣＴＲが形成できる。
そして、図７（ｄ）に表したように、溝ＣＴＲの内部の空間に、例えばシリコン窒化膜からなる犠牲層Ｓｆを埋め込み、表面の不要な犠牲層Ｓｆを除去して導電膜ＳＧｆの表面を露出させる。
そして、導電膜ＢＧｆ及び犠牲層Ｓｆの上に、例えばシリコン酸化膜からなる層間絶縁膜１３ｂを形成する。なお、層間絶縁膜１３ｂの形成は、省略しても良い。
そして、図８（ａ）に表したように、層間絶縁膜１３ｂの上に、電極間絶縁膜１４となる絶縁膜１４ｆ、及び、電極膜ＷＬとなる導電膜ＷＬｆを、交互に所望の繰り返しの数で堆積させ、その上に層間絶縁膜１５を堆積させる。導電膜ＷＬｆには、例えばＡｓドープのアモルファスシリコン、または、Ｐドープのアモルファスシリコンなどを用いることができる。これにより積層構造体ＭＬが形成される。なお、ここでは、層間絶縁膜１５は積層構造体ＭＬに含まれるものとする。
その後、リソグラフィ及びＲＩＥを用いて、積層構造体ＭＬに貫通ホールＴＨ（第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２）を一括加工により形成する。このとき貫通ホールＴＨは、溝ＣＴＲに埋め込まれた犠牲層Ｓｆに到達する深さとし、これにより、犠牲層Ｓｆの一部が露出する。
なお、貫通ホールＴＨの断面形状を円形（円、楕円及び扁平円などを含む）とすることで、外側絶縁膜４３の曲率は、内側絶縁膜４２の曲率よりも小さくなり、内側絶縁膜４２よりも外側絶縁膜４３の電界ＥＦを低くできる。
その後、図８（ｂ）に表したように、例えばホットリン酸（Ｈ３ＰＯ４）処理を行い、犠牲層Ｓｆを除去する。これにより、２本の貫通ホールＴＨを溝ＣＴＲで接続したＵ字形状のメモリホールＭＨが形成される。
そして、メモリホールＭＨ（貫通ホールＴＨ及び溝ＣＴＲ）の内部に、外側絶縁膜４３となるシリコン酸化膜、記憶層４８となるシリコン窒化膜、及び、内側絶縁膜４２となるシリコン酸化膜、からなる積層膜を形成し、残余の空間に、半導体ピラーＳＰ及び接続部ＣＰとなる、となるノンドープのアモルファスシリコン膜ＳＰｆを埋め込む。
その後、図８（ｃ）に表したように、アモルファスシリコン膜ＳＰｆをエッチバックし、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３からなる積層膜４９を露出させる。そして、例えば希フッ酸処理及びホットリン酸処理を順次行い、露出された積層膜４９を除去する。
その後、図８（ｄ）に表したように、層間絶縁膜１６と、選択ゲート電極ＳＧとなるアモルファスシリコン膜ＳＧｆと、層間絶縁膜１８と、を順次堆積させ、その後、これらの膜に、メモリホールＭＨ内のアモルファスシリコン膜ＳＰｆに達する選択ゲートホールＳＧＨを形成する。
その後、選択ゲートホールＳＧＨ内の内側の壁面に、選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩとなるシリコン窒化膜を堆積させ、選択ゲートホールＳＧＨの底部のシリコン窒化膜をエッチング除去した後、選択ゲートトランジスタのチャネルとなる例えばアモルファスシリコンを堆積させ、所望の深さまでエッチバックする。
その後、所定のコンタクト形成及び配線工程を経ることで、図１〜図５に例示した不揮発性半導体記憶装置１１０が形成される。
以下、本実施形態に係る変形例の不揮発性半導体記憶装置について説明する。
変形例の不揮発性半導体記憶装置１１１（図示しない）においては、バックゲートＢＧとして、単結晶シリコンが用いられている。そして、単結晶シリコンにおける流動性を利用して、バックゲートＢＧの内側の面ＢＧＳが曲面とされている。このような不揮発性半導体記憶装置１１１は、例えば以下のようにして形成できる。
図９は、第１の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する工程順模式的断面図である。
図９（ａ）に表したように、単結晶シリコンからなる半導体基板１１の主面１１ａ上に、シリコン酸化からなる層間絶縁膜１３を堆積させる。
そして、図９（ｂ）に表したように、例えば、メモリアレイ領域ＭＲの周辺部において層間絶縁膜１３をエッチングして溝１３Ｔを形成し、半導体基板１１の一部を露出させる。
そして、図９（ｃ）に表したように、希フッ酸前処理の後に、バックゲートＢＧとなるアモルファスシリコン膜ＢＧｆ１を堆積させる。
そして、図９（ｄ）に表したように、例えばレーザアニールなどによってアモルファスシリコン膜ＢＧｆ１及び半導体基板１１を加熱し、アモルファスシリコン膜ＢＧｆ１の半導体基板１１と接している部分（すなわち、溝１３Ｔの底面部分）から、半導体基板１１の結晶性を反映させ、結晶化を進行させて、アモルファスシリコン膜ＢＧｆ１を単結晶シリコン膜ＢＧｆ２へと変質させる。このようにして、バックゲートＢＧとなる単結晶シリコン膜ＢＧｆ２が形成できる。
そして、図９（ｅ）に表したように、溝１３Ｔに対応する部分の不要な単結晶シリコン膜ＢＧｆ２をエッチングして除去し、溝１３Ｔ１を形成する。
そして、図９（ｆ）に表したように、溝１３Ｔ及び溝１３Ｔ１の中に、例えばシリコン酸化膜からなる層間絶縁膜１３ｃを埋め込み、例えばＣＭＰ（Chemical Mechanical Polishing）などにより平坦化する。
そして、図９（ｇ）に表したように、単結晶シリコン膜ＢＧｆ２に、リソグラフィ及びＲＩＥを用いて、接続部ＣＰが形成される溝ＣＴＲ１を形成する。この時、溝ＣＴＲ１の壁面はほぼ垂直である。
この後、図９（ｈ）に表したように、例えば、高温低圧雰囲気において水素アニールを行う。この水素アニールによって、単結晶シリコン膜ＢＧｆ２中のシリコンが流動し、単結晶シリコン膜ＢＧｆ２の表面積を最小にするように、溝ＣＴＲ１の形状が変化する。その結果、断面が円に近い形状を有する溝ＣＴＲが形成できる。すなわち、単結晶シリコン膜ＢＧｆ２からなるバックゲートＢＧの内側の面ＢＧＳの少なくとも一部が、内側が凹状の曲面となる。
この後、図７（ｄ）及び図８に関して説明した工程を経て、本実施形態に係る変形例の不揮発性半導体記憶装置１１１が形成できる。すなわち、不揮発性半導体記憶装置１１１におけるバックゲートＢＧの外側絶縁膜４３に対向する部分は、単結晶シリコンを含む。これにより、バックゲートＢＧの溝ＣＴＲの内側面を曲面とすることが容易になる。そして、内側絶縁膜４２よりも外側絶縁膜４３の電界ＥＦを低くでき、接続部ＣＰにおける消去時の逆電子注入を抑制して、誤動作を抑制し、メモリ動作が安定化する。
（第２の実施の形態）
本発明の第２の実施形態に係る不揮発性半導体記憶装置１２０は、上記のメモリ部ＭＵと、制御部ＣＴＵと、を備える。そして、後述するように、制御部ＣＴＵの動作に特徴がある。
メモリ部ＭＵに関しては、第１の実施形態に関して説明した構成及び材料を適用できる。
ただし、バックゲートＢＧの内側面は曲面でも良く、平面でも良い。
すなわち、メモリ部ＭＵは、Ｚ軸方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する第１半導体ピラーＳＰ１と、Ｚ軸方向に対して垂直なＹ軸方向において第１半導体ピラーＳＰと隣接し、積層構造体ＭＬをＺ軸方向に貫通する第２半導体ピラーＳＰ２と、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側で電気的に接続し、Ｙ軸方向に延在する接続部ＣＰと、接続部ＣＰに対向して設けられたバックゲートＢＧと、電極膜ＷＬのそれぞれと第１及び第２半導体ピラーＳＰ１及びＳＰ２との間、並びに、接続部ＣＰとバックゲートＢＧとの間、に設けられた記憶層４８と、記憶層４８と第１及び第２半導体ピラーＳＰ１及びＳＰ２との間、並びに、記憶層４８と接続部ＣＰとの間、に設けられた内側絶縁膜４２と、電極膜ＷＬのそれぞれと記憶層４８との間、並びに、記憶層４８とバックゲートＢＧとの間、に設けられた外側絶縁膜４３と、第１及び第２半導体ピラーＳＰ１及びＳＰ２の少なくともいずれかの一端と電気的に接続された配線ＷＲと、を有する。
このように、不揮発性半導体記憶装置１２０においては、バックゲートＢＧの内側面は曲面でも良く、また、例えば、図６に例示した比較例の不揮発性半導体記憶装置１１９のように、平面であっても良い。すなわち、接続部ＣＰに対向する部分において、内側絶縁膜４２の曲率と、外側絶縁膜４３の曲率と、の関係は任意である。そして、構造的には、接続部ＣＰに対向する部分において、必ずしも外側絶縁膜４３に印加される電界を内側絶縁膜４２に印加される電界よりも低くしないが、バックゲートＢＧの電位を制御部ＣＴＵによって制御することで、電子の逆注入を抑制する。
以下では、制御部ＣＴＵの動作に関して説明する。
図１０は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
図１１は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、図１１（ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｅ）は、配線ＷＲの電位（ビット線ＢＬの電位ＶＢＬ及びソース線ＳＬの電位ＶＳＬ）、選択ゲート電極ＳＧの電位（ドレイン側選択ゲート電極ＳＧＤの電位ＶＳＧＤ及びソース側選択ゲート電極ＳＧＳの電位ＶＳＧＳ）、電極膜ＷＬの電位ＶＷＬ、バックゲートＢＧの電位ＶＢＧ、チャネル層（接続部ＣＰ及び半導体ピラーＳＰ）内部の電位ＶＣＨを、それぞれ示している。なお、これらの図の横軸は時間ｔを示す。
図１０に表したように、不揮発性半導体記憶装置１２０においては、消去動作（記憶層４８への正孔の注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかを行う動作）の際に、制御部ＣＴＵは、バックゲートＢＧに正極性の消去時バックゲート電圧ＶｅｒａＰを印加する。
不揮発性半導体記憶装置１２０においては、チャネル層（半導体ピラーＳＰ及び接続部ＣＰ）が、半導体基板１１に接続されていない。このため、平面型のＮＡＮＤメモリのように、半導体基板１１（例えばＰウエル）を昇圧することによる消去動作が採用することが困難である。このため、例えば、選択ゲート電極ＳＧの端部にＧＩＬＤ（Gate-Induced-Drain-Leakage）電流を発生させ、そこで発生したホールをチャネル層内部に転送することで、チャネル層の電位を上昇させる。
例えば、具体的には以下を行う。すなわち、不揮発性半導体記憶装置１２０における制御部ＣＴＵは、以下に説明する各信号を出力する回路を有する。
すなわち、消去動作の際に、制御部ＣＴＵは、電極膜ＷＬを、例えば接地電位ＧＮＤ（すなわち、基準電位Ｖ００であり、例えば０ボルト）に設定し、配線ＷＲに、基準電位Ｖ００を基準にして正極性の電圧である消去電圧Ｖｅｒａを印加する。すなわち、制御部ＣＴＵは、電極膜ＷＬを第１電位Ｖ０１に設定しつつ、配線ＷＲを基準電位Ｖ００よりも高い第２電位Ｖ０２に設定する。
そして、制御部ＣＴＵは、バックゲートＢＧに正極性の消去時バックゲート電圧ＶｅｒａＰを印加する。すなわち、制御部ＣＴＵは、バックゲートＢＧを、第１電位Ｖ０１よりも高い第３電位Ｖ０３に設定する。
さらに、制御部ＣＴＵは、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤに、正極性の電圧であって、最大値が消去電圧Ｖｅｒａの最大値よりも低い消去時選択ゲート電圧ＶｅｒａＧを印加する。すなわち、制御部ＣＴＵは、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤを、第１電位Ｖ０１よりも高く、第２電位Ｖ０２よりも低い第４電位Ｖ０４に設定する。
すなわち、図１１（ａ）に表したように、消去電圧Ｖｅｒａは、時刻ｔ１１において基準電位Ｖ００から上昇し、第２電位Ｖ０２に達し、その後低下し、時刻ｔ１４において基準電位Ｖ００に戻る。消去電圧Ｖｅｒａの最大値（すなわち、第２電位Ｖ０２と基準電位Ｖ００との差）は、例えば２０Ｖ（ボルト）である。
そして、図１１（ｂ）に表したように、消去時選択ゲート電圧ＶｅｒａＧは、時刻ｔ１２において基準電位Ｖ００から上昇し、第４電位Ｖ０４に達し、その後低下し、時刻ｔ１３において基準電位Ｖ００に戻る。消去時選択ゲート電圧ＶｅｒａＧの最大値（すなわち、第４電位Ｖ０４と基準電位Ｖ００との差）は、例えば１５Ｖである。
そして、図１１（ｃ）に表したように、電極膜ＷＬの電位ＶＷＬは、基準電位Ｖ００で、一定である。
そして、図１１（ｄ）に表したように、消去時バックゲート電圧ＶｅｒａＰは、時刻ｔ１１よりも後の時刻において基準電位Ｖ００から上昇し、第３電位Ｖ０３に到達し、その後低下し、時刻ｔ１４よりも前の時刻において基準電位Ｖ００に戻る。消去時バックゲート電圧ＶｅｒａＰの最大値（すなわち、第３電位Ｖ０３と基準電位Ｖ００との差）は、消去電圧Ｖｅｒａの最大値以下であれば、任意の値に設定することができる。なお、消去時バックゲート電圧ＶｅｒａＰを大きくし過ぎると、隣接するメモリセルどうしの間で、例えばゲート−ゲート間リークなどが生じる可能性があるため、消去時バックゲート電圧ＶｅｒａＰの最大値（第３電位Ｖ０３と基準電位Ｖ００との差）は、例えば５Ｖ程度以下に設定することが、より好ましい。
そして、図１１（ｅ）に表したように、チャネル層内部の電位ＶＣＨは、基準電位Ｖ００から上昇し、例えば電位ＶＣの値となる。すなわち、配線ＷＲに印加した消去電圧Ｖｅｒａが選択ゲート電極ＳＧに印加した消去時選択ゲート電圧ＶｅｒａＧよりも高いため、選択ゲート電極ＳＧの端部付近においてＧＩＬＤ電流が発生し、ホールがチャネル層に流れ込む。これにより、チャネル層内部の電位ＶＣＨが、上昇する。このときのチャネル層内部の電位ＶＣＨの最大値（電位ＶＣ）は、第２電位Ｖ０２よりも若干小さい電圧となる。
そして、図１１（ｅ）に表したように、接続部ＣＰとバックゲートＢＧとの間には、チャネル層内部の電位ＶＣＨ（電位ＶＣ）と、バックゲートＢＧのバックゲート電圧ＶｅｒａＰ（第３電位Ｖ０３）と、の差の電位差ΔＶが印加される。この電位差ΔＶは、消去時バックゲート電圧ＶｅｒａＰの分だけ、電位ＶＣＨよりも小さくなる。
例えば、バックゲートＢＧに消去時バックゲート電圧ＶｅｒａＰが印加されず、バックゲートＢＧを電極膜ＷＬと同じ電位に設定した比較例の場合には、バックゲートＢＧの電位ＶＢＧは基準電位Ｖ００となり、電位差ΔＶの最大値は、電位ＶＣと基準電位Ｖ００との差となり、大きい。このため、電極膜ＷＬに対応して設けられるメモリセルＭＣの一括消去と同時に、接続部ＣＰにおいて電子の逆注入が発生し、誤動作が発生する可能性がある。
これに対し、不揮発性半導体記憶装置１２０においては、バックゲートＢＧに、正極性の消去時バックゲート電圧ＶｅｒａＰが印加されるので、消去時バックゲート電圧ＶｅｒａＰの分だけ、比較例よりも電位差ΔＶを小さくできる。これにより、外側絶縁膜４３に印加される電界を十分小さくでき、接続部における消去時の逆電子注入を抑制することで、誤動作を抑制し、メモリ動作が安定になる。
なお、消去時選択ゲート電圧ＶｅｒａＧの最大値（すなわち第４電位Ｖ０４と基準電位Ｖ００との差）は、選択ゲート電極ＳＧの選択ゲートトランジスタの耐圧よりも低い値である。そして、時刻ｔ１２は時刻ｔ１１よりも後の時刻であり、時刻ｔ１３は時刻ｔ１４よりも前の時刻である。すなわち、消去電圧Ｖｅｒａは、どの時刻の場合も消去時選択ゲート電圧ＶｅｒａＧの値以上である。このような消去時選択ゲート電圧ＶｅｒａＧをドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳに印加することで、選択ゲートトランジスタのゲート破壊を起こさず、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳに対向する部分近傍の半導体ピラーＳＰにおいて、ＧＩＤＬ電流を発生させ、上記の動作が実行できる。
また、本具体例においては、Ｕ字形状の半導体ピラーＳＰのそれぞれの端に接続されたソース線ＳＬ及びビット線ＢＬの両方が同じ電位に設定されるが、本発明はこれに限らない。すなわち、以下に説明するように、半導体ピラーＳＰの一方の端に接続された配線ＷＲ（ソース線ＳＬ及びビット線ＢＬのいずれか）を所定の電位に設定し、他方の端（ソース線ＳＬ及びビット線ＢＬの前記いずれかではない方）を浮遊状態に設定しても良い。
図１２は、第２の実施形態に係る不揮発性半導体記憶装置の別の動作を例示する模式図である。
図１２に表したように、別の不揮発性半導体記憶装置１２１においては、一方の配線ＷＲ（第１配線Ｗ１であり、この場合はソース線ＳＬ）には、消去電圧Ｖｅｒａが印加され、他方の配線ＷＲ（第２配線Ｗ２であり、この場合はビット線ＢＬ）は、浮遊状態ＦＬＴに設定される。
そして、ソース側選択ゲート電極ＳＧＳには、消去時選択ゲート電圧ＶｅｒａＧが印加され、ドレイン側選択ゲート電極ＳＧＤは、浮遊状態ＦＬＴに設定される。または、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤの両方に、消去時選択ゲート電圧ＶｅｒａＧを印加しても良い。
そして、電極膜ＷＬ、接地電位ＧＮＤ（基準電位Ｖ００）に設定される。
この場合も、バックゲートＢＧには、消去時バックゲート電圧ＶｅｒａＰが印加される。
この場合も、接続部ＣＰとバックゲートＢＧとの間の電位差ΔＶを消去時バックゲート電圧ＶｅｒａＰの分だけ小さくでき、これにより、外側絶縁膜４３に印加される電界を十分小さくでき、接続部における消去時の逆電子注入を抑制することで、誤動作を抑制し、メモリ動作が安定になる。
（第３の実施の形態）
本発明の第３の実施形態に係る不揮発性半導体記憶装置１３０は、上記のメモリ部ＭＵと、制御部ＣＴＵと、を備える。これらの構成に関しては、第２の実施形態に係る不揮発性半導体記憶装置１２０と同様とすることができるので説明を省略する。そして、以下に説明するように、制御部ＣＴＵの動作が第２の実施形態とは異なっている。
図１３は、第３の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
図１４は、第３の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、図１４（ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｅ）は配線ＷＲの電位（ビット線ＢＬの電位ＶＢＬ及びソース線ＳＬの電位ＶＳＬ）、選択ゲート電極ＳＧの電位（ドレイン側選択ゲート電極ＳＧＤの電位ＶＳＧＤ及びソース側選択ゲート電極ＳＧＳの電位ＶＳＧＳ）、電極膜ＷＬの電位ＶＷＬ、バックゲートＢＧの電位ＶＢＧ、チャネル層（接続部ＣＰ及び半導体ピラーＳＰ）内部の電位ＶＣＨを、それぞれ示している。なお、これらの図の横軸は時間ｔを示す。
図１３に表したように、不揮発性半導体記憶装置１３０においては、消去動作（記憶層４８への正孔の注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかを行う動作）の際に、制御部ＣＴＵは、バックゲートＢＧを浮遊状態ＦＬＴにする。例えば、制御部ＣＴＵは、バックゲートＢＧに接続されている配線を非導通状態にするスイッチ等を有する。
これにより、制御部ＣＴＵは、例えば、以下を行う。
すなわち、消去動作の際に、制御部ＣＴＵは、電極膜ＷＬを、例えば接地電位ＧＮＤ（基準電位Ｖ００）に設定し、配線ＷＲに消去電圧Ｖｅｒａを印加する。すなわち、制御部ＣＴＵは、電極膜ＷＬを第１電位Ｖ０１に設定しつつ、配線ＷＲを第１電位Ｖ０１よりも高い第２電位Ｖ０２に設定する。
そして、制御部ＣＴＵは、バックゲートＢＧを浮遊状態ＦＬＴに設定する。
さらに、制御部ＣＴＵは、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤに、消去時選択ゲート電圧ＶｅｒａＧを印加する。すなわち、制御部ＣＴＵは、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤを、第１電位Ｖ０１よりも高く、第２電位Ｖ０２よりも低い第４電位Ｖ０４に設定する。
すなわち、図１４（ａ）及び（ｂ）に表したように、図１２（ａ）及び（ｂ）に関して説明したのと同様の消去電圧Ｖｅｒａ及び消去時選択ゲート電圧ＶｅｒａＧが用いられ、また、図１４（ｃ）に表したように、図１２（ｃ）と同様に、電極膜ＷＬの電位ＶＷＬは、基準電位Ｖ００に設定される。
そして、図１４（ｄ）に表したように、バックゲートＢＧが浮遊状態ＦＬＴとされる。これにより、バックゲートＢＧの電位ＶＢＧは、容量結合によって電位ＶＢまで上昇する。
そして、この場合も、図１４（ｅ）に表したように、チャネル層内部の電位ＶＣＨは、ＧＩＬＤ電流によって上昇し、例えば電位ＶＣの値となる。
そして、図１４（ｅ）に表したように、接続部ＣＰとバックゲートＢＧとの間には、チャネル内部の電位ＶＣＨ（電位ＶＣ）と、バックゲートＢＧの電位ＶＢＧ（電位ＶＢ）と、の差の電位差ΔＶが印加される。この電位差ΔＶは、容量結合によって上昇した電位ＶＢの分だけ、チャネル内部の電位ＶＣＨよりも小さい。
このように、不揮発性半導体記憶装置１３０においては、バックゲートＢＧが浮遊状態ＦＬＴとされ、容量結合によってバックゲートＢＧの電位ＶＢＧが電位ＶＢに上昇するので、電位ＶＢの分だけ比較例よりも電位差ΔＶを小さくできる。これにより、外側絶縁膜４３に印加される電界を十分小さくでき、接続部における消去時の逆電子注入を抑制することで、誤動作を抑制し、メモリ動作が安定になる。
なお、既に説明したように、消去電圧Ｖｅｒａを常に消去時選択ゲート電圧ＶｅｒａＧ以上とすることで、選択ゲートトランジスタのゲート破壊を起こさず、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳに対向する部分近傍の半導体ピラーＳＰにおいて、ＧＩＤＬ電流を発生させ、上記の動作が実行できる。
図１５は、第３の実施形態に係る不揮発性半導体記憶装置の別の動作を例示する模式図である。
図１５に表したように、別の動作を行う不揮発性半導体記憶装置１３１においては、一方の配線ＷＲ（第１配線Ｗ１であり、この場合はソース線ＳＬ）には、消去電圧Ｖｅｒａが印加され、他方の配線ＷＲ（第２配線Ｗ２であり、この場合はビット線ＢＬ）は、浮遊状態ＦＬＴに設定される。
そして、ソース側選択ゲート電極ＳＧＳには、消去時選択ゲート電圧ＶｅｒａＧが印加され、ドレイン側選択ゲート電極ＳＧＤは、浮遊状態ＦＬＴに設定される。または、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤの両方に、消去時選択ゲート電圧ＶｅｒａＧを印加しても良い。
そして、電極膜ＷＬ、接地電位ＧＮＤ（基準電位Ｖ００）に設定される。
そして、この場合も、バックゲートＢＧは、浮遊状態ＦＬＴに設定される。
このように、半導体ピラーＳＰの一方の端に接続された配線ＷＲ（ソース線ＳＬ及びビット線ＢＬのいずれか）を所定の電位（消去電圧Ｖｅｒａ）に設定し、他方の端（ソース線ＳＬ及びビット線ＢＬの前記いずれかではない方）を浮遊状態に設定しても良い。
この場合も、バックゲートＢＧの電位ＶＢＧが、容量結合によって電位ＶＢまで上昇することで、外側絶縁膜４３に印加される電界を十分小さくでき、接続部における消去時の逆電子注入を抑制することで、誤動作を抑制し、メモリ動作が安定になる。
なお、本発明の実施形態に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
また、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
なお、上記の第２の実施形態は、不揮発性半導体記憶装置の駆動方法の実施形態とすることもできる。すなわち、上記のメモリ部ＭＵを有する不揮発性半導体記憶装置において、消去動作の際に、バックゲートＢＧを電極膜よりも高い電位に設定することを特徴とする不揮発性半導体記憶装置の駆動方法を提供できる。
また、上記の第３の実施形態は、不揮発性半導体記憶装置の駆動方法の実施形態とすることもできる。すなわち、上記のメモリ部ＭＵを有する不揮発性半導体記憶装置において、消去動作の際に、バックゲートＢＧを浮遊状態ＦＬＴにすることを特徴とする不揮発性半導体記憶装置の駆動方法を提供できる。
なお、駆動方法のそれぞれにおいて、配線ＷＲを電極膜ＷＬよりも高い電位に設定しつつ、Ｚ軸方向において積層構造体ＭＬに積層され、配線ＷＲが設けられる一端の側で前記半導体ピラーＳＰに貫通された選択ゲート電極ＳＧを、電極膜ＷＬの電位よりも高く配線ＷＲの電位よりも低い電位に設定することができる。これにより、有効にＧＩＤＬ電流を発生させることができる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
１１…半導体基板、 １１ａ…主面、 １３、１３ｂ、１３ｃ、１５、１６、１７、１８、１９、２３…層間絶縁膜、 １３Ｔ、１３Ｔ１…溝、 １４…電極間絶縁膜、 １４ｆ…絶縁膜、 ２２…ビア、 ３１…ビアプラグ、 ３２…ワード配線、 ４２…内側絶縁膜、 ４３…外側絶縁膜、 ４８…記憶層、 ４９…積層膜、 １１０、１１１、１１９、１２０、１２１、１３０、１３１…不揮発性半導体記憶装置、 ＢＧ…バックゲート、 ＢＧＳ…面、 ＢＧｆ…導電膜、 ＢＧｆ１…アモルファスシリコン膜、 ＢＧｆ２…単結晶シリコン膜、 ＢＬ…ビット線、 ＣＣ…特性、 ＣＰ…接続部、 ＣＰ１、ＣＰ２…第１及び第２接続部、 ＣＴＲ、ＣＴＲ１…溝、 ＣＴＵ…制御部、 ＣＵ…回路部、 Ｃｇ１…電子、 Ｃｇ２…ホール、 ＥＦ…電界、 ＦＬＴ…浮遊状態、 ＧＮＤ…接地電位、 ＩＬ…絶縁層、 ＭＣ…メモリセル、 ＭＨ…メモリホール、 ＭＬ…積層構造体、 ＭＲ…メモリアレイ領域、 ＭＵ…メモリ部、 ＭＵ１…マトリクスメモリセル部、 ＭＵ２…配線接続部、 ＰＲ…周辺領域、 ＰＲ１…周辺領域回路、 ＳＧ…選択ゲート電極、 ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、 ＳＧＤ…ドレイン側選択ゲート電極、 ＳＧＨ…選択ゲートホール、 ＳＧＩ…選択ゲート絶縁膜、 ＳＧＳ…ソース側選択ゲート電極、 ＳＧｆ…アモルファスシリコン膜、 ＳＬ…ソース線、 ＳＰ…半導体ピラー、 ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、 ＳＰｆ…アモルファスシリコン膜、 Ｓｆ…犠牲層、 ＴＨ…貫通ホール、 ＴＨ１、ＴＨ２…第１、第２貫通ホール、 Ｖ００…基準電位、 Ｖ０１〜Ｖ０４…第１〜第４電位、 Ｖ１、Ｖ２…ビア、 ＶＢ、ＶＢＧ、ＶＢＬ、ＶＣ、ＶＣＨ、ＶＳＧＤ、ＶＳＧＳ、ＶＳＬ、ＶＷＬ…電位、 Ｖｅｒａ…消去電圧、 ＶｅｒａＧ…消去時選択ゲート電圧、 ＶｅｒａＰ…消去時バックゲート電圧、 Ｗ１、Ｗ２…第１、第２配線、 ＷＬ、ＷＬＡ、ＷＬＢ…電極膜、 ＷＬｆ…導電膜、 ＷＲ…配線、 ｔ…時間、 ｔ１１〜ｔ１４…時刻、 ΔＶ…電位差

Claims (5)

  1. 第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
    前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、
    前記第１方向に対して垂直な第２方向において前記第１半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第２半導体ピラーと、
    前記第１半導体ピラーと前記第２半導体ピラーとを前記第１方向における同じ側で電気的に接続し、前記第２方向に延在する接続部半導体層と、
    前記接続部半導体層に対向して設けられた接続部導電層と、
    前記電極膜のそれぞれと前記第１及び第２半導体ピラーとの間、並びに、前記接続部導電層と前記接続部半導体層との間、に設けられた記憶層と、
    前記記憶層と前記第１及び第２半導体ピラーとの間、並びに、前記記憶層と前記接続部半導体層との間、に設けられた内側絶縁膜と、
    前記電極膜のそれぞれと前記記憶層との間、並びに、前記記憶層と前記接続部導電層との間、に設けられた外側絶縁膜と、
    を備え、
    前記接続部導電層の前記外側絶縁膜に対向する面の少なくとも一部は、前記外側絶縁膜の側が凹状の曲面であることを特徴とする不揮発性半導体記憶装置。
  2. 前記接続部導電層の少なくとも前記外側絶縁膜に対向する部分は、単結晶シリコンを含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. メモリ部と、制御部と、を備え、
    前記メモリ部は、
    第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
    前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、
    前記第１方向に対して垂直な第２方向において前記第１半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第２半導体ピラーと、
    前記第１半導体ピラーと前記第２半導体ピラーとを前記第１方向における同じ側で電気的に接続し、前記第２方向に延在する接続部半導体層と、
    前記接続部半導体層に対向して設けられた接続部導電層と、
    前記電極膜のそれぞれと前記第１及び第２半導体ピラーとの間、並びに、前記接続部導電層と前記接続部半導体層との間、に設けられた記憶層と、
    前記記憶層と前記第１及び第２半導体ピラーとの間、並びに、前記記憶層と前記接続部半導体層との間、に設けられた内側絶縁膜と、
    前記電極膜のそれぞれと前記記憶層との間、並びに、前記記憶層と前記接続部導電層との間、に設けられた外側絶縁膜と、
    前記第１及び前記第２半導体ピラーの少なくともいずれかの一端と電気的に接続された配線と、
    を有し、
    前記制御部は、前記記憶層への正孔の注入、及び、前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、前記接続部導電層を前記電極膜よりも高い電位に設定することを特徴とする不揮発性半導体記憶装置。
  4. メモリ部と、制御部と、を備え、
    前記メモリ部は、
    第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
    前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、
    前記第１方向に対して垂直な第２方向において前記第１半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第２半導体ピラーと、
    前記第１半導体ピラーと前記第２半導体ピラーとを前記第１方向における同じ側で電気的に接続し、前記第２方向に延在する接続部半導体層と、
    前記接続部半導体層に対向して設けられた接続部導電層と、
    前記電極膜のそれぞれと前記第１及び第２半導体ピラーとの間、並びに、前記接続部導電層と前記接続部半導体層との間、に設けられた記憶層と、
    前記記憶層と前記第１及び第２半導体ピラーとの間、並びに、前記記憶層と前記接続部半導体層との間、に設けられた内側絶縁膜と、
    前記電極膜のそれぞれと前記記憶層との間、並びに、前記記憶層と前記接続部導電層との間、に設けられた外側絶縁膜と、
    前記第１及び前記第２半導体ピラーの少なくともいずれかの一端と電気的に接続された配線と、
    を有し、
    前記制御部は、前記記憶層への正孔の注入、及び、前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、前記接続部導電層を浮遊状態にすることを特徴とする不揮発性半導体記憶装置。
  5. 前記メモリ部は、前記第１方向において前記積層構造体に積層され、前記一端の側で前記前記半導体ピラーに貫通された選択ゲート電極をさらに有し、
    前記制御部は、前記記憶層への正孔の注入、及び、前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、前記配線を前記電極膜よりも高い電位に設定しつつ、前記選択ゲート電極を、前記電極膜の電位よりも高く前記配線の電位よりも低い電位に設定することを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
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