TWI744023B - 3d nand快閃記憶體元件 - Google Patents
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Abstract
一種3D NAND快閃記憶體元件包括：基底、基底上的源極線、源極線上的堆疊結構、堆疊結構上的位元線以及柱狀通道部。堆疊結構包括第一選擇電晶體、多個記憶胞與第二選擇電晶體，其中第一選擇電晶體包括第一選擇閘極、記憶胞包括控制閘極、第二選擇電晶體包括第二選擇閘極。柱狀通道部自源極線軸向延伸並貫穿堆疊結構，以耦接至位元線。所述第一選擇電晶體包括改良蕭特基能障(MSB)電晶體，以生成多數載子直接穿隧(Direct Tunneling)至所述柱狀通道部來執行程式化操作或者抹除操作。
Description
本發明是有關於一種NAND(反及閘)快閃記憶體，且特別是有關於一種3D NAND快閃記憶體元件。
非揮發性記憶體元件由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和電子設備所廣泛採用的一種記憶體元件。目前業界較常使用的快閃記憶體陣列包括反或閘(NOR)型陣列結構與反及閘(NAND)型陣列結構。由於NAND型陣列的非揮發性記憶體結構是使各記憶胞串接在一起，其積集度與面積利用率比較好，因此已經廣泛地應用在多種電子產品中。
而且，為了元件小型化的發展，目前3D NAND快閃記憶體的主流是將驅動電路設計到NAND陣列之下。然而，因為CuA(Circuit under Array)形式的3D NAND快閃記憶體通常是以汲極漏電流(GIDL)的方式進行操作，因此有抹除速度不佳的問題，且GIDL操作受溫度影響大，所以目前大多以增加汲極端或基底摻雜濃度作為改良的方案，但是一旦濃度增加，越容易發生接合崩潰(Junction Breakdown)。此外，隨著3D NAND快閃記憶體的堆
疊層數增加，通道的高度也隨之增加，因此利用GIDL抹除時注入通道的電洞會因為距離源極端的遠近而有電洞量不同的情形，導致同一NAND串有抹除速度不同的問題。
本發明提供一種3D NAND快閃記憶體元件，具有無溫度相依性、抹除速度快且一致的特性，還可用於CuA架構的布局設計。
本發明的3D NAND快閃記憶體元件包括：基底、形成於所述基底上的源極線、形成於所述源極線上的堆疊結構、位元線以及至少一柱狀通道部。堆疊結構包括第一選擇電晶體、多個記憶胞與第二選擇電晶體，其中第一選擇電晶體包括第一選擇閘極，多個記憶胞包括多個控制閘極，第二選擇電晶體包括第二選擇閘極。位元線則形成於所述堆疊結構上，所述柱狀通道部則自源極線軸向延伸並貫穿所述堆疊結構，以耦接至位元線。所述第一選擇電晶體包括改良蕭特基能障(MSB)電晶體，以生成多數載子直接穿隧(Direct Tunneling)至所述柱狀通道部來執行程式化操作或者抹除操作。
在本發明的一實施例中，上述3D NAND快閃記憶體元件還可包括驅動電路，位於所述堆疊結構下方的基底上。
在本發明的一實施例中，上述第一選擇電晶體為源極側選擇電晶體，且源極側選擇電晶體還可包括第一矽化金屬層以及
第一型重摻雜區，所述第一矽化金屬層形成於源極線與第一選擇閘極之間，並且藉由一絕緣層與所述第一選擇閘極隔離。第一型重摻雜區形成於所述第一矽化金屬層與所述柱狀通道部之間，並且直接接觸所述第一矽化金屬層以及所述柱狀通道部。
在本發明的一實施例中，上述第一選擇閘極的材料與上述第二選擇閘極的材料包括金屬。
在本發明的一實施例中，上述控制閘極的材料包括多晶矽。
在本發明的一實施例中，上述柱狀通道部的材料包括n-摻雜多晶矽、p-摻雜多晶矽或非摻雜(non-doped)多晶矽。
在本發明的一實施例中，上述柱狀通道部為實心柱體或空心柱體。
在本發明的一實施例中，上述空心柱體內還可包括一絕緣柱體。
在本發明的一實施例中，上述第一選擇電晶體為汲極側選擇電晶體，且汲極側選擇電晶體還可包括第一矽化金屬層以及第一型重摻雜區，所述第一矽化金屬層形成於位元線與第一選擇閘極之間，並且藉由一絕緣層與所述第一選擇閘極隔離。第一型重摻雜區形成於所述第一矽化金屬層與所述柱狀通道部之間，並且直接接觸所述第一矽化金屬層以及所述柱狀通道部。
在本發明的一實施例中，上述第一矽化金屬層的材料包括矽化鎳、矽化鈷或矽化鈦。
在本發明的一實施例中，上述第一型重摻雜區包括一n+摻雜區或者p+摻雜區。
基於上述，本發明根據結構設計在3D NAND快閃記憶體元件的源極端或汲極端使用改良蕭特基能障(MSB)電晶體來形成歐姆接觸(Ohmic Contact)，因此能通過多數載子(Majority Carrier)的直接穿隧來執行程式化操作或抹除操作。因此，本發明的結構不但適用於驅動電路置於NAND陣列之下的CuA設計，還可解決汲極漏電流(GIDL)抹除方式複雜、不同頁面(page)速度不一致、高溫度相依性且易造成接合崩潰(Junction Breakdown)的缺點。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:3D NAND快閃記憶體元件
100:基底
102:源極線
104:堆疊結構
106:位元線
108:柱狀通道部
110:第一選擇閘極
112:第二選擇閘極
114:控制閘極
116:第一矽化金屬層
118:第一型重摻雜區
120、124:絕緣層
122:電荷捕捉層
126:驅動電路
128:介電層
132:NAND串
200:第二矽化金屬層
202:第二型重摻雜區
圖1A是依照本發明的第一實施例的一種3D NAND快閃記憶體元件的示意圖。
圖1B是第一實施例的3D NAND快閃記憶體元件的MSB電晶體進行抹除操作的導帶與價帶的波形示意圖。
圖1C是第一實施例的3D NAND快閃記憶體元件之部分佈局的簡化電路圖。
圖2A是依照本發明的第二實施例的一種3D NAND快閃記憶
體元件的示意圖。
圖2B是第二實施例的3D NAND快閃記憶體元件的MSB電晶體進行程式化操作的導帶與價帶的波形示意圖。
圖2C是第二實施例的3D NAND快閃記憶體元件之部分佈局的簡化電路圖。
圖1A是依照本發明的第一實施例的一種3D NAND快閃記憶體元件的示意圖。
請參照圖1A，第一實施例的3D NAND快閃記憶體元件10基本上包括基底100、形成於基底100上的源極線102、形成於源極線102上的堆疊結構104、形成於堆疊結構104上的位元線106以及至少一柱狀通道部108。在第一實施例中，堆疊結構104包括第一選擇電晶體、多個記憶胞與第二選擇電晶體，其中所述第一選擇電晶體包括一第一選擇閘極110，第二選擇電晶體包括一第二選擇閘極112。多個記憶胞則包括多個控制閘極114。在一實施例中，第一選擇閘極110的材料與第二選擇閘極112的材料包括金屬，如鎢。圖1A中雖顯示4層控制閘極114，但應知控制閘極114的層數可依需求增減，且所述層數可為10層以上、20層以上、30層以上、40層以上等，其中控制閘極114的材料例如多晶矽。在本實施例中，第一選擇電晶體是源極側選擇電晶體，其係為一具有摻雜離析層(dopant segregated layer)的改良蕭特基能障
電晶體(Modified Schottky Barrier transistor)，包含所述第一選擇閘極110、第一矽化金屬層116、以及第一型重摻雜區(如p+摻雜區)118，第一型重摻雜區118設置於柱狀通道部108與第一矽化金屬層116之間，其中第一矽化金屬層116的材料例如矽化鎳(NiSiX)、矽化鈷(CoSiX)、矽化鈦(TiSiX)等。所述多個控制閘極114位於所述第一選擇閘極110上，且第二選擇閘極112位於所述多個控制閘極114上，且以上閘極(110、114、112)之間都設置有絕緣層120。位元線106則形成於所述堆疊結構104的第二選擇閘極112上。
請繼續參照圖1A，柱狀通道部108自源極線102軸向延伸並貫穿所述堆疊結構104，以耦接至位元線106，其中柱狀通道部108的材料例如n-摻雜多晶矽、p-摻雜多晶矽、或者非摻雜(non-doped)多晶矽。所述多個記憶胞還可包括電荷捕捉層122，形成於控制閘極114與柱狀通道部108之間並圍繞所述柱狀通道部108，其中電荷捕捉層122例如包含氧化矽層、氮化矽層、氧化矽層的複合層(ONO層)或其他適合的結構層。由於源極側選擇電晶體具有第一矽化金屬層116與第一型重摻雜區118而形成歐姆接觸(Ohmic Contact)，因此能通過多數載子(Majority Carrier)的直接穿隧(Direct Tunneling)來執行抹除操作，與傳統執行GIDL抹除的結構相比，具有抹除速度快以及無溫度相依性的特點。如圖1B所示，第一(源極側)選擇閘極110施加一抹除電壓使得源極側選擇電晶體為開啟狀態(n-state)，因此生成多數載子(即電洞)
並直接穿隧至柱狀通道部108以執行抹除操作。
在圖1A中，於第一選擇閘極110與柱狀通道部108之間以及第二選擇閘極112與柱狀通道部108之間還可設置另一絕緣層124，用以電性隔離柱狀通道部108與上述選擇閘極(110與112)。在本實施例中，因為柱狀通道部108不需直接接觸基底100，所以3D NAND快閃記憶體元件10可用於CuA架構，亦即在堆疊結構104下方的基底100上還可設置驅動電路126，如CMOS之類的電路，並有介電層128覆蓋於其上，並在介電層128與第一矽化金屬層116之間可設置一層作為源極線102的摻雜多晶矽層或非摻雜多晶矽層。而且，本實施例中的柱狀通道部108顯示的是實心柱體(pillar)，然而本發明並不限於此；在另一實施例中，柱狀通道部108可為空心柱體，且空心柱體內還可包括一絕緣柱體(未繪示)如氧化物，因而構成類似SOI(絕緣層上覆矽)概念的結構。
圖1C是第一實施例的3D NAND快閃記憶體元件之部分佈局的簡化電路圖，其中顯示一個NAND串132，且NAND串132包括包含第一選擇閘極110的第一選擇電晶體、包含多個控制閘極114的多個記憶胞與包含第二選擇閘極112的第二選擇電晶體。NAND串132被配置在位元線106與源極線102之間，且可經由直接穿隧來執行抹除操作。
圖2A是依照本發明的第二實施例的一種3D NAND快閃記憶體元件的示意圖，其中使用與第一實施例相同的元件符號來
表示相同或近似的構件，且相同或近似的構件內容也可參照第一實施例的內容，不再贅述。
請參照圖2A，本實施例與第一實施例的差別在於，汲極側選擇電晶體亦為一改良蕭特基能障電晶體，包含第二(汲極側)選擇閘極112、第二矽化金屬層200、以及第二型重摻雜區(如n+摻雜區)202設置於柱狀通道部108與第二矽化金屬層200之間，其中第二矽化金屬層200的材料與第一矽化金屬層116的材料相同。由於汲極側選擇電晶體具有第二矽化金屬層200與第二型重摻雜區202而形成歐姆接觸，因此能通過多數載子(Majority Carrier)的直接穿隧(Direct Tunneling)來執行程式化操作。如圖2B所示，第二選擇閘極112施加一程式化電壓使得汲極側選擇電晶體為開啟狀態(on-state)，因此生成多數載子(即電子)並直接穿隧至柱狀通道部108以執行程式化操作。此外，文中雖然使用「第一」、「第二」等來描述不同的元件、區域、膜層，但是這些元件、區域、膜層不應當受限於這些詞彙。而是，這些詞彙僅用於區別一元件、區域、膜層與另一元件、區域或膜層。因此，上述汲極側選擇電晶體也可稱為第一選擇電晶體、上述源極側選擇電晶體也可稱為第二選擇電晶體，而不違背實施例的教示。
圖2C是第二實施例的3D NAND快閃記憶體元件之部分佈局的簡化電路圖，其中的NAND串132與圖1C一樣包括包含第一選擇閘極110的第一選擇電晶體、包含多個控制閘極114的多個記憶胞與包含第二選擇閘極112的第二選擇電晶體。而且，
NAND串132除了可經由直接穿隧來執行抹除操作，也因為第二矽化金屬層200與第二型重摻雜區202的設置而能通過直接穿隧來執行程式化操作。
綜上所述，在上述實施例的3D NAND快閃記憶體元件中，由於源極側選擇電晶體以改良蕭特基能障(MSB)電晶體取代傳統金氧半導體電晶體，因此能通過多數載子的直接穿隧來執行抹除操作，所以與GIDL抹除的速度相比要快速且一致，並可適用於驅動電路置於NAND陣列之下的CuA設計，還不會受到溫度影響抹除速度。在其他實施例中，改良MSB電晶體則做為汲極側選擇電晶體，並且不限定用於執行抹除操作，亦可用於執行程式化操作。另外，若是源極側選擇電晶體與汲極側選擇電晶體同時使用改良MSB電晶體，則可通過多數載子的直接穿隧來達成元件的程式化操作與抹除化操作。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:3D NAND快閃記憶體元件
100:基底
102:源極線
104:堆疊結構
106:位元線
108:柱狀通道部
110:第一選擇閘極
112:第二選擇閘極
114:控制閘極
116:第一矽化金屬層
118:第一型重摻雜區
120、124:絕緣層
122:電荷捕捉層
126:驅動電路
128:介電層
Claims (13)
- 一種3D NAND快閃記憶體元件，包括：基底；源極線，形成於所述基底上；堆疊結構，形成於所述源極線上，所述堆疊結構包括第一選擇電晶體、多個記憶胞與第二選擇電晶體，其中所述第一選擇電晶體包括第一選擇閘極，所述多個記憶胞包括多個控制閘極，所述第二選擇電晶體包括第二選擇閘極；位元線，形成於所述堆疊結構上；以及至少一柱狀通道部，自所述源極線軸向延伸並貫穿所述堆疊結構，以耦接至所述位元線，其中所述第一選擇電晶體包括改良蕭特基能障(MSB)電晶體，並且所述改良蕭特基能障電晶體包括直接接觸之一第一矽化金屬層以及一第一型重摻雜區，以生成多數載子直接穿隧(Direct Tunneling)至所述柱狀通道部來執行程式化操作或者抹除操作。
- 如請求項1所述的3D NAND快閃記憶體元件，更包括驅動電路，位於所述堆疊結構下方的所述基底上。
- 如請求項1所述的3D NAND快閃記憶體元件，其中所述第一選擇電晶體為源極側選擇電晶體，且：所述第一矽化金屬層，形成於所述源極線與所述第一選擇閘極之間，並且藉由一絕緣層與所述第一選擇閘極隔離；以及所述第一型重摻雜區，形成於所述第一矽化金屬層與所述柱 狀通道部之間，並且直接接觸所述第一矽化金屬層以及所述柱狀通道部。
- 如請求項3所述的3D NAND快閃記憶體元件，其中所述第一矽化金屬層的材料包括矽化鎳(NiSiX)、矽化鈷(CoSiX)或矽化鈦(TiSiX)。
- 如請求項1所述的3D NAND快閃記憶體元件，其中所述第一選擇閘極的材料與所述第二選擇閘極的材料包括金屬。
- 如請求項1所述的3D NAND快閃記憶體元件，其中所述多個控制閘極的材料包括多晶矽。
- 如請求項1所述的3D NAND快閃記憶體元件，其中所述柱狀通道部的材料包括n-摻雜多晶矽、p-摻雜多晶矽、或者非摻雜(non-doped)多晶矽。
- 如請求項1所述的3D NAND快閃記憶體元件，其中所述柱狀通道部為實心柱體或空心柱體。
- 如請求項8所述的3D NAND快閃記憶體元件，其中所述空心柱體內更包括一絕緣柱體。
- 如請求項1所述的3D NAND快閃記憶體元件，其中所述第一選擇電晶體係為汲極側選擇電晶體，且：所述第一矽化金屬層，形成於所述位元線與所述第一選擇閘極之間，並且藉由一絕緣層與所述第一選擇閘極隔離；以及所述第一型重摻雜區，形成於所述第一矽化金屬層與所述柱狀通道部之間，並且直接接觸所述第一矽化金屬層以及所述柱狀 通道部。
- 如請求項10所述的3D NAND快閃記憶體元件，其中所述第一矽化金屬層的材料包括矽化鎳(NiSiX)、矽化鈷(CoSiX)或矽化鈦(TiSiX)。
- 如請求項3所述的3D NAND快閃記憶體元件，其中所述第一型重摻雜區包括一n+摻雜區或者p+摻雜區。
- 如請求項10所述的3D NAND快閃記憶體元件，其中所述第一型重摻雜區包括一n+摻雜區或者p+摻雜區。
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