JP2010187001A - 不揮発性メモリ素子及びその製造方法 - Google Patents

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Abstract

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子及びその製造方法が提供される。本発明の不揮発性メモリ素子は、基板と、互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部とを前記基板上に含む半導体構造物と、前記半導体構造物の前記第１部及び第２部に沿って離隔配置されて互いに直列に連結された複数のメモリセルと、を含む。本発明の不揮発性メモリ素子の製造方法は、互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部と、を基板上に含む半導体構造物を前記基板上に形成する段階と、前記半導体構造物の前記第１部及び第２部に沿って離隔配置され、互いに直列に連結された複数のメモリセルを形成する段階と、を含む。
【選択図】図１

Description

本発明は、半導体素子に係り、特に、不揮発性メモリ素子に関する。
電子製品は、その体積が一層小さくなりつつも、高容量のデータ処理を要求している。それによって、このような電子製品に使われる不揮発性メモリ素子の体積を縮小されつつ、その集積度を高める必要がある。このような点で、従来の平面型構造の代わりに、垂直構造を有する不揮発性メモリ素子が考慮されている。
しかし、垂直構造の不揮発性メモリ素子は、その製造過程が複雑であり、経済性及び信頼性に劣ることがある。
本発明の実施形態が解決しようとする課題は、その信頼性及び経済性を高めることができる垂直構造の不揮発性メモリ素子及びその製造方法を提供することである。
しかし、前述の課題は、一例として提供され、本発明の実施形態の課題が、前述の例によって制限されるものではない。
本発明の一形態による不揮発性メモリ素子が提供される。基板が提供される。半導体構造物は、前記基板上の底部と、前記底部から前記基板上に垂直伸張する第１部及び第２部とを含む。複数のメモリセルは、前記半導体構造物の前記第１部及び第２部に沿って離隔配置され、互いに直列に連結される。
前記不揮発性メモリ素子の一例において、前記半導体構造物の前記第１部及び第２部間の埋没絶縁層をさらに含み、前記複数のメモリセルは、前記埋没絶縁層の反対側の前記半導体構造物の前記第１部及び第２部上に配されうる。
前記不揮発性メモリ素子の他の例において、前記複数のメモリセル間に、複数の層間絶縁層がさらに提供されうる。さらに、前記半導体構造物は、前記第１部及び第２部の上端から、前記複数の層間絶縁層上の最上部上に伸張した第１頂上部及び第２頂上部をさらに含みうる。
前記不揮発性メモリ素子の他の例において、ストリング選択トランジスタが前記半導体構造物の前記第１頂上部上にさらに提供され、接地選択トランジスタが、前記半導体構造物の前記第２頂上部上にさらに提供されうる。
前記不揮発性メモリ素子の他の例において、前記複数のメモリセルは、前記半導体構造物の前記第１部及び第２部に沿って伸張する垂直型チャンネル構造を有し、及び／または前記ストリング選択トランジスタ及び前記接地選択トランジスタは、前記半導体構造物の前記第１頂上部及び第２頂上部に沿って伸張する平面型チャンネル構造を有することができる。
本発明の一形態による不揮発性メモリ素子の製造方法が提供される。基板上に、底部と、前記底部から前記基板上に垂直伸張する第１部及び第２部とを含む半導体構造物を形成する。前記半導体構造物の前記第１部及び第２部に沿って離隔配置され、互いに直列に連結された複数のメモリセルを形成する。
前記不揮発性メモリ素子の製造方法の一例において、前記基板上に複数の層間絶縁層及び複数の犠牲層を交互に積層し、前記複数の層間絶縁層及び前記複数の犠牲層をエッチングし、少なくとも１つのトレンチを形成し、前記少なくとも１つのトレンチ内部表面上に、非晶質半導体層を形成できる。さらに、前記半導体構造物は、前記非晶質半導体層を結晶化させて形成できる。
前記不揮発性メモリ素子の製造方法の他の例において、前記非晶質半導体層の結晶化は、電子ビームアニーリングを利用できる。
本発明の一実施形態による不揮発性メモリ素子を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子を示す回路図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 図１０の製造段階で利用される電子ビーム抽出装置を示す概略図である。 本発明の他の実施形態による不揮発性メモリ素子を示す概略的なブロック図である。 本発明の一実施形態によるメモリカードを示す概略である。 本発明の一実施形態による電子システムを示すブロックである。
以下、添付された図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現され、単に本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されていることがある。
本発明の実施形態で、用語は、当該技術分野で一般的に知られた意味を有することができる。例えば、少なくとも一つは、最小限一つ、すなわち一つまたはそれ以上の数を意味できる。
図１は、本発明の一実施形態による不揮発性メモリ素子を示す断面図である。図２は、本発明の一実施形態による不揮発性メモリ素子を示す回路図である。
図１を参照すれば、基板１０５が提供されうる。基板１０５は、半導体物質、例えばＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、またはＩＩ−ＶＩ族酸化物半導体を含むことができる。例えば、ＩＶ族半導体は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムを含むことができる。基板１０５は、バルクウェーハ、またはエピタキシャル層で提供されうる。
少なくとも１つの半導体構造物１３０ａは、基板１０５上に垂直伸張した折り畳み構造（フォールディング構造）を有するように提供されうる。例えば、半導体構造物１３０ａは、底部３１、第１部３２、第２部３３、第１頂上部３４及び／または第２頂上部３５を含むことができる。底部３１は、基板１０５上に配され、第１部３２及び第２部３３は、底部３１の両端部から基板１０５上に、実質的に垂直に伸張しうる。埋没絶縁層１３２は、第１部３２及び第２部３３間の空間を充填するように、底部３１上に提供されうる。
本発明の変形された他の実施例として、前記第１部３２と前記第２部３３は、それぞれ第１側壁部及び第２側壁部として言及することも可能である。
第１頂上部３４は、第１部３２の上端から、基板１０５に実質的に水平に伸張し、第２頂上部３５は、第２部３３の上端から、基板１０５に実質的に水平に伸張しうる。第１頂上部３４及び第２頂上部３５は、第１部３２及び第２部３３から互いに遠ざかる方向に伸張しうる。第１頂上部３４及び第２頂上部３５は、図２に図示されているように、ビットラインＢＬ及び共通ソースラインＣＳＬに、それぞれ連結されうる。
複数の制御ゲート電極１６５は、第１部３２及び第２部３３に沿って離隔配置されうる。例えば、制御ゲート電極１６５は、埋没絶縁層１３２の反対側の第１部３２及び第２部３３上に対称的に配されうる。制御ゲート電極１６５の数は、不揮発性メモリ素子の容量によって適切に選択され、この実施形態の範囲を制限するものではない。
第１部３２及び第２部３３と制御ゲート電極１６５との間には、複数の記録媒体１５０が提供されうる。記録媒体１５０は、第１部３２及び第２部３３上のトンネリング絶縁層１４２、トンネリング絶縁層１４２上の電荷保存層１４４、及び電荷保存層１４４上のブロッキング絶縁層１４６を含むことができる。
積層された制御ゲート電極１６５間には、複数の層間絶縁層１１５が提供されうる。例えば、第１頂上部３４及び第２頂上部３５は、層間絶縁層１１５の最上部上に配されうる。一方、同じ層に配された制御ゲート電極１６５は、素子分離層１６８によって離隔されうる。
図１及び図２を共に参照すれば、制御ゲート電極１６５及び記録媒体１５０は、メモリセルＭＣを構成できる。従って、メモリセルＭＣは、第１部３２及び第２部３３に沿って離隔配置され、互いに直列に連結されうる。制御ゲート電極１６５は、ワードラインＷＬ０，ＷＬ１，・・・，ＷＬｎ−１，ＷＬｎに結合されうる。
記録媒体１５０は、第１部３２及び第２部３３に沿って互いに連結されうる。例えば、記録媒体１５０は、第１部３２及び第２部３３の表面から、制御ゲート電極１６５を覆い包むように伸張し、次に、第１部３２及び第２部３３と層間絶縁層１１５間で伸張しうる。すなわち、記録媒体１５０は、第１部３２及び第２部３３上で、屈曲形状を有することができる。
制御ゲート電極１６５間の第１部３２及び第２部３３の表面付近には、不純物ドーピングによって形成されるＰＮ接合型ソース／ドレイン領域が形成されないことが可能である。従って、メモリセルＭＣ内の半導体構造物１３０ａは、ウェル（well）またはチャンネル（channel）を形成するために、同じ導電型の不純物で連続的にドーピングされていることが可能である。この場合、書込み／読取り動作中でのメモリセルＭＣ間の連結は、電界効果型ソース／ドレインを利用して達成されうる。メモリセルＭＣ間の半導体構造物１３０ａの表面は、制御ゲート電極１６５の側方向電界、すなわち、フリンジング電界（fringing field）を利用し、ターンオンされうる。
電荷保存層１４４は、電荷保存能を有することができる。例えば、電荷保存層１４４は、トラップタイプであって、例えば、シリコン窒化層、量子ドット（quantum dots）またはナノ結晶（nanocrystals）を含むことができる。量子ドットまたはナノ結晶は、導電体、例えば金属または半導体の微細粒子から構成されうる。他の例として、電荷保存層１４４は、フローティングタイプであって、例えばドーピングされたポリシリコンを含むことができる。電荷保存層１４４がフローティングタイプである場合、それらは互いに連結されず、分離される必要がある。トンネリング絶縁層１４２及びブロッキング絶縁層１４６は、酸化膜、窒化膜または高誘電率膜を含むことができる。高誘電率膜は、酸化膜及び窒化膜より高い誘電定数を有する誘電膜を指すことができる。
ストリング選択ゲート電極１８０は、第１頂上部３４上に提供され、接地選択ゲート電極１８５は、第２頂上部３５上に提供されうる。ゲート絶縁層１７０は、ストリング選択ゲート電極１８０及び第１頂上部３４間と、接地選択ゲート電極１８５及び第２頂上部３５との間に提供されうる。
図１及び図２を共に参照すれば、ストリング選択ゲート電極１８０及びゲート絶縁層１７０の積層構造は、ストリング選択トランジスタＴＳを構成でき、接地選択ゲート電極１８５及びゲート絶縁層１７０の積層構造は、接地選択トランジスタＴＧを構成できる。ストリング選択ゲート電極１８０は、ストリング選択ラインＳＳＬに結合され、接地選択ゲート電極１８５は、接地選択ラインＧＳＬに結合されうる。
前述の通り、メモリセルＭＣは、第１部３２及び第２部３３に沿って垂直に伸張する垂直型チャンネル構造を有することができる。一方、ストリング選択トランジスタＴＳ及び接地選択トランジスタＴＧは、基板１０５と平行した方向に伸張する水平型チャンネル構造を有することができる。
ストリング選択トランジスタＴＳ、メモリセルＭＣ及び接地選択トランジスタＴＧは、互いに直列連結され、１つのＮＡＮＤストリングＮＳを構成できる。この実施形態の変形された例で、複数のＮＡＮＤストリングが行列に配されうる。
図２を参照すれば、書込み動作のためには、ビットラインＢＬに０Ｖを印加し、ストリング選択ラインＳＳＬにオン（ＯＮ）電圧を印加し、接地選択ラインＧＳＬにオフ（ＯＦＦ）電圧を印加できる。動作電圧は、ストリング選択トランジスタＴＳをターンオンさせるように、そのスレショルド電圧より大きいか、または同じであり、オフ電圧は、接地選択トランジスタＴＧをターンオフさせるように、そのスレショルド電圧より小さくありうる。メモリセルＭＣのうち選択メモリセルには、書込み電圧を印加し、残りのメモリセルには、パス電圧を印加できる。書込み電圧によって、メモリセルＭＣ内に、Ｆ−Ｎトンネリングによって電荷が注入されうる。パス電圧は、メモリセルＭＣのスレショルド電圧より大きくありえる。
読取り動作のためには、ビットラインＢＬに読取り電圧を印加し、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに、オン電圧を印加できる。メモリセルＭＣのうち選択されたメモリセルには、基準電圧を印加し、残りのメモリセルには、パス電圧を印加できる。
消去動作のためには、メモリセルＭＣの本体に消去電圧を印加し、ワードラインＷＬ０，ＷＬ１，・・・，ＷＬｎ−１，ＷＬｎに０Ｖを印加できる。これにより、メモリセルＭＣのデータが一時に消去されうる。
この実施形態によれば、メモリセルＭＣを折り畳み構造（フォールディング構造）で配置することによって、ＮＡＮＤストリングの垂直高さを低くすることができる。従って、不揮発性メモリ素子は、垂直構造を有しつつも、その高さを適切に調節できる。これにより、不揮発性メモリ素子の信頼性が高まりうる。
図３ないし図１２は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
図３を参照すれば、基板１０５上に、層間絶縁層１１５及び犠牲層１２０を交互に積層する。犠牲層１２０は、層間絶縁層１１５に対してエッチング選択比を有することができる。例えば、層間絶縁層１１５は、酸化物であり、犠牲層１２０は、窒化物でありうる。
図４を参照すれば、層間絶縁層１１５及び犠牲層１２０をエッチングし、複数の第１トレンチ１２５を形成できる。例えば、第１トレンチ１２５は、フォトリソグラフィ及びエッチング技術を利用して形成されうる。
図５を参照すれば、第１トレンチ１２５の内部表面及び層間絶縁層１１５の最上部上に、非晶質半導体層１３０を形成できる。次に、第１トレンチ１２５の内部を充填するように、非晶質半導体層１３０上に、埋没絶縁層１３２を形成できる。例えば、非晶質半導体層１３０及び埋没絶縁層１３２は、化学気相蒸着（ＣＶＤ）を利用して形成できる。
図６を参照すれば、非晶質半導体層１３０間の層間絶縁層１１５及び犠牲層１２０をエッチングし、少なくとも１つの第２トレンチ１３５を形成できる。例えば、第２トレンチ１３５は、フォトリソグラフィ及びエッチング技術を利用して形成できる。
図７を参照すれば、層間絶縁層１１５及び埋没絶縁層１３２は残し、犠牲層１２０を選択的に除去できる。例えば、等方性エッチングを利用し、エッチング液を第２トレンチ１３５から層間絶縁層１１５間に浸透させることができる。例えば、等方性エッチングは、ウェットエッチングまたは化学的ドライエッチング（chemical dry etch）を含むことができる。これにより、層間絶縁層１１５間の犠牲層１２０が除去され、第２トレンチ１３５と連結されたトンネル１４０が形成されうる。トンネル１４０によって、非晶質半導体層１３０が露出されうる。
図８を参照すれば、第２トレンチ１３５（図７）及びトンネル１４０（図７）によって露出された層間絶縁層１１５及び非晶質半導体層１３０の上に、記録媒体１５０を形成できる。記録媒体１５０は、トンネリング絶縁層１４２、電荷保存層１４４及びブロッキング絶縁層１４６を順に蒸着して形成できる。次に、記録媒体１５０上に、第２トレンチ１３５（図７）及びトンネル１４０を充填するように、導電層１５５を形成できる。例えば、記録媒体１５０及び導電層１５５は、エッジ塗布性が高い化学気相蒸着、またはメッキ法を利用して形成できる。
この実施形態で、第２トレンチ１３５（図７）の高さは、非折り畳み構造（ノンフォールディング構造）に比べて半分ほどに低く、従って、アスペクト比（aspect ratio）が小さくなり、記録媒体１５０及び導電層１５５の充填効率が高まりうる。
図９を参照すれば、第２トレンチ１３５（図７）によって露出された導電層１５５（図８）を選択的にエッチングし、制御ゲート電極１６５を形成できる。これにより、制御ゲート電極１６５が互いに分離されうる。
図１０を参照すれば、非晶質半導体層１３０（図９）を電子ビーム（electron beam）アニーリングを利用して結晶化し、半導体構造物１３０ａを形成できる。半導体構造物１３０ａは、底部３１、第１部３２及び第２部３３、第１頂上部３４及び第２頂上部３５を含むことができる。
電子ビームアニーリングは、図１３に図示されているような電子ビーム抽出装置を利用して行うことができる。基板上に適切な電源条件下で、プラズマを形成した後、格子を介して電子ビームを抽出できる。
このような電子ビームを利用し、非晶質シリコン１３０（図９）を熱処理することにより、非晶質シリコン１３０の上部から熱が伝達させられる。これにより、非晶質シリコン１３０の上部から核生成サイズを小さくし、均一な結晶構造の半導体構造物１３０ａを形成できる。
図１１を参照すれば、分離された制御ゲート電極１６５間を離隔させるように、素子分離層１６８を形成できる。次に、第１頂上部３４及び第２頂上部３５上に、ゲート絶縁層１７０及び第２導電層１７５を形成できる。
図１２を参照すれば、第２導電層１７５をパターニングし、ストリング選択ゲート電極１８０及び接地選択ゲート電極１８５を形成できる。第２導電層１７５のパターニングは、フォトリソグラフィ及びエッチング技術を利用できる。
図１４は、本発明の他の実施形態による不揮発性メモリ素子２００を示す概略的なブロック図である。
図１４を参照すれば、ＮＡＮＤセルアレイ２５０は、コア回路ユニット２７０と結合されうる。例えば、ＮＡＮＤセルアレイ２５０は、前述の不揮発性メモリ素子を含むことができる。コア回路ユニット２７０は、制御ロジック２７１、ロウデコーダ２７２、コラムデコーダ２７３、感知増幅器２７４及び／またはページバッファ２７５を含むことができる。
制御ロジック２７１は、ロウデコーダ２７２、コラムデコーダ２７３及び／またはページバッファ２７５と通信しうる。ロウデコーダ２７２は、ストリング選択ラインＳＳＬ、ワードラインＷＬ及び／または接地選択ラインＧＳＬを介して、積層構造のＮＡＮＤセルアレイ２５０と通信しうる。コラムデコーダ２７３は、ビットラインＢＬを介して、ＮＡＮＤセルアレイ２５０と通信しうる。感知増幅器２７４は、ＮＡＮＤセルアレイ２５０から信号が出力されるとき、コラムデコーダ２７３と連結され、ＮＡＮＤセルアレイ２５０に信号が伝えられるときは、コラムデコーダ２７３と連結されない。
例えば、制御ロジック２７１は、ローアドレス信号をロウデコーダ２７２に伝達し、ロウデコーダ２７２は、このような信号をデコーディングし、ストリング選択ラインＳＳＬ、ワードラインＷＬ及び接地選択ラインＧＳＬを介して、ＮＡＮＤセルアレイ２５０に、ローアドレス信号を伝達できる。制御ロジック２７１は、コラムアドレス信号をコラムデコーダ２７３またはページバッファ２７５に伝達し、コラムデコーダ２７３は、この信号をデコーディングし、ビットラインＢＬを介して、ＮＡＮＤセルアレイ２５０にコラムアドレス信号を伝達できる。積層ＮＡＮＤセルアレイ２５０の信号は、コラムデコーダ２７３を介して、感知増幅器２７４に伝達され、ここで増幅されてページバッファ２７５を経て、制御ロジック２７１に伝達されうる。
図１５は、本発明の一実施形態によるメモリカードを示す概略図である。
図１５を参照すれば、メモリカード４００は、ハウジング４３０内に、制御器４１０とメモリ４２０とを含むことができる。制御器４１０とメモリ４２０は、電気的な信号を交換できる。例えば、制御器４１０の命令によって、メモリ４２０と制御器４１０は、データを授受することができる。これにより、メモリカード４００は、メモリ４２０にデータを保存したり、またはメモリ４２０からデータを外部に出力できる。
例えば、メモリ４２０は、図１４の不揮発性メモリ素子２００を含むことができる。このようなメモリカード４００は、多様な携帯用機器のデータ記録媒体として利用されうる。例えば、メモリカード４００は、マルチメディアカード（ＭＭＣ：multi media card）、またはセキュアデジタル（ＳＤ：secure digital）カードを含むことができる。
図１６は、本発明の一実施形態による電子システム５００を示すブロックである。
図１６を参照すれば、電子システム５００は、プロセッサ５１０、入力／出力装置５３０及びメモリチップ５２０を含むことができ、それらは、バス５４０を利用して互いにデータ通信を行える。プロセッサ５１０は、書込みを実行し、システム５００を制御する役割を行える。入力／出力装置５３０は、システム５００のデータを入力または出力するのに利用できる。システム５００は、入力／出力装置５３０を利用し、外部装置、例えばパソコン（ＰＣ）またはネットワークに連結され、外部装置と互いにデータを交換できる。メモリ５２０は、プロセッサ５１０の動作のためのコード及びデータを保存することができる。例えば、メモリ５２０は、図１４の不揮発性メモリ素子２００を含むことができる。
例えば、このような電子システム５００は、メモリ５２０を必要とする多様な電子制御装置を構成でき、例えばモバイルホン（mobile phone）、ＭＰ３プレーヤ、ナビゲーション（navigation）、ソリッドステートディスク（ＳＳ：solid state disk）または家電製品（household appliances）に利用されうる。
発明の特定実施形態についての以上の説明は、例示及び説明を目的に提供された。従って、本発明は、前記実施形態に限定されずに、本発明の技術的思想内で、当該分野の当業者によって、前記実施形態を組み合わせて実施するなど、さまざまな多くの修正及び変更が可能であることは明白である。
３１ 底部
３２ 第１部
３３ 第２部
３４ 第１頂上部
３５ 第２頂上部
１０５，２１０ 基板
１１５ 層間絶縁層
１２０ 犠牲層
１２５ 第１トレンチ層
１３０ 非晶質シリコン
１３０ａ 半導体構造物
１３２ 埋没絶縁層
１３５ 第２トレンチ層
１４０ トンネル
１４２ トンネリング絶縁層
１４４ 電荷保存層
１４６ ブロッキング絶縁層
１５０ 記録媒体
１６５ 制御ゲート電極
１６８ 素子分離層
１７０ ゲート絶縁層
１７５ 第２導電層
１８０ ストリング選択ゲート電極
１８５ 接地選択ゲート電極
２００ 不揮発性メモリ素子
２２０ シリコン酸化層
２３０ シリコンエピ層
２５０ ＮＡＮＤセルアレイ
２７０ コア回路ユニット
２７１ 制御ロジック
２７２ ロウデコーダ
２７３ カラムデコーダ
２７４ 感知増幅器
２７５ ページバッファ
４００ メモリカード
４１０ 制御器
４２０，５２０ メモリ
４３０ ハウジング
５００ 電子システム
５１０ プロセッサ
５３０ 入力／出力装置
５４０ バス
ＢＬ ビットライン
ＣＳＬ 共通ソースライン
ＧＳＬ 接地選択ライン
ＭＣ メモリセル
ＮＳ ＮＡＮＤストリング
ＳＳＬ ストリング選択ライン
ＴＧ 接地選択トランジスタ
ＴＳ ストリング選択トランジスタ
ＷＬ ワードライン

Claims (18)

  1. 基板と、
    互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部とを前記基板上に含む半導体構造物と、
    前記半導体構造物の前記第１部及び第２部に沿って離隔配置されて互いに直列に連結された複数のメモリセルと、を含むことを特徴とする不揮発性メモリ素子。
  2. 前記半導体構造物の前記第１部及び第２部間の埋没絶縁層をさらに含み、
    前記複数のメモリセルは、前記埋没絶縁層の反対側の前記半導体構造物の前記第１部及び第２部上に配されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記複数のメモリセルは、
    前記半導体構造物の前記第１部及び第２部に沿って離隔配置された複数の制御ゲート電極と、
    前記第１部及び第２部と前記複数の制御ゲート電極との間の複数の記録媒体と、を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  4. 前記複数の記録媒体は、前記半導体構造物の各部上で連結されたことを特徴とする請求項３に記載の不揮発性メモリ素子。
  5. 前記複数の記録媒体は、前記半導体構造物の各部上で、前記複数の制御ゲート電極を覆い包みつつ、屈曲して伸張することを特徴とする請求項４に記載の不揮発性メモリ素子。
  6. 前記複数の記録媒体は、
    前記半導体構造物の前記第１部及び第２部上の複数のトンネリング絶縁層と、
    前記複数のトンネリング絶縁層上の複数の電荷保存層と、
    前記複数の電荷保存層上の複数のブロッキング絶縁層と、を含むことを特徴とする請求項３に記載の不揮発性メモリ素子。
  7. 前記複数のメモリセル間の複数の層間絶縁層をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  8. 前記半導体構造物は、前記第１部及び第２部の上端から、前記複数の層間絶縁層上の最上部上に伸張した第１頂上部及び第２頂上部をさらに含むことを特徴とする請求項７に記載の不揮発性メモリ素子。
  9. 前記半導体構造物の前記第１頂上部上のストリング選択トランジスタと、
    前記半導体構造物の前記第２頂上部上の接地選択トランジスタと、をさらに含むことを特徴とする請求項８に記載の不揮発性メモリ素子。
  10. 前記ストリング選択トランジスタ及び前記接地選択トランジスタは、前記半導体構造物の前記第１頂上部及び第２頂上部に沿って伸張する平面型チャンネル構造を有することを特徴とする請求項９に記載の不揮発性メモリ素子。
  11. 前記複数のメモリセルは、前記半導体構造物の前記第１部及び第２部に沿って伸張する垂直型チャンネル構造を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
  12. 互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部と、を基板上に含む半導体構造物を前記基板上に形成する段階と、
    前記半導体構造物の前記第１部及び第２部に沿って離隔配置され、互いに直列に連結された複数のメモリセルを形成する段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
  13. 前記基板上に複数の層間絶縁層及び複数の犠牲層を交互に積層する段階と、
    前記複数の層間絶縁層及び前記複数の犠牲層をエッチングし、少なくとも１つのトレンチを形成する段階と、
    前記少なくとも１つのトレンチの内部表面上に、非晶質半導体層を形成する段階と、をさらに含み、
    前記半導体構造物は、前記非晶質半導体層を結晶化させて形成することを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
  14. 前記非晶質半導体層の結晶化は、電子ビームアニーリングを利用することを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
  15. 前記非晶質半導体層の結晶化前に、前記少なくとも１つのトレンチを充填するように前記非晶質半導体層上に埋没絶縁層を形成する段階をさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
  16. 前記非晶質半導体層の結晶化前に、前記複数の犠牲層を選択的に除去し、前記少なくとも１つのトレンチと連結された複数のトンネルを形成する段階と、
    前記複数のトンネル内に複数の記録媒体を形成する段階と、
    前記複数の記録媒体上に、前記複数のトンネルを充填するように、複数の制御ゲート電極を形成する段階と、をさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
  17. 前記半導体構造物は、前記第１部及び第２部の上端から、前記複数の層間絶縁層上の最上部上に伸張した第１頂上部及び第２頂上部をさらに含むように形成することを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
  18. 前記半導体構造物の前記第１頂上部上に、ストリング選択トランジスタを形成する段階と、
    前記半導体構造物の前記第２頂上部上に、接地選択トランジスタを形成する段階と、をさらに含むことを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199312A (ja) * 2009-02-25 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2013098563A (ja) * 2011-10-28 2013-05-20 Samsung Electronics Co Ltd メモリ装置
JP2014500609A (ja) * 2010-10-14 2014-01-09 ユ−ジーン テクノロジー カンパニー．リミテッド ３次元構造のメモリ素子を製造する方法及び装置
JP2014500608A (ja) * 2010-10-14 2014-01-09 ユ−ジーン テクノロジー カンパニー．リミテッド ３次元構造のメモリ素子を製造する方法及び装置
JP2014512698A (ja) * 2011-04-28 2014-05-22 マイクロン テクノロジー， インク． 多数の層を備える半導体装置および方法
US8963231B2 (en) 2011-03-29 2015-02-24 Samsung Electronics Co., Ltd. Three dimensional semiconductor memory devices and methods of fabricating the same
JP2016028428A (ja) * 2015-08-31 2016-02-25 株式会社東芝 不揮発性半導体記憶装置
JP2016034009A (ja) * 2014-07-30 2016-03-10 ピーエスケー・インコーポレーテッド 基板処理装置及び基板処理方法
JP2017017321A (ja) * 2015-06-30 2017-01-19 エイチジーエスティーネザーランドビーブイ 電気めっき相変化スイッチ
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
JP2019091871A (ja) * 2017-11-15 2019-06-13 ドシリコン カンパニー，リミテッド フェーシングバーを有するｎａｎｄフラッシュメモリ装置およびその製造方法
US10803944B2 (en) 2012-06-15 2020-10-13 Micron Technology, Inc. Architecture for 3-D NAND memory
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8614124B2 (en) 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US8071453B1 (en) 2009-04-24 2011-12-06 Cypress Semiconductor Corporation Method of ONO integration into MOS flow
US9102522B2 (en) 2009-04-24 2015-08-11 Cypress Semiconductor Corporation Method of ONO integration into logic CMOS flow
JP2010278233A (ja) * 2009-05-28 2010-12-09 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR101149619B1 (ko) * 2010-11-19 2012-05-25 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8625322B2 (en) * 2010-12-14 2014-01-07 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with low current structures and methods thereof
CN102184740B (zh) * 2011-01-31 2013-10-09 清华大学 垂直折叠式存储器阵列结构
US8445347B2 (en) * 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
KR101842237B1 (ko) * 2011-04-19 2018-03-27 삼성전자주식회사 3차원 반도체 메모리 소자 및 이를 제조하는 방법
KR101865566B1 (ko) * 2011-09-08 2018-06-11 삼성전자주식회사 수직형 메모리 장치의 제조 방법
JP5551132B2 (ja) * 2011-09-16 2014-07-16 株式会社東芝 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
KR20130066950A (ko) 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
CN108899273B (zh) * 2012-03-29 2024-02-09 经度快闪存储解决方案有限责任公司 将ono集成到逻辑cmos流程中的方法
KR20140018540A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8946807B2 (en) * 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
CN105789272A (zh) * 2014-12-22 2016-07-20 旺宏电子股份有限公司 半导体结构及其制造方法
US9608000B2 (en) 2015-05-27 2017-03-28 Micron Technology, Inc. Devices and methods including an etch stop protection material
KR102509915B1 (ko) * 2015-08-31 2023-03-15 삼성전자주식회사 반도체 메모리 소자

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06338602A (ja) * 1993-05-28 1994-12-06 Toshiba Corp 半導体記憶装置及びその製造方法
JP2007180389A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体記憶装置及びその製造方法
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP2008072051A (ja) * 2006-09-15 2008-03-27 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2008171838A (ja) * 2007-01-05 2008-07-24 Toshiba Corp 半導体装置
JP2008244485A (ja) * 2007-03-27 2008-10-09 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法
JP2009094236A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100553687B1 (ko) * 2003-05-29 2006-02-24 삼성전자주식회사 축소가능한 2개의 트랜지스터 기억 소자 및 그 형성방법
US7098502B2 (en) * 2003-11-10 2006-08-29 Freescale Semiconductor, Inc. Transistor having three electrically isolated electrodes and method of formation
KR100620223B1 (ko) * 2004-12-31 2006-09-08 동부일렉트로닉스 주식회사 스플릿 게이트 플래쉬 이이피롬의 제조방법
JP4445514B2 (ja) * 2007-04-11 2010-04-07 株式会社東芝 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06338602A (ja) * 1993-05-28 1994-12-06 Toshiba Corp 半導体記憶装置及びその製造方法
JP2007180389A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体記憶装置及びその製造方法
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP2008072051A (ja) * 2006-09-15 2008-03-27 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2008171838A (ja) * 2007-01-05 2008-07-24 Toshiba Corp 半導体装置
JP2008244485A (ja) * 2007-03-27 2008-10-09 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法
JP2009094236A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199312A (ja) * 2009-02-25 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2014500609A (ja) * 2010-10-14 2014-01-09 ユ−ジーン テクノロジー カンパニー．リミテッド ３次元構造のメモリ素子を製造する方法及び装置
JP2014500608A (ja) * 2010-10-14 2014-01-09 ユ−ジーン テクノロジー カンパニー．リミテッド ３次元構造のメモリ素子を製造する方法及び装置
US8963231B2 (en) 2011-03-29 2015-02-24 Samsung Electronics Co., Ltd. Three dimensional semiconductor memory devices and methods of fabricating the same
US9972638B2 (en) 2011-03-29 2018-05-15 Samsung Electronics Co., Ltd. Methods of fabricating three-dimensional semiconductor devices
JP2014512698A (ja) * 2011-04-28 2014-05-22 マイクロン テクノロジー， インク． 多数の層を備える半導体装置および方法
US10580790B2 (en) 2011-04-28 2020-03-03 Micron Technology, Inc. Semiconductor apparatus with multiple tiers, and methods
US11653497B2 (en) 2011-04-28 2023-05-16 Micron Technology, Inc. Semiconductor apparatus with multiple tiers, and methods
US9704876B2 (en) 2011-04-28 2017-07-11 Micron Technology, Inc. Semiconductor apparatus with multiple tiers, and methods
US11145673B2 (en) 2011-04-28 2021-10-12 Micron Technology, Inc. Semiconductor apparatus with multiple tiers, and methods
JP2013098563A (ja) * 2011-10-28 2013-05-20 Samsung Electronics Co Ltd メモリ装置
US11380397B2 (en) 2012-06-15 2022-07-05 Micron Technology, Inc. Architecture for 3-D NAND memory
US10803944B2 (en) 2012-06-15 2020-10-13 Micron Technology, Inc. Architecture for 3-D NAND memory
JP2016034009A (ja) * 2014-07-30 2016-03-10 ピーエスケー・インコーポレーテッド 基板処理装置及び基板処理方法
TWI559398B (zh) * 2014-07-30 2016-11-21 Psk有限公司 基板處理裝置及基板處理方法
JP2017017321A (ja) * 2015-06-30 2017-01-19 エイチジーエスティーネザーランドビーブイ 電気めっき相変化スイッチ
JP2016028428A (ja) * 2015-08-31 2016-02-25 株式会社東芝 不揮発性半導体記憶装置
US10510414B2 (en) 2016-05-06 2019-12-17 Micron Technology, Inc. 3D NAND memory Z-decoder
US10978155B2 (en) 2016-05-06 2021-04-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US10074431B2 (en) 2016-05-06 2018-09-11 Micron Technology, Inc. 3D NAND memory Z-decoder
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
JP2019091871A (ja) * 2017-11-15 2019-06-13 ドシリコン カンパニー，リミテッド フェーシングバーを有するｎａｎｄフラッシュメモリ装置およびその製造方法
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
US11862238B2 (en) 2019-08-21 2024-01-02 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array

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