KR20100091835A - 수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 반도체 구조물은 기판 상의 바닥부 및 상기 바닥부로부터 상기 기판 상으로 수직 신장하는 제 1 및 제 2 측벽부들을 포함한다. 복수의 메모리셀들은 상기 반도체 구조물의 상기 제 1 및 제 2 측벽부들을 따라서 이격 배치되고, 서로 직렬로 연결된다.
Description
본 발명은 반도체 소자에 관한 것이고, 특히 수직 폴딩 구조의 비휘발성 메모리 소자에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 비휘발성 메모리 소자의 부피를 줄이면서 그 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 평면형 구조 대신에 수직 구조를 갖는 비휘발성 메모리 소자가 고려되고 있다.
하지만, 수직 구조의 비휘발성 메모리 소자는 그 제조 과정이 복잡해서 경제성 및 신뢰성이 떨어질 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 그 신뢰성 및 경제성을 높일 수 있는 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
하지만, 전술한 기술적 과제는 예로써 제공되었고, 본 발명이 이루고자하는 기술적 과제가 전술한 예에 의해서 제한되지는 않는다.
본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 기판이 제공된다. 반도체 구조물은 상기 기판 상의 바닥부 및 상기 바닥부로부터 상기 기판 상으로 수직 신장하는 제 1 및 제 2 측벽부들을 포함한다. 복수의 메모리셀들은 상기 반도체 구조물의 상기 제 1 및 제 2 측벽부들을 따라서 이격 배치되고, 서로 직렬로 연결된다.
상기 비휘발성 메모리 소자의 일 예에 있어서, 상기 반도체 구조물의 상기 제 1 및 제 2 측벽부들 사이의 매몰 절연층을 더 포함하고, 상기 복수의 메모리셀들은 상기 매몰 절연층 반대편의 상기 반도체 구조물의 상기 제 1 및 제 2 측벽부들 상에 배치될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 상기 복수의 메모리셀들 사이에 복수의 층간 절연층들이 더 제공될 수 있다. 나아가, 상기 반도체 구조물은 상기 제 1 및 제 2 측벽부들의 상단으로부터 상기 복수의 층간 절연층들 상의 최상부상들 상으로 신장된 제 1 및 제 2 정상부들을 더 포함 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 스트링 선택 트랜지스터가 상기 반도체 구조물의 상기 제 1 정상부 상에 더 제공되고, 접지 선택 트랜지스터가 상기 반도체 구조물의 상기 제 2 정상부 상에 더 제공될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 상기 복수의 메모리셀들은 상기 반도체 구조물의 상기 제 1 및 제 2 측벽들을 따라 신장하는 수직형 채널 구조를 갖고 그리고/또는 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 상기 반도체 구조물의 상기 제 1 및 제 2 정상부들을 따라 신장하는 평면형 채널 구조를 가질 수 있다.
본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 기판 상에 바닥부 및 상기 바닥부로부터 상기 기판 상으로 수직 신장하는 제 1 및 제 2 측벽부들을 포함하는 반도체 구조물을 형성한다. 상기 반도체 구조물의 상기 제 1 및 제 2 측벽부들을 따라서 이격 배치되고 서로 직렬로 연결된 복수의 메모리셀들을 형성한다.
상기 비휘발성 메모리 소자의 제조 방법의 일 예에 있어서, 상기 기판 상에 복수의 층간 절연층들 및 복수의 희생층들을 교대로 적층하고, 상기 복수의 층간 절연층들 및 상기 복수의 희생층들을 식각하여 적어도 하나의 트렌치를 형성하고, 상기 적어도 하나의 트렌치 내부 표면 상에 비정질 반도체층을 형성할 수 있다. 나아가, 상기 반도체 구조물은 상기 비정질 반도체층을 결정화하여 형성할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 있어서, 상기 비정질 반도체층의 결정화는 전자빔 어닐을 이용할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에 따르면, 낸드 스트링을 폴딩(folding) 구조로 배치함으로써 그 수직 높이를 낮출 수 있다. 따라서 비휘발성 메모리 소자는 수직 구조를 가지면서도 그 높이를 적절하게 조절할 수 있다. 이에 따라, 비휘발성 메모리 소자의 신뢰성이 높아질 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 수직 적층 구조의 메모리셀들을 동시에 형성할 수 있어서 경제적이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 용어들은 해당 기술분야에서 통상적으로 알려진 의미를 가질 수 있다. 예를 들어, 적어도 하나는 최소한 하나, 즉 하나 또는 그 이상의 수를 의미할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면 도이다. 도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이다.
도 1을 참조하면, 기판(105)이 제공될 수 있다. 기판(105)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(105)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수 있다.
적어도 하나의 반도체 구조물(130a)은 기판(105) 상에 수직 신장된 폴딩 구조를 갖도록 제공될 수 있다. 예를 들어, 반도체 구조물(130a)은 바닥부(31), 제 1 측벽부(32), 제 2 측벽부(33), 제 1 정상부(34) 및/또는 제 2 정상부(35)를 포함할 수 있다. 바닥부(31)는 기판(105) 상에 배치되고, 제 1 및 제 2 측벽부들(32, 33)은 바닥부(31)의 양단부로부터 기판(105) 상으로 실질적으로 수직으로 신장될 수 있다. 매몰 절연층(132)은 제 1 및 제 2 측벽부들(32, 33) 사이의 공간을 채우도록 바닥부(31) 상에 제공될 수 있다.
제 1 정상부(34)는 제 1 측벽부(32)의 상단으로부터 기판(105)에 실질적으로 수평하게 신장되고, 제 2 정상부(35)는 제 2 측벽부(33)의 상단으로부터 기판(105)에 실질적으로 수평하게 신장될 수 있다. 제 1 및 제 2 정상부들(34, 35)은 제 1 및 제 2 측벽부들(32, 33)로부터 서로 멀어지는 방향으로 신장될 수 있다. 제 1 및 제 2 정상부들(34, 35)은 도 2에 도시된 바와 같이 비트 라인(BL) 및 공통 소오스 라인(CSL)에 각각 연결될 수 있다.
복수의 제어 게이트 전극들(165)은 제 1 및 제 2 측벽부들(32, 33)을 따라서 이격 배치될 수 있다. 예를 들어, 제어 게이트 전극들(165)은 매몰 절연층(132) 반대편의 제 1 및 제 2 측벽부들(32, 33) 상에 대칭적으로 배치될 수 있다. 제어 게이트 전극들(165)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다.
제 1 및 제 2 측벽부들(32, 33) 및 제어 게이트 전극들(165) 사이에는 복수의 저장 매체들(150)이 제공될 수 있다. 저장 매체들(150)은 제 1 및 제 2 측벽부들(32, 33) 상의 터널링 절연층들(142), 터널링 절연층들(142) 상의 전하 저장층들(144) 및 전하 저장층들(144) 상의 블로킹 절연층들(146)을 포함할 수 있다.
적층된 제어 게이트 전극들(165) 사이에는 복수의 층간 절연층들(115)이 제공될 수 있다. 예를 들어, 제 1 및 제 2 정상부들(34, 35)은 층간 절연층들(115)의 최상부 상에 배치될 수 있다. 한편, 같은 층에 배치된 제어 게이트 전극들(165)은 소자 분리층(168)에 의해서 이격될 수 있다.
도 1 및 도 2를 같이 참조하면, 제어 게이트 전극들(165) 및 저장 매체들(150)은 메모리셀들(MC)을 구성할 수 있다. 따라서 메모리셀들(MC)은 제 1 및 제 2 측벽부들(32, 33)을 따라서 이격 배치되고, 서로 직렬로 연결될 수 있다. 제어 게이트 전극들(165)은 워드 라인들(WL0, WL1 ... WLn-1, WLn)에 결합될 수 있다.
저장 매체들(150)은 각 측벽부(32, 33)를 따라서 서로 연결될 수 있다. 예를 들어, 저장 매체들(150)은 각 측벽부(32, 33)의 표면으로부터 제어 게이트 전극들(165)을 감싸도록 신장되고 이어서 각 측벽부(32, 33)와 층간 절연층들(115) 사이로 신장될 수 있다. 즉, 저장 매체들(150)은 각 측벽부(32, 33) 상에서 굴곡 형 상을 가질 수 있다.
제어 게이트 전극들(165) 사이의 제 1 및 제 2 측벽부들(31, 32)의 표면 부근에는 불순물 도핑에 의해서 형성되는 PN 접합형 소오스/드레인 영역이 형성되지 않을 수 있다. 따라서 메모리셀들(MC) 내의 반도체 구조물(130a)은 웰(well) 또는 채널(channel)을 형성하기 위해서 동일한 도전형의 불순물들로 연속적으로 도핑되어 있을 수 있다. 이 경우, 프로그램/읽기 동작 중 메모리셀들(MC) 사이의 연결은 전계효과형 소오스/드레인을 이용하여 달성될 수 있다. 메모리셀들(MC) 사이의 반도체 구조물(130a)의 표면은 제어 게이트 전극들(165)의 측방향 전계, 즉 프린징 전계(fringing field)를 이용해서 턴-온(turn-on)될 수 있다.
전하 저장층들(144)은 전하 저장 능력을 가질 수 있다. 예를 들어, 전하 저장층들(144)은 트랩 타입일 수 있고, 예컨대 실리콘 질화층, 양자 도트(quantum dots) 또는 나노크리스탈(nanocrystals)을 포함할 수 있다. 양자 도트 또는 나노크리스탈은 도전체, 예컨대 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 다른 예로, 전하 저장층들(144)은 플로팅 타입일 수 있고, 예컨대 도핑된 폴리실리콘을 포함할 수 있다. 전하 저장층들(144)이 플로팅 타입인 경우, 이들은 서로 연결되지 않고 분리될 필요가 있다. 터널링 절연층들(142) 및 블로킹 절연층들(146)은 산화막, 질화막 또는 고유전율막을 포함할 수 있다. 고유전율막은 산화막 및 질화막보다 높은 유전 상수를 갖는 유전막을 지칭할 수 있다.
스트링 선택 게이트 전극(180)은 제 1 정상부(34) 상에 제공되고, 접지 선택 게이트 전극(185)은 제 2 정상부(35) 상에 제공될 수 있다. 게이트 절연층(170)은 스트링 선택 게이트 전극(180) 및 제 1 정상부(34) 사이 및 접지 선택 게이트 전극(185) 및 제 2 정상부(35) 사이에 제공될 수 있다.
도 1 및 도 2를 같이 참조하면, 스트링 선택 게이트 전극(180) 및 게이트 절연층(170)의 적층 구조는 스트링 선택 트랜지스터(TS)를 구성할 수 있고, 접지 선택 게이트 전극(180) 및 게이트 절연층(170)의 적층 구조는 접지 선택 트랜지스터(TG)를 구성할 수 있다. 스트링 선택 게이트 전극(180)은 스트링 선택 라인(SSL)에 결합되고, 접지 선택 게이트 전극(185)은 접지 선택 라인(GSL)에 결합될 수 있다.
전술한 바에 따르면, 메모리셀들(MC)은 제 1 및 제 2 측벽부들(32, 33)을 따라서 수직으로 신장하는 수직형 채널 구조를 가질 수 있다. 반면, 스트링 선택 트랜지스터(TS) 및 접지 선택 트랜지스터(TG)는 기판(105)과 평행한 방향으로 신장하는 수평형 채널 구조를 가질 수 있다.
스트링 선택 트랜지스터(TS), 메모리셀들(MC) 및 접지 선택 트랜지스터(TG)는 서로 직렬 연결되어 하나의 낸드 스트링(NS)을 구성할 수 있다. 이 실시예의 변형된 예에서, 복수의 낸드 스트링들이 행렬로 더 배치될 수 있다.
도 2를 참조하면, 프로그램 동작을 위해서는 비트 라인(BL)에 0V를 인가하고, 스트링 선택 라인(SSL)에 온(on) 전압을 인가하고, 접지 선택 라인(GSL)에 오프(off) 전압을 인가할 수 있다. 동작 전압은 스트링 선택 트랜지스터(TS)를 턴-온(turn-on) 시키도록 그 문턱 전압보다 크거나 같고, 오프 전압은 접지 선택 트랜지스터(TG)를 턴-오프(turn-off) 시키도록 그 문턱 전압보다 작을 수 있다. 메모리 셀들(MC) 중 선택 메모리셀에는 프로그램 전압을 인가하고, 나머지 메모리셀들에는 패스 전압을 인가할 수 있다. 프로그램 전압에 의해서 메모리셀들(MC) 내로 F-N 터널링에 의해서 전하가 주입될 수 있다. 패스 전압은 메모리셀들(MC)의 문턱 전압보다 클 수 있다.
읽기 동작을 위해서는 비트 라인(BL)에 읽기 전압을 인가하고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 온 전압을 인가할 수 있다. 메모리셀들(MC) 중 선택된 메모리셀에는 기준 전압을 인가하고, 나머지 메모리셀들에는 패스 전압을 인가할 수 있다.
소거 동작을 위해서는, 메모리셀들(MC)의 바디에 소거 전압을 인가하고, 워드 라인들(WL0, WL1 ... WLn-1, WLn)에 0V를 인가할 수 있다. 이에 따라, 메모리셀들(MC)의 데이터가 일시에 소거될 수 있다.
이 실시예에 따르면, 메모리셀들(MC)을 폴딩(folding) 구조로 배치함으로써 낸드 스트링의 수직 높이를 낮출 수 있다. 따라서 비휘발성 메모리 소자는 수직 구조를 가지면서도 그 높이를 적절하게 조절할 수 있다. 이에 따라, 비휘발성 메모리 소자의 신뢰성이 높아질 수 있다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 3을 참조하면, 기판(105) 상에 층간 절연층들(115) 및 희생층들(120)을 교대로 적층할 수 있다. 희생층들(120)은 층간 절연층들(115)에 대해서 식각 선택 비를 가질 수 있다. 예를 들어, 층간 절연층들(115)은 산화물이고, 희생층들(120)은 질화물일 수 있다.
도 4를 참조하면, 층간 절연층들(115) 및 희생층들(120)을 식각하여 복수의 제 1 트렌치들(125)을 형성할 수 있다. 예를 들어, 제 1 트렌치들(125)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다.
도 5를 참조하면, 제 1 트렌치들(125)의 내부 표면 및 층간 절연층들(115)의 최상 부 상으로 비정질 반도체층(130)을 형성할 수 있다. 이어서, 제 1 트렌치들(125)의 내부를 채우도록 비정질 반도체층(130) 상에 매몰 절연층(132)을 형성할 수 있다. 예를 들어, 비정질 반도체층(130) 및 매몰 절연층(132)은 화학기상증착(CVD)을 이용하여 형성할 수 있다.
도 6을 참조하면, 비정질 반도체층들(130) 사이의 층간 절연층들(115) 및 희생층들(120)을 식각하여 적어도 하나의 제 2 트렌치(135)를 형성할 수 있다. 예를 들어, 제 2 트렌치(135)는 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다.
도 7을 참조하면, 층간 절연층들(115) 및 매몰 절연층들(132)은 남기고 희생층들(120)을 선택적으로 제거할 수 있다. 예를 들어, 등방성 식각을 이용하여 에천트를 제 2 트렌치(135)로부터 층간 절연층들(115) 사이로 침투시킬 수 있다. 예를 들어, 등방성 식각은 습식 식각 또는 화학적 건식 식각(chemical dry etch)을 포함할 수 있다. 이에 따라, 층간 절연층들(115) 사이의 희생층들(120)이 제거되어 제 2 트렌치(135)와 연결된 터널들(140)이 형성될 수 있다. 터널들(140)에 의해서 비 정질 반도체층들(130)의 측벽들이 노출될 수 있다.
도 8을 참조하면, 제 2 트렌치(도 7의 135) 및 터널들(도 7의 140)에 의해서 노출된 층간 절연층들(115) 및 비정질 반도체층들(130)의 측벽들 상에 저장 매체(150)를 형성할 수 있다. 저장 매체(150)는 터널링 절연층(142), 전하 저장층(144) 및 블로킹 절연층(146)을 순차로 증착하여 형성할 수 있다. 이어서, 저장 매체(150) 상에 제 2 트렌치(도 7의 135) 및 터널들(140)을 채우도록 도전층(155)을 형성할 수 있다. 예를 들어, 저장 매체(150) 및 도전층(155)은 모서리 도포성이 높은 화학기상증착 또는 도금법을 이용하여 형성할 수 있다.
이 실시예에서, 제 2 트렌치(도 7의 135)의 높이는 비폴딩 구조에 비해서 절반 정도로 낮고, 따라서 애스펙트비(aspect ratio)가 작아져 저장 매체(150) 및 도전층(155)의 충진 효율이 높아질 수 있다.
도 9를 참조하면, 제 2 트렌치(도 7의 135)에 의해서 노출된 도전층(도 8의 155)을 선택적으로 식각하여 제어 게이트 전극들(165)을 형성할 수 있다. 이에 따라, 제어 게이트 전극들(165)이 서로 분리될 수 있다.
도 10을 참조하면, 비정질 반도체층(도 9의 130)을 전자빔(electron beam) 어닐을 이용하여 결정화하여 반도체 구조물(130a)을 형성할 수 있다. 반도체 구조물(130a)은 바닥부(31), 제 1 및 제 2 측벽부들(32, 33) 및 제 1 및 제 2 정상부들(34, 35)을 포함할 수 있다.
전자빔 어닐은 도 13에 도시된 바와 같은 전자빔 추출 장치를 이용하여 수행할 수 있다. 기판 위에서 적절한 전원 조건 하에서 플라즈마를 형성한 후 격자를 통해서 전자빔을 추출할 수 있다.
이러한 전자빔을 이용하여 비정질 실리콘(도 9의 130)을 열처리함으로써, 비정질 실리콘(130)의 상부로부터 열이 전달되게 할 수 있다. 이에 따라, 비정질 실리콘(130)의 상부에서 핵생성 크기를 줄여서 균일한 결정 구조의 반도체 구조물(130a)을 형성할 수 있다. 이러한 반도체 구조물(130a)의 거칠기는 종래의 다른 방법에 의한 것보다 매우 우수하였다.
예를 들어, 도 14에 도시된 바와 같이, 전자빔 어닐을 통해서 기판(210) 상에 실리콘 산화막(220)을 개재하여 거칠기가 매우 작고 균일한 두께의 실리콘 에피층(230)을 형성할 수 있었다.
도 11을 참조하면, 분리된 제어 게이트 전극들(65) 사이를 이격시키도록 소자 분리층(168)을 형성할 수 있다. 이어서, 제 1 정상부(34) 및 제 2 정상부(35) 상에 게이트 절연층(170) 및 제 2 도전층(175)을 형성할 수 있다.
도 12를 참조하면, 제 2 도전층(175)을 패터닝하여 스트링 선택 게이트 전극(180) 및 접지 선택 게이트 전극(185)을 형성할 수 있다. 제 2 도전층(175)의 패터닝은 포토리소그래피 및 식각 기술을 이용할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(200)를 보여주는 개략적인 블록도이다.
도 12를 참조하면, 낸드 셀어레이(250)는 코어 회로 유닛(270)과 결합될 수 있다. 예를 들어, 낸드 셀어레이(250)는 전술한 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유닛(270)은 제어 로직(271), 로우 디코더(272), 칼럼 디코 더(273), 감지 증폭기(274) 및/또는 페이지 버퍼(275)를 포함할 수 있다.
제어 로직(271)은 로우 디코더(272), 칼럼 디코더(273) 및/또는 페이지 버퍼(275)와 통신할 수 있다. 로우 디코더(272)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및/또는 접지 선택 라인들(GSL)을 통해서 적층 구조의 낸드 셀어레이(250)와 통신할 수 있다. 칼럼 디코더(273)는 비트 라인들(BL)을 통해서 낸드 셀어레이(250)와 통신할 수 있다. 감지 증폭기(274)는 낸드 셀어레이(250)로부터 신호가 출력될 때 칼럼 디코더(273)와 연결되고, 낸드 셀어레이(250)로 신호가 전달될 때는 칼럼 디코더(273)와 연결되지 않을 수 있다.
예를 들어, 제어 로직(271)은 로우 어드레스 신호를 로우 디코더(272)에 전달하고, 로우 디코더(272)는 이러한 신호들을 디코딩하여 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해서 낸드 셀어레이(250)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(271)은 칼럼 어드레스 신호를 칼럼 디코더(273) 또는 페이지 버퍼(275)에 전달하고, 칼럼 디코더(273)는 이 신호를 디코딩하여 비트 라인들(BL)을 통해서 낸드 셀어레이(250)에 칼럼 어드레스 신호를 전달할 수 있다. 적층 낸드 셀어레이(250)의 신호는 칼럼 디코더들(273)을 통해서 감지 증폭기(274)에 전달되고, 여기에서 증폭되어 페이지 버퍼(275)를 거쳐서 제어 로직(271)에 전달될 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 16을 참조하면, 메모리 카드(400)는 하우징(430) 내에 제어기(410)와 메모리(420)를 포함할 수 있다. 제어기(410)와 메모리(420)는 전기적인 신호를 교환 할 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리(420)와 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리(420)는 도 15의 비휘발성 메모리 소자(200)를 포함할 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(400)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 17은 본 발명의 일 실시예에 따른 전자 시스템(500)을 보여주는 블록이다.
도 17을 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 메모리 칩(520)을 포함할 수 있고, 이들은 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(420)는 도 15의 비휘발성 메모리 소자(200)를 포함할 수 있다.
예를 들어, 이러한 전자 시스템(500)은 메모리(520)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이 어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도이고;
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 3 내지 도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이고;
도 13은 도 10의 제조 단계에서 이용되는 전자빔 추출 장치를 보여주는 개략도이고;
도 14는 도 13의 전자빔 추출 장치를 이용한 실험예를 보여주는 사진이고;
도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이고;
도 16은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고; 그리고
도 17은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록이다.
Claims (18)
- 기판;상기 기판 상의 바닥부 및 상기 바닥부로부터 상기 기판 상으로 수직 신장하는 제 1 및 제 2 측벽부들을 포함하는 반도체 구조물; 및상기 반도체 구조물의 상기 제 1 및 제 2 측벽부들을 따라서 이격 배치되고 서로 직렬로 연결된 복수의 메모리셀들을 포함하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 반도체 구조물의 상기 제 1 및 제 2 측벽부들 사이의 매몰 절연층을 더 포함하고,상기 복수의 메모리셀들은 상기 매몰 절연층 반대편의 상기 반도체 구조물의 상기 제 1 및 제 2 측벽부들 상에 배치된 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 메모리셀들은,상기 반도체 구조물의 상기 제 1 및 제 2 측벽부들을 따라서 이격 배치된 복수의 제어 게이트 전극들; 및상기 제 1 및 제 2 측벽부들 및 상기 복수의 제어 게이트 전극들 사이의 복수의 저장 매체들을 포함하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모 리 소자.
- 제 3 항에 있어서, 상기 복수의 저장 매체들은 상기 반도체 구조물의 각 측벽부들 상에서 연결된 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자.
- 제 4 항에 있어서, 상기 복수의 저장 매체들은 상기 반도체 구조물의 각 측벽부들 상에서 상기 복수의 제어 게이트 전극들을 감싸면서 굴곡지게 신장하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자.
- 제 3 항에 있어서, 상기 복수의 저장 매체는,상기 반도체 구조물의 상기 제 1 및 제 2 측벽부들 상의 복수의 터널링 절연층들;상기 복수의 터널링 절연층들 상의 복수의 전하 저장층들; 및상기 복수의 전하 저장층들 상의 복수의 블로킹 절연층들을 포함하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 메모리셀들 사이의 복수의 층간 절연층들을 더 포함하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자.
- 제 7 항에 있어서,상기 반도체 구조물은 상기 제 1 및 제 2 측벽부들의 상단으로부터 상기 복수의 층간 절연층들 상의 최상부상들 상으로 신장된 제 1 및 제 2 정상부들을 더 포함하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자.
- 제 8 항에 있어서, 상기 반도체 구조물의 상기 제 1 정상부 상의 스트링 선택 트랜지스터; 및상기 반도체 구조물의 상기 제 2 정상부 상의 접지 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자.
- 제 9 항에 있어서, 상기 복수의 메모리셀들은 상기 반도체 구조물의 상기 제 1 및 제 2 측벽들을 따라 신장하는 수직형 채널 구조를 갖는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자.
- 제 10 항에 있어서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 상기 반도체 구조물의 상기 제 1 및 제 2 정상부들을 따라 신장하는 평면형 채널 구조를 갖는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자.
- 기판 상에 바닥부 및 상기 바닥부로부터 상기 기판 상으로 수직 신장하는 제 1 및 제 2 측벽부들을 포함하는 반도체 구조물을 형성하는 단계; 및상기 반도체 구조물의 상기 제 1 및 제 2 측벽부들을 따라서 이격 배치되고 서로 직렬로 연결된 복수의 메모리셀들을 형성하는 단계를 포함하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자의 제조 방법.
- 제 12 항에 있어서,상기 기판 상에 복수의 층간 절연층들 및 복수의 희생층들을 교대로 적층하는 단계;상기 복수의 층간 절연층들 및 상기 복수의 희생층들을 식각하여 적어도 하나의 트렌치를 형성하는 단계; 및상기 적어도 하나의 트렌치 내부 표면 상에 비정질 반도체층을 형성하는 단계를 더 포함하고,상기 반도체 구조물은 상기 비정질 반도체층을 결정화하여 형성하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자의 제조 방법.
- 제 13 항에 있어서, 상기 비정질 반도체층의 결정화는 전자빔 어닐을 이용하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자의 제조 방법.
- 제 13 항에 있어서, 상기 비정질 반도체층의 결정화 전에 상기 비정질 반도체층 상에 상기 적어도 하나의 트렌치를 채우도록 매몰 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자의 제조 방법.
- 제 13 항에 있어서, 상기 비정질 반도체층의 결정화 전에 상기 복수의 희생층들을 선택적으로 제거하여 상기 적어도 하나의 트렌치와 연결된 복수의 터널들을 형성하는 단계;상기 복수의 터널들 내에 복수의 저장 매체들을 형성하는 단계; 및상기 복수의 저장 매체들 상에 상기 복수의 터널들을 채우도록 복수의 제어 게이트 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자의 제조 방법.
- 제 13 항에 있어서, 상기 반도체 구조물은 상기 제 1 및 제 2 측벽부들의 상단으로부터 상기 복수의 층간 절연층들 상의 최상부상들 상으로 신장된 제 1 및 제 2 정상부들을 더 포함하도록 형성하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자의 제조 방법.
- 제 17 항에 있어서, 상기 반도체 구조물의 상기 제 1 정상부 상에 스트링 선택 트랜지스터를 형성하는 단계; 및상기 반도체 구조물의 상기 제 2 정상부 상에 접지 선택 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직 폴딩 구조의 비휘발성 메모리 소자의 제조 방법.
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