KR101652829B1 - 수직 구조의 비휘발성 메모리 소자 - Google Patents

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Abstract

수직 채널 구조의 비휘발성 메모리 소자가 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 기판 상에 수직인 방향으로 연장되는 채널층; 및 채널층의 측벽을 따라서 기판 상으로 수직하게 배열되는 복수의 트랜지스터들을 포함하는 메모리 셀 스트링;을 포함하고, 메모리 셀 스트링은 복수의 트랜지스터들을 구성하며 제1 층간 절연막에 의해 분리되는 게이트들을 포함하며, 메모리 셀 스트링의 복수의 트랜지스터들 중 적어도 하나는 게이트와 채널층의 사이에 형성된 돌출부를 포함하는 것을 특징으로 한다.

Description

수직 구조의 비휘발성 메모리 소자{Vertical structure non-volatile memory device}
본 발명은 수직 구조의 비휘발성 메모리 소자에 관한 것으로서, 더욱 상세하게는, 집적도 증가를 위해 수직 채널 구조를 가지는 비휘발성 메모리 소자에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 트랜지스터의 게이트에 요철이 형성된 수직 구조의 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 수직 구조의 비휘발성 메모리 소자가 제공된다. 상기 수직 구조의 비휘발성 메모리 소자는, 기판 상에 수직인 방향으로 연장되는 채널층; 및 상기 채널층의 측벽을 따라서 상기 기판 상으로 수직하게 배열되는 복수의 트랜지스터들을 포함하는 메모리 셀 스트링;을 포함하고, 상기 메모리 셀 스트링은 상기 복수의 트랜지스터들을 구성하고 제1 층간 절연막에 의해 분리되는 게이트들을 포함하며, 상기 메모리 셀 스트링의 상기 복수의 트랜지스터들 중 적어도 하나는 상기 게이트와 상기 채널층의 사이에 형성된 돌출부를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 메모리 셀 스트링의 상기 복수의 트랜지스터들은, 복수의 메모리 셀 트랜지스터들 및 상기 복수의 메모리 셀 트랜지스터들을 사이에 두고 그 일단 또는 양단에 배치되는 하나 이상의 선택 트랜지스터를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 돌출부는 상기 선택 트랜지스터에 형성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 게이트는 상기 돌출부에 의해서 리세스(recess)된 구조를 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 돌출부는 상기 채널층으로부터 상기 게이트 방향으로 돌출되도록 형성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 돌출부는 상기 기판에 대한 수직 방향을 따른 상기 게이트의 상부면과 하부면의 중앙에 형성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 돌출부의 상기 기판에 대한 수직 방향의 폭은, 상기 돌출부에 의해 나누어지는 상기 게이트의 상부 및 하부의 폭보다 클 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 돌출부는 상기 기판에 대한 수직 방향을 따른 상기 게이트의 상부면과 하부면의 양 측면에 각각 형성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 돌출부는 그 내부에 상기 채널층을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 돌출부는 그 내부에, 상기 채널층과 상기 게이트 사이의 제2 절연막을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 채널층과 상기 게이트 사이의 상기 제2 절연막은, 상기 복수의 트랜지스터들 사이의 상기 제1 절연막과 습식 식각 비율이 상이할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 복수의 트랜지스터들 사이의 상기 제1 층간 절연막이, 상기 게이트의 상기 채널층 방향의 내측면에 대하여 상기 돌출부의 돌출 방향과 동일한 방향으로 리세스(recess)될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 게이트는, 상기 채널층 상의 터널링 절연막, 상기 터널링 절연막 상의 전하 저장층, 상기 전하 저장층 상의 블록킹 절연막 및 게이트 전극을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 전하 저장층은 실리콘 질화막, 폴리 실리콘 및 절연층 내의 도전성 미소 입자들로 구성된 그룹 중 선택된 하나 또는 둘 이상의 조합으로 이루어질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 터널링 절연막 및 상기 블록킹 절연막은 상기 전하 저장층보다 큰 밴드 갭을 갖는 물질을 포함하고, 상기 블록킹 절연막의 유전율은 상기 터널링 절연막의 유전율보다 클 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 채널층은 내부 공간이 있는 환형 기둥 형상 부분을 포함하고, 상기 내부 공간에는 절연성 필라가 채워져 있을 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 메모리 셀 스트링의 일단에 연결된 비트 라인; 및 상기 비트 라인 반대편에서 상기 메모리 셀 스트링의 타단에 연결된 공통 소스 라인;을 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 인접한 상기 메모리 셀 스트링 사이에 형성된 도전 라인들; 및 상기 메모리 셀 스트링 측벽으로 형성되고, 상기 도전 라인들을 상기 메모리 셀 스트링들로부터 절연시키는 스페이서들;을 더 포함할 수 있다.
본 발명의 다른 형태에 따른 수직 구조의 비휘발성 메모리 소자가 제공된다. 상기 수직 구조의 비휘발성 메모리 소자는, 기판 상에 수직인 방향으로 연장되어 있는 기둥 형상의 채널층; 및 상기 채널층의 측벽을 따라서 상기 기판 상으로 수직하게 배열되는 복수의 트랜지스터들; 을 포함하고, 상기 복수의 트랜지스터들 중 적어도 하나는 상기 채널층과의 사이에 형성된 요철부를 포함한다.
본 발명의 일 형태에 따른 메모리 소자를 포함하는 시스템이 제공된다. 상기 시스템은, 상기 비휘발성 메모리 소자를 포함하는 메모리; 상기 메모리와 버스를 통해서 통신하는 프로세서; 및 상기 버스와 통신하는 입출력 장치를 포함한다.
본 발명의 수직 구조의 비휘발성 메모리 소자에 따르면,　게이트에 요철을 형성함으로써, 메모리 셀 스트링 전류의 감소를 줄이고, 문턱 전압의 스위칭 특성 열화를 방지할 수 있다. 또한, 트랜지스터들의 게이트 길이와 이격 폭을 조절함으로써 보이드 형성을 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 제1 실시예에 따른 수직 구조의 비휘발성 메모리 소자를 도시하는 단면도이다.
도 3a 내지 도 3h는 도 2의 제1 실시예에 따른 수직 구조의 비휘발성 메모리 소자를 제조하기 위한 예시적인 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 및 도 4b는 수직 구조의 비휘발성 메모리 소자에서 비트 라인과 채널층과의 상대적인 배치를 보여주는 평면도이다.
도 5는 본 발명의 제2 실시예에 따른 수직 구조의 비휘발성 메모리 소자를 도시하는 단면도이다.
도 6a 내지 도 6c는 도 5의 제2 실시예에 따른 수직 구조의 비휘발성 메모리 소자의 전위의 시뮬레이션 결과를 도시하는 그래프이다.
도 7은 본 발명의 제3 실시예에 따른 수직 구조의 비휘발성 메모리 소자를 도시하는 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 수직 구조의 비휘발성 메모리 소자를 도시하는 단면도이다.
도 9는 본 발명의 제5 실시예에 따른 수직 구조의 비휘발성 메모리 소자를 도시하는 단면도이다.
도 10a 내지 도 10d는 도 9의 제5 실시예에 따른 수직 구조의 비휘발성 메모리 소자를 제조하기 위한 예시적인 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
도 12은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 13은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.　 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.　 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다.　 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.　 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다.　 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다.　 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
　이하에서 수직 구조의 비휘발성 반도체 메모리 소자의 예로 낸드 비휘발성 (NAND flash) 메모리 소자를 이용하여 설명한다. 수직 구조의 비휘발성 메모리 소자는 전원이 공급되지 않더라도 저장된 데이터가 계속하여 유지되는 특성을 갖는다.
도 1은 본 발명의 기술적 사상에 따른 비휘발성 메모리 소자의 일 실시예에 대한 메모리 셀 어레이의 등가회로도이다. 도 1에는 수직 채널 구조를 가지는 수직 구조의 낸드 비휘발성 메모리 소자의 등가회로도가 예시되어 있다.
도 1을 참조하면, 상기 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(11)을 포함할 수 있다. 상기 복수의 메모리 셀 스트링(11)은 각각 기판 (도시 생략) 주면의 연장 방향에 대하여 수직으로 연장되어 있는 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과, 스트링 선택 트랜지스터(SST)와, 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 상기 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1, MC2, ...,, MCn-1, MCn) 및 스트링 선택 트랜지스터(SST)가 수직으로 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 결합되어 이들 메모리 셀(MC1, MC2, ..., MCn-1, MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
상기 메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열된 각 메모리 셀 스트링(11)의 일측, 예를 들면 상기 스트링 선택 트랜지스터(SST)의 드레인(drain)측에는 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)이 연결될 수 있다. 그리고, 각 메모리 셀 스트링(11)의 타측, 예를 들면 상기 접지 선택 트랜지스터(GST)의 소스(source)측에는 공통 소스 라인 (CSL)이 연결될 수 있다.
복수의 셀 스트링 유니트 각각의 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn) 중 동일 층상에 배열된 메모리 셀들의 각 게이트에는 워드 라인(WL1, WL2, ..., WLn-1, WLn)이 공통적으로 연결될 수 있다. 상기 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 구동에 따라 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 데이터를 프로그래밍, 독출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(BL1, BL2, ..., BLm-1, BLm)과 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 그 게이트에 연결되는 스트링 선택 라인(SSL)에 의해 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)과 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과의 사이에서의 데이터 전송을 제어할 수 있다.
상기 접지 선택 트랜지스터(GST)는 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 접지 선택 트랜지스터(GST)는 그 게이트에 각각 연결되는 접지 선택 라인(GSL)에 의해 상기 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL) 사이에서의 데이터 전송을 제어할 수 있다.
도 2는 본 발명의 기술적 사상에 따른 수직 구조의 비휘발성 메모리 소자(1)의 제1 실시예를 도시하는 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자(1)는 제1 방향(도 2에서 x 방향)으로 연장되는 주면(main surface)을 가지는 기판(100)을 가질 수 있다. 상기 기판(100)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 기판(100)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
상기 기판(100)상에는 돌출부를 포함한 채널층(140)이 상기 기판(100)의 주면 연장 방향에 대하여 수직인 제2 방향(도 2에서 y 방향)으로 연장되어 있다. 상기 채널층(140)의 주위에는 게이트 절연막(157)이 형성되어 있다. 채널층(140)은 내부에 절연성 물질의 필라(pillar)인 채널 홀 절연막(115)을 포함할 수 있으며 환형(環形) 기둥 형상을 가질 수 있다.
상기 게이트 절연막(157)을 사이에 두고 상기 채널층(140)의 주위에는 상기 기판(100)의 상면으로부터 복수의 트랜지스터(170)가 상기 제2 방향(도 2에서 y 방향)을 따라 순차적으로 형성되어 있다. 1 개의 채널층(140)과 상기 채널층(140)의 길이 방향을 따라 그 주위에 형성된 복수의 트랜지스터(170)에 의해 1 개의 메모리 셀 스트링(11)(도 1 참조)이 형성된다.
1 개의 메모리 셀 스트링(11)(도 1 참조)은 복수의 메모리 셀을 구성하는 복수의 제1 트랜지스터(172)와 선택 트랜지스터를 구성하는 제2 트랜지스터(176, 178)를 포함한다. 도 1에 예시한 등가회로도의 구성을 가지는 비휘발성 메모리 소자의 경우, 1 개의 메모리 셀 스트링(11)에서 제2 트랜지스터(176, 178)는 1 개의 스트링 선택 트랜지스터(178)와, 1 개의 접지 선택 트랜지스터(176)를 포함할 수 있다.
상기 제2 트랜지스터(176, 178) 중 스트링 선택 트랜지스터(178)에 각각 비트 라인(도시 생략)이 도 1과 같이 연결될 수 있다. 상기 비트 라인(도시 생략)은 상기 제1 방향(도 2에서 x 방향)을 따라 연장되는 라인 형상의 패턴으로 이루어질 수 있다. 상기 비트 라인(도시 생략)은 상기 복수의 선택 트랜지스터(176, 178) 중에서 선택되는 어느 하나의 선택 트랜지스터, 예를 들면 상기 스트링 선택 트랜지스터(178)에 콘택(도시 생략)에 의해 각각 연결될 수 있다.
상기 기판(100) 상에는 복수의 채널층(140)이 배열될 수 있다. 상기 채널층(140)은 제1 방향(도 2에서 x 방향)으로 돌출부를 형성하고 있으며, 이에 따라, 상기 채널층(140)의 돌출부 주위에 형성된 게이트 절연막(157)과 게이트 전극(159)을 포함하는 게이트(150)에 요철부가 형성된다. 이하에서, 요철부는 돌출부 및 이의 반대 방향에서의 오목부를 포괄하는 개념으로 사용한다. 상기 돌출부는 복수의 트랜지스터(170)의 기판(100)에 대한 수직 방향을 따른 게이트(150)의 상단과 하단의 중앙에 위치할 수 있으며, 제3 방향(도 2에서 z 방향)으로 연장될 수 있다. 상기 돌출부의 제1 방향(도 2에서 x 방향)으로의 폭은 트랜지스터의 폭보다 좁게 형성된다. 상기 요철의 모양, 길이 및 형상은 도면에 도시된 예에 한정되지 않으며, 다양하게 변화될 수 있다.
상기 복수의 트랜지스터(170) 중 복수의 메모리 셀을 구성하는 복수의 제1 트랜지스터(172)는 각각 상기 채널층(140)의 측벽 주위에 형성된 게이트 절연막(157)과, 상기 게이트 절연막(157)을 사이에 두고 상기 채널층(140)의 주위에 형성된 게이트 전극(159)을 포함하는 게이트(150)에 의해 구성될 수 있다.
상기 복수의 트랜지스터(170) 중 선택 트랜지스터(176, 178)는 상기 채널층(140)의 측벽 주위에 형성된 게이트 절연막(157)과 상기 게이트 절연막(157)을 사이에 두고 상기 채널층(140)의 주위에 형성된 게이트 전극(159)을 포함하는 게이트(150)에 의해 구성될 수 있다.
상기 게이트 절연막(157)은 채널층(140)의 측벽으로부터 터널링 절연막(152)과, 전하 저장층(154)과, 블로킹 절연막(156)이 차례로 적층된 구조를 가질 수 있다.
상기 터널링 절연막(152)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
상기 전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(154)이 플로팅 게이트인 경우에는, 화학기상증착(Chemical Vapor Deposition, CVD), 예를 들어 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 전하 저장층(154)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다. 또한, 상기 전하 저장층(154)은 양자 도트 (quantum dots) 또는 나노크리스탈 (nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다.
블로킹 절연막(156)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 또는 고유전율(high-k) 유전물층 중 어느 하나 또는 그 이상을 포함하는 단일층이거나 또는 상기 물질들 중 어느 하나 또는 그 이상의 물질들을 각각 포함하는 복수의 층들이 적층된 복합층일 수 있다. 상기 블로킹 절연막(156)은 상기 터널링 절연막(152)보다 고유전율(high-k)을 갖는 물질일 수 있으며, 상기 고유전율(high-k) 유전물층은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 어느 하나를 포함할 수 있다.
게이트 전극(159)은 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr), 이들의 질화물, 및 이들의 실리사이드 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
상기 기판(100)의 상면에는 불순물 영역(105)이 형성될 수 있다. 상기 불순물 영역(105) 상에 공통 소스 라인(CSL)(180)이 연결될 수 있고, 기판(100)의 다른 영역과 PN 접합을 형성할 수 있다. 상기 공통 소스 라인(CSL)(180)의 제2 방향(도 2에서 y 방향)의 길이는 도면에 도시된 것에 한정되지 않으며, 도시된 것보다 짧게 형성될 수 있다. 상기 공통 소스 라인(CSL)(180)의 측벽에는 절연 물질의 스페이서(117)가 형성될 수 있다.
상기 채널층(140)에는 복수의 메모리 셀 (MC1, MC2, ..., MCn-1, MCn)에 필요한 웰(well) 또는 채널을 형성하기 위해서 동일한 도전형의 불순물들로 연속적으로 도핑되어 있을 수 있다. 이 경우, 프로그래밍 또는 독출 동작 중 메모리 셀 (MC1, MC2, ..., MCn-1, MCn) 사이의 연결은 전계 효과형 소스/드레인을 이용하여 달성될 수 있다. 각 메모리 셀 (MC1, MC2, ..., MCn-1, MCn) 사이에 있는 채널층(140)의 표면은 게이트 전극(159)의 측방향 전계, 즉 프린징 전계(fringing field)를 이용해서 턴온(turn on)될 수 있다. 이는 스트링 선택 트랜지스터(178) 사이의 채널층(140)과, 접지 선택 트랜지스터(176) 사이의 채널층(140)에서도 마찬가지로 적용될 수 있다.
상기 채널층(140)의 주위에서 상기 제1 트랜지스터(172) 및 제2 트랜지스터(176, 178) 각각의 사이사이마다 층간 절연막(110)이 개재될 수 있다.
본 실시예의 수직 구조의 비휘발성 메모리 소자(1)에 따르면,　게이트(150)에 요철을 형성함으로써, 트랜지스터(170) 크기의 변동 없이도 채널층(140)의 길이를 연장할 수 있어, 트랜지스터(170)의 동작에 있어서 단채널 효과(short channel effect)로 인한 메모리 셀 스트링 전류의 감소 및 문턱 전압의 감소를 방지할 수 있다.
도 3a 내지 도 3h는 도 2의 비휘발성 메모리 소자(1)를 제조하기 위한 예시적인 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a를 참조하면, 기판(100) 상에 복수의 층간 절연막(110) 및 복수의 희생막(120)을 교대로 적층한다. 상기 복수의 희생막(120)은 제1 희생막(124) 및 제1 희생막(124)을 사이에 두고 상하로 적층되는 2개의 제2 희생막(122)을 포함한다. 상기 층간 절연막(110), 제1 희생막(124) 및 제2 희생막(122)은 각각의 막들(110, 122, 124)에 대하여 서로 식각 선택성(etch selectivity)을 가지는 물질로 이루어질 수 있다. 이러한 식각 선택성은 하나의 막의 식각 속도에 대한 다른 막의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 층간 절연막(110) 및 상기 제2 희생막(122)은 상기 제1 희생막(124)에 대해 1:10 내지 1:200의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 또한, 상기 층간 절연막(110)은 상기 제2 희생막(122)에 대해 1:10 내지 1:200의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들면, 복수의 층간 절연막(110)은 실리콘 산화막으로 이루어지고, 복수의 제1 희생막(124)은 실리콘 질화막으로 이루어지며 복수의 제2 희생막(122)은 실리콘 카바이드 또는 비정질 탄소막(amorphous carbon layer, ACL)으로 이루어질 수 있다.
상기 복수의 희생막(120)은 형성하고자 하는 메모리 소자에 따라 다양한 수의 층으로 형성될 수 있다. 복수의 희생막(120)의 층 수가 많을수록 단위 면적당 메모리 셀 수가 많아진다. 상기 복수의 층간 절연막(110) 및 복수의 희생막(120)의 두께는 모두 동일하지 않을 수 있다. 상기 복수의 층간 절연막(110) 중 최상층의 층간 절연막(110)은 하부의 다른 층간 절연막(110)의 두께보다 더 큰 두께를 가지도록 형성될 수 있다.
도 3b를 참조하면, 포토 리소그래피 공정을 이용하여 복수의 층간 절연막(110) 및 복수의 희생막(120)을 식각하여 기판(100)을 노출시키는 복수의 채널 홀(132)을 형성한다. 상기 채널 홀(132)은 제1 방향 및 제2 방향(도 2에서 각각 x 및 y 방향 참조)으로 이격되어 형성된 고립 영역일 수 있다.
상기 복수의 채널 홀(132)을 형성하는 단계는 최상위 층간 절연막(110) 상에 상기 복수의 채널 홀(132)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계 및 이를 식각 마스크로 사용하여 이방성 식각하는 단계를 포함할 수 있다. 상기 적층 구조는 적어도 세 종류의 서로 다른 막들을 포함하기 때문에, 상기 복수의 채널 홀(132)의 측벽은 상기 기판(100)의 상부면에 완전하게 수직하지 않을 수 있다. 예를 들면, 상기 기판(100)의 상부면에 가까울수록, 상기 채널 홀(132)의 폭은 감소될 수 있다. 상기 채널 홀(132)은 상기 이방성 식각 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼 아래의 기판(100)은 소정의 깊이로 리세스(recess)될 수 있다.
도 3c를 참조하면, 상기 복수의 채널 홀(132)을 통하여 노출되는 제1 희생막(124)을 일부 제거한다. 층간 절연막(110) 및 제2 희생막(122)을 제외한 제1 희생막(124)만을 선택적으로 식각할 수 있는 에천트(etchant)를 사용하여 상기 공정을 수행할 수 있으며, 제1 희생막(124)의 식각 정도는 도 2의 실시예에서의 돌출부의 제1 방향(도 2에서 x방향 참조)으로의 폭을 결정하게 된다. 본 공정에 의해, 상기 채널 홀(132)은 요철을 포함한 형상을 가지게 된다.
도 3d를 참조하면, 상기 채널 홀(132)에 반도체 재료 및 절연 재료를 순차적으로 적층한 후 최상층의 층간 절연막(110)을 덮고 있는 불필요한 반도체 재료 및 절연 재료를 제거하기 위하여 상기 최상층의 층간 절연막(110)이 노출될 때까지 평탄화 공정, 예를 들면, CMP(chemical mechanical polishing) 또는 에치백 공정을 행하여 상기 채널 홀(132) 내부에 채널층(140) 및 채널 홀 절연막(115)을 형성한다. 예를 들면, 상기 채널층(140)은 실리콘으로 이루어질 수 있다. 상기 채널층(140)은 다결정 또는 단결정 구조의 Si 에피택셜층으로 이루어질 수도 있다. 상기 채널 홀 절연막(115)은 USG(Undoped Silica Glass), SOG(Spin On Glass) 또는 TOSZ(Tonen SilaZene) 등과 같은 산화막을 포함할 수 있다.
도면에 도시하지는 않았으나, 상기 채널층(140)의 상부에 도전층을 형성하여 후에 메탈 콘택 또는 플러그 등에 의해 비트 라인과 연결되도록 할 수 있다. 이 경우, 상기 채널 홀 절연막(115)을 일정 두께만큼 식각하여 트랜치들을 형성하고, 상기 트랜치들 내에 도전층을 형성할 수 있다.
도 3e를 참조하면, 복수의 채널층(140) 중 서로 이웃하는 2개의 채널층(140) 사이에서 복수의 층간 절연막(110) 및 복수의 희생막(120)을 식각하여 상기 기판(100)의 상면을 노출시키는 복수의 절개부(134)를 형성한다. 도 3e에는 복수의 절개부(134) 중 1 개의 절개부(134)만이 도시되어 있다. 상기 절개부(134)를 형성하기 위하여 포토 리소그래피 공정을 이용할 수 있다.
도 3f를 참조하면, 복수의 절개부(134)를 통하여 노출되는 제2 희생막(122) 및 제1 희생막(124)의 남은 부분을 제거한다.
희생막들(122, 124)을 제거하기 위하여, 예를 들면 등방성 식각 공정을 이용할 수 있다. 즉, 절개부(134)를 통해 에천트를 복수의 층간 절연막(110) 사이로 침투시킬 수 있다. 여기서, 등방성 식각 공정은 습식 식각 또는 CDE(chemical dry etch)를 포함할 수 있다. 제2 희생막(122) 및 제1 희생막(124)은 하나의 에천트를 통해 동시에 식각하거나, 서로 다른 에천트를 사용하여 어느 하나를 먼저 식각한 후 다른 막을 식각할 수 있다.
복수의 층간 절연막(110) 사이에 있던 복수의 제1 희생막(124) 및 제2 희생막(122)이 제거됨으로써 복수의 층간 절연막(110) 각각의 사이에는 절개부(134)와 연통되는 복수의 터널(134T)이 형성되고, 상기 터널(134T)을 통해 채널층(140)의 측벽이 노출된다.
도 3g를 참조하면, 복수의 절개부(134)를 통해 노출되는 복수의 층간 절연막(110)의 노출 표면들과 채널층(140)의 노출 표면들에 각각 게이트 절연막(157)을 형성한다. 게이트 절연막(157)은 채널층(140)의 측벽으로부터 터널링 절연막(152), 전하 저장층(154) 및 블로킹 절연막(156)이 차례로 적층된 구조를 가지도록 형성될 수 있다. 그 후, 채널층(140)의 측벽 주위에서 상기 절개부(134)와 연통되는 복수의 터널(134T)이 완전히 채워지도록 상기 절개부(134)를 통해 상기 터널(134T) 내에 도전 물질을 증착한 후, 상기 절개부(134) 내부의 불필요한 도전 물질을 제거하여 상기 터널(134T) 내에만 도전층이 남도록 하여, 게이트 전극(159)을 구성할 수 있다.
상기 게이트 절연막(157) 및 게이트 전극(159)을 형성하기 위하여 CVD 공정 또는 전기도금 공정을 이용할 수 있다. 예를 들면, 상기 게이트 전극(159)은 텅스텐으로 이루어질 수 있다.
도면에 도시하지 않았으나, 상기 트랜지스터(170)의 복수의 게이트(150)는 메모리 셀 영역의 주변부에서 콘택 플러그들을 통해서 도 1의 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드 라인들(WL0, WL1 ... WLn-1, WLn)에 각각 연결될 수 있는데, 선택 트랜지스터(176, 178)가 트랜지스터의 쌍이 아닌 각각 하나의 스트링 선택 트랜지스터(178) 및 접지 선택 트랜지스터(176)로 형성되므로 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 연결되는 콘택 플러그 형성 시 각각 하나의 콘택 플러그만을 연결하는 공정을 요하여, 트랜지스터의 쌍을 연결하는 경우에 비하여 공정이 간략해질 수 있다.
도 3h를 참조하면, 상기 복수의 절개부(134)를 통해 노출되는 상기 기판(100)의 상부에 불순물을 도핑하여 불순물 영역(105)을 형성할 수 있다. 상기 불순물은 N+형 불순물들을 이온 주입하여 형성한 고농도 불순물 영역(105)일 수 있다. 절개부(134) 하단의 기판(100) 부분에 상기 불순물 영역을 형성하는 공정은 반드시 본 공정 단계에서 행해지는 것은 아니며, 필요에 따라 그 전 또는 후의 다른 공정 단계에서 행해질 수도 있다. 상기 불순물 영역(105)은 공통 소스 영역으로 작용할 수 있다. 상기 절개부(134)의 측벽에 배열되는 스페이서(117)를 상기 기판(100) 상에 형성할 수 있다. 상기 스페이서들(117)은 상기 절개부(134)에 의해 노출되는 상기 게이트 절연막(157) 및 상기 게이트 전극(159)의 측면을 덮도록 배열될 수 있다. 상기 스페이서들(117)을 형성하는 것은 상기 절개부(134)를 포함하는 상기 채널 홀 절연막(115)의 최상부 상에 절연막(미도시)을 증착한 다음, 에치백 공정 등을 통해 상기 절연막을 식각하여 상기 스페이서들(117)을 형성하는 것을 포함할 수 있다. 상기 스페이서들(117)용 상기 절연막은 실리콘 질화막을 포함할 수 있다.
그 후, 상기 절개부(134) 내의 스페이서들(117) 사이에 도전성 물질을 증착하여 도전 라인(180)을 형성한다. 상기 도전 라인은 불순물 영역(105)과 연결된 도 2의 공통 소스 라인(CSL)(180)으로 접지 선택 트랜지스터(176)의 소스와 연결될 수 있다. 본 공정을 통해 도 2의 비휘발성 메모리 소자(1)를 형성할 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 수직 구조의 비휘발성 메모리 소자에서 비트 라인(190)과 채널층(140)과의 상대적인 배치를 보여주는 평면도이다.
본 발명의 일 실시예에서는, 도 4a에 도시된 바와 같이, 채널층(140)은 내부에 절연성 물질의 필라인 채널 홀 절연막(115)을 포함할 수 있으며 환형 기둥 형상을 가질 수 있다. 또한, 비트 라인(190)이 채널층(140)의 상단부를 완전히 감싸도록 그 위에 형성될 수 있다. 또는, 본 발명의 다른 실시예에서는, 도 4b에 도시된 바와 같이, 상기 비트 라인(190)이 상기 채널층(140)의 상단부를 일부만 감싸도록 형성될 수도 있다. 도 3d를 참조하여 상술한 바와 같이, 상기 채널층(140)의 상부에 도전층을 형성하여 후에 메탈 콘택 또는 플러그 등에 의해 비트 라인(190)과 연결되도록 할 수도 있다.
도 5는 본 발명의 기술적 사상에 따른 수직 구조의 비휘발성 메모리 소자(2)의 제2 실시예를 도시하는 단면도이다.
도 5에서, 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 5를 참조하면, 스트링 선택 트랜지스터(178) 및 접지 선택 트랜지스터(176)의 게이트(150)와 채널층(140) 사이에만 요철부가 형성된다. 이와 같은 구조는 도 3a 내지 도 3h에서 설명한 예시적인 공정 중 도 3a에서, 선택 트랜지스터(176, 178)가 형성되는 영역인 최상층 및 최하층의 제2 희생막(122) 사이에만 제1 희생막(124)을 적층하여 형성할 수 있다. 본 제2 실시예에 따른 비휘발성 메모리 소자(2)는, 선택 트랜지스터(176, 178)의 채널 길이가 증가되어 소스/드레인의 불순물 주입이 어려운 경우라도 메모리 셀 스트링의 전류를 증가시킬 수 있으며, 제어 능력을 향상시킬 수 있다.
도 6a 내지 도 6c는 도 5의 제2 실시예에 따른 수직 구조의 비휘발성 메모리 소자(2)의 전위의 시뮬레이션 결과를 도시하는 그래프이다.
도 6a를 참조하면, 도 4의 선택 트랜지스터와 같이 요철부를 포함하는 단일 선택 트랜지스터의 경우의 게이트의 제1 방향(도 6a에서 x 방향) 및 제2 방향(도 6a에서 y 방향)에 대한 전위 분포를, 두 개의 분리된 게이트 구조를 포함하는 분리 선택 트랜지스터 구조의 경우와 비교하여 보여준다. 상기 분리 선택 트랜지스터 구조는 선택 트랜지스터가 두 개의 트랜지스터가 직렬로 배열된 1 쌍의 트랜지스터로 이루어지는 구조를 의미한다. 상기 그래프의 좌측부터 채널층 내부의 절연막, 채널층, 게이트 절연막 및 게이트 전극이 적층된 구조이며 게이트 전극에 6V의 전압을 가했을 때의 전위 분포를 나타낸다. 요철부를 포함하는 단일 선택 트랜지스터의 경우 제2 방향(도 6a에서 y 방향)으로 선택 트랜지스터의 요철부의 중심부(B)에서의 전위가 분리 선택 트랜지스터 구조의 경우와 비교하여 높은 상태로, 제1 방향(도 6a에서 x 방향)으로 약 0.08㎛ 이상에서 선택 트랜지스터의 전체에 걸쳐 고르게 6.0 이상의 전위를 나타낸다.
도 6b를 참조하면, 도 6a의 상부(A) 및 중심부(B)의 각 지점에서 제1 방향(도 6a에서 x 방향)을 따른 전위 분포를 도시하며, 상부(A)에서는 요철부를 포함하는 단일 선택 트랜지스터와 분리 트랜지스터의 경우 전위에 차이가 거의 없으나, 중심부(B)에서는 요철부를 포함하는 단일 선택 트랜지스터에서 전위가 높게 나타난다.
도 6c를 참조하면, 제2 방향(도 6a에서 y 방향)에 대한 전위 분포를 도시하며, 트랜지스터의 중심부(B)에서 요철부를 포함하는 단일 선택 트랜지스터에서 전위가 높게 나타난다. 본 발명에 따라 선택 트랜지스터의 게이트와 채널 사이에 요철부가 형성된 수직 구조의 비휘발성 메모리 소자의 경우, 선택 트랜지스터를 2개 이상의 트랜지스터로 분리한 경우에 비하여, 게이트 제어 능력이 개선되며 이에 따른 선택 트랜지스터의 스위칭 특성이 개선될 것으로 예상할 수 있다.
도 7은 본 발명의 기술적 사상에 따른 수직 구조의 비휘발성 메모리 소자(3)의 제3 실시예를 도시하는 단면도이다.
도 7에서, 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 7을 참조하면, 비휘발성 메모리 소자(3)는 층간 절연막(110)을 게이트(150)의 채널층(140) 쪽으로의 내측면 중 가장 안쪽부분에 대하여 제1 방향(도 7에서 x 방향)의 반대 방향으로 리세스(recess)되도록 하여, 트랜지스터(170) 게이트(150)의 층간 절연막(110) 방향으로의 바깥쪽 일부분을 채널층(140)이 감싸는 구조를 갖는다. 이와 같은 구조는, 예를 들어, 도 3a 내지 도 3h에서 설명한 예시적인 공정에서, 제1 희생막(124)과 층간 절연막(110)을 동일한 물질을 사용하거나, 동일한 에천트에 대해 제2 희생막(122)에 대해 식각 선택성을 가지는 물질을 사용하여 도 3c의 식각 공정에서 제1 희생막(124)과 함께 층간 절연막(110)의 일부도 같이 제거함으로써 형성 가능하다. 본 제3 실시예에 따른 비휘발성 메모리 소자(3)는, 트랜지스터(170)의 채널 길이를 추가적으로 증가시킬 수 있다.
도 8은 본 발명의 기술적 사상에 따른 수직 구조의 비휘발성 메모리 소자(4)의 제4 실시예를 도시하는 단면도이다.
도 8에서, 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 8을 참조하면, 비휘발성 메모리 소자(4)는 게이트 절연막(157) 및 게이트 전극(159)을 포함하는 게이트(150)와 채널층(140) 사이에 각각 상측과 하측에 형성된 두 개의 돌출부를 갖는 요철부를 포함한다. 이와 같은 구조는, 예를 들어, 도 3a 내지 도 3h에서 설명한 예시적인 공정 중 도 3c에서, 제1 희생막(124)을 일부 제거하는 대신 상하측의 제2 희생막(122)의 일부를 제거함으로써 형성 가능하다. 본 실시예에서는 선택 트랜지스터(176, 178)에만 상기 요철부를 포함하도록 도시하였으나, 본 발명은 이에 한정되지 않으며 제2 트랜지스터(172)들도 상기 요철부를 포함할 수 있다.
도 9는 본 발명의 기술적 사상에 따른 수직 구조의 비휘발성 메모리 소자(5)의 제5 실시예를 도시하는 단면도이다.
도 9에서, 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 9를 참조하면, 비휘발성 메모리 소자(5)의 선택 트랜지스터(176, 178)의 게이트(150)는 그 중심에 제1 방향(도 9에서 x 방향)으로 오목부를 갖는 요철부를 포함하고 있으며, 이에 따라, 상기 게이트(150)의 게이트 절연막(157)과 게이트 전극(159)을 포함하는 게이트(150)에 오목부가 형성되어 있다. 상기 오목부와 채널층(140)의 사이는 제2 층간 절연막(112)이 형성되며, 이는 복수의 제1 트랜지스터(172) 사이 및 선택 트랜지스터(176, 178)와 제1 트랜지스터(172)의 사이에 형성된 복수의 제1 층간 절연막(110)과 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 복수의 상기 요철부는 복수의 트랜지스터(170)의 게이트(150)의 제2 방향(도 9에서 y 방향)으로의 상단과 하단의 중앙에 위치할 수 있으며, 제3 방향(도 9에서 z 방향)으로 연장될 수 있다. 상기 요철부의 제1 방향(도 9에서 x 방향)으로의 폭은 트랜지스터(170)의 폭보다 좁게 형성된다. 본 실시예에서는 선택 트랜지스터(176, 178)에만 상기 요철부를 포함하도록 도시하였으나, 본 발명은 이에 한정되지 않으며 제2 트랜지스터(172)들도 상기와 같이 게이트(150)와 채널층(140)의 사이에 절연막으로 이루어진 요철부를 포함할 수 있다.
본 제5 실시예에 따른 수직 구조의 비휘발성 메모리 소자(5)에서, 선택 트랜지스터들(176, 178)을 두 개 이상의 부분이 연결된 모양으로 형성함으로써, 하나의 트랜지스터로 형성한 경우와 비교하여, 보이드(void) 없이 층간 절연층들(111, 112) 사이에 게이트 전극(159) 형성을 위한 전극 물질을 채울 수 있다. 또한, 게이트 전극(159)이 메모리 셀 스트링 내부에서 연결되므로, 선택 트랜지스터를 직렬로 배열된 1 쌍의 트랜지스터로 형성하는 경우와 비교하여, 배선 공정이 간소화될 수 있다.
도 10a 내지 도 10d는 도 9의 수직 구조의 비휘발성 메모리 소자(5)를 제조하기 위한 예시적인 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a를 참조하면, 도 3a를 참조하여 설명한 바와 같은 방법으로 기판(110) 상에 복수의 층간 절연막(111, 112) 및 복수의 희생막(125)을 1 층씩 교대로 적층한다. 다만, 선택 트랜지스터가 형성되는 상하단 양 끝에서 두 번째 절연막은 제2 층간 절연막(112)이 되도록 적층하고 다른 절연막은 제1 층간 절연막(111)으로 적층한다. 상기 제1 층간 절연막(111) 및 제2 층간 절연막(112)은 다른 식각 선택성을 갖는 물질을 포함할 수 있다.
도 10b를 참조하면, 도 3b를 참조하여 설명한 바와 같은 방법으로 복수의 제1 층간 절연막(111), 제2 층간 절연막(112) 및 복수의 희생막(125)을 식각하여 복수의 제1 홀을 형성한 후, 도 3d를 참조하여 설명한 바와 같은 방법으로, 상기 제1 홀에 반도체 재료 및 절연 재료를 순차적으로 적층한 후 CMP 또는 에치백 공정을 행하여 상기 채널 홀(132) 내부에 채널층(140) 및 채널 홀 절연막(115)을 형성한다. 예를 들면, 상기 채널층(140)은 다결정 또는 단결정 구조의 Si 에피택셜층으로 이루어질 수도 있다.
도 10c를 참조하면, 복수의 채널층(140) 중 서로 이웃하는 2개의 채널층(140) 사이에서 복수의 제1 층간 절연막(111), 제2 층간 절연막(112) 및 복수의 희생막(125)을 식각하여 상기 기판(100)의 상면을 노출시키는 복수의 절개부(134)를 형성한 후, 상기 절개부(134)를 통하여 노출되는 복수의 희생막(125)을 제거하고, 제2 층간 절연막(112)의 일부분을 제거한다. 희생막(125) 및 제2 층간 절연막(112)은 하나의 에천트를 통해 동시에 식각되거나, 다른 에천트를 사용하여 어느 하나가 먼저 식각될 수 있다.
복수의 제1 층간 절연막(111) 각각의 사이에는 절개부(134)와 연통되는 복수의 터널(134T)이 형성되고, 상기 터널(134T)을 통해 채널층(140)의 측벽이 노출된다. 상기 제2 층간 절연막(112)은 일부가 식각되어, 상기 제1 층간 절연막(111)보다 제1 방향(도 9에서의 x방향 참조)으로 짧은 길이를 갖도록 형성된다.
도 10d를 참조하면, 도 3g를 참조하여 설명한 바와 같은 일련의 공정들을 행한 후, 도 3h를 참조하여 설명한 바와 유사한 방법으로, 상기 절개부(134) 하단의 기판(100) 부분에 불순물을 도핑하여 불순물 영역(105)을 형성할 수 있으며, 상기 절개부(134)의 측벽에 배열되는 스페이서(117)를 상기 기판(100) 상에 형성할 수 있다. 상기 스페이서들(117)용 상기 절연막은 실리콘 질화막을 포함할 수 있다.
그 후, 상기 절개부(134) 내의 스페이서들(117) 사이에 도전성 물질을 증착하여 도전 라인(180)을 형성한다. 상기 도전 라인(180)은 불순물 영역(105)과 연결된 도 9의 공통 소스 라인(CSL)(180)으로 접지 선택 트랜지스터(172)의 소스와 연결될 수 있다. 본 공정을 통해 도 9의 비휘발성 메모리 소자(5)를 형성할 수 있다.
본 실시예들의 비휘발성 메모리 소자에서, 채널층들이 절연성 필라들을 원기둥 형태로 둘러싸는 마카로니(macaroni) 형으로 형성되는 구조를 가졌지만, 채널층들이 그러한 구조에 한정되는 것은 아니다. 예컨대, 필라들 없이 라인형으로 형성되거나, 필라들 측벽으로 채널층들이 형성될 수 있음은 물론이다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(700)의 개략적인 블록 다이어그램이다.
도 11을 참조하면, 비휘발성 메모리 소자(700)에서 NAND 셀 어레이(750)는 코어 회로 유니트(770)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(750)는 도 2, 도 5, 도 7, 도 8 및 도 9에서 설명한 비휘발성 메모리 소자(1, 2, 3, 4, 5) 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유니트(770)는 제어 로직(771), 로우 디코더(772), 칼럼 디코더(773), 감지 증폭기(774) 및 페이지 버퍼(775)를 포함할 수 있다.
제어 로직(771)은 로우 디코더(772), 칼럼 디코더(773) 및 페이지 버퍼(775)와 통신할 수 있다. 로우 디코더(772)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀어레이(750)와 통신할 수 있다. 칼럼 디코더(773)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 감지 증폭기(774)는 NAND 셀 어레이(750)로부터 신호가 출력될 때 칼럼 디코더(773)와 연결되고, NAND 셀 어레이(750)로 신호가 전달될 때는 칼럼 디코더(773)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(771)은 로우 어드레스 신호를 로우 디코더(772)에 전달하고, 로우 디코더(772)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(750)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(771)은 칼럼 어드레스 신호를 칼럼 디코더(773) 또는 페이지 버퍼(775)에 전달하고, 칼럼 디코더(773)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(750)의 신호는 칼럼 디코더(773)를 통해서 감지 증폭기(774)에 전달되고, 여기에서 증폭되어 페이지 버퍼(775)를 거쳐서 제어 로직(771)에 전달될 수 있다.
도 12은 본 발명의 일 실시예에 따른 메모리 카드(800)를 보여주는 개략도이다.
도 12을 참조하면, 메모리 카드(800)는 하우징(830)에 내장된 제어기(810) 및 메모리(820)를 포함할 수 있다. 상기 제어기(810) 및 메모리(820)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(810)의 명령에 따라서 메모리(820) 및 제어기(810)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(820)는 도 2, 도 5, 도 7, 도 8 및 도 9에서 설명한 비휘발성 메모리 소자(1, 2, 3, 4, 5) 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(800)는 멀티미디어 카드 (multi media card: MMC) 또는 보안 디지털 카드 (secure digital card: SD)를 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 전자 시스템(900)을 보여주는 블록도이다.
도 13를 참조하면, 전자 시스템(900)은 프로세서(910), 입/출력 장치(930) 및 메모리 칩(920)을 포함할 수 있고, 이들은 버스(940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 전자 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 전자 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(920)은 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(920)은 도 2, 도 5, 도 7, 도 8 및 도 9에서 설명한 비휘발성 메모리 소자(1, 2, 3, 4, 5) 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다.
상기 전자 시스템(900)은 메모리 칩(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100 : 기판 105 : 불순물 영역
110 : 층간 절연막 111 : 제1 층간 절연막
112 : 제2 층간 절연막 115 : 채널 홀 절연막
117 : 스페이서 125 : 희생막
124 : 제1 희생막 122 : 제2 희생막
132 : 채널 홀 134 : 절개부
140 : 채널층 150 : 게이트
157 : 게이트 절연막 152 : 터널링 절연막
154 : 전하 저장층 156 : 블로킹 절연막
159 : 게이트 전극 170 : 트랜지스터
172 : 제1 트랜지스터 176 : 접지 선택 트랜지스터
178 : 스트링 선택 트랜지스터 180 : 공통 소스 라인
190 : 비트 라인

Claims (10)

  1. 삭제
  2. 삭제
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  5. 삭제
  6. 삭제
  7. 삭제
  8. 기판 상에 수직인 방향으로 연장되는 채널층; 및
    상기 채널층의 측벽을 따라서 상기 기판 상으로 수직하게 배열되는 복수의 트랜지스터들을 포함하는 메모리 셀 스트링;을 포함하고,
    상기 메모리 셀 스트링은 상기 복수의 트랜지스터들을 구성하며 제1 층간 절연막에 의해 분리되는 게이트들을 포함하며, 상기 메모리 셀 스트링의 상기 복수의 트랜지스터들 중 적어도 하나는 상기 게이트와 상기 채널층의 사이에 형성된 돌출부를 포함하고,
    상기 돌출부는 그 내부에, 상기 채널층과 상기 게이트 사이의 제2 층간 절연막을 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  9. 기판 상에 수직인 방향으로 연장되는 채널층; 및
    상기 채널층의 측벽을 따라서 상기 기판 상으로 수직하게 배열되는 복수의 트랜지스터들을 포함하는 메모리 셀 스트링;을 포함하고,
    상기 메모리 셀 스트링은 상기 복수의 트랜지스터들을 구성하며 제1 층간 절연막에 의해 분리되는 게이트들을 포함하며, 상기 메모리 셀 스트링의 상기 복수의 트랜지스터들 중 적어도 하나는 상기 게이트와 상기 채널층의 사이에 형성된 돌출부를 포함하고,
    상기 복수의 트랜지스터들 사이의 상기 제1 층간 절연막이, 상기 게이트의 상기 채널층 방향의 내측면에 대하여 상기 돌출부의 돌출 방향과 동일한 방향으로 리세스 된 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 게이트는, 상기 채널층 상의 터널링 절연막, 상기 터널링 절연막 상의 전하 저장층, 상기 전하 저장층 상의 블록킹 절연막 및 게이트 전극을 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
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