KR20120069034A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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황기현
이성해
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삼성전자주식회사
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Abstract

수직형 메모리 장치는 그라운드 선택 라인(GSL), 워드 라인들, 스트링 선택 라인(SSL) 및 채널을 구비한다. GSL, 워드 라인들 및 SSL은 기판에 수직한 제1 방향을 따라 기판 상에 서로 이격되도록 순차적으로 형성된다. 채널은 기판 상에 제1 방향으로 연장되어 GSL, 워드 라인들 및 SSL의 측면 상에 형성되며, SSL에 인접한 부분에 인듐 혹은 갈륨이 도핑된 폴리실리콘을 포함한다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
최근 집적도 증가를 위해 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치의 제조 방법에서, 복수 개의 메모리 셀들 및 절연막들을 교대로 적층한 후 이들을 식각하여 개구를 형성한 후, 상기 개구에 폴리실리콘을 증착하고 불순물을 도핑하여 채널 및 패드를 형성하고 있다. 이때, 상기 불순물의 도핑 프로파일(profile)에 따라 상기 채널의 문턱 전압 특성 및 상기 패드의 전류 특성이 달라지므로, 불순물을 원하는 위치에 균일하게 도핑하는 방법이 요구된다.
본 발명의 일 목적은 불순물이 균일하게 도핑된 채널 및 패드를 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 불순물이 균일하게 도핑된 채널 및 패드를 갖는 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 그라운드 선택 라인(GSL), 워드 라인들, 스트링 선택 라인(SSL) 및 채널을 구비한다. 상기 GSL, 워드 라인들 및 SSL은 기판에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 형성된다. 상기 채널은 상기 기판 상에 상기 제1 방향으로 연장되어 상기 GSL, 워드 라인들 및 SSL의 측면 상에 형성되며, 상기 SSL에 인접한 부분에 인듐 혹은 갈륨이 도핑된 폴리실리콘을 포함한다.
예시적인 실시예들에 있어서, 상기 채널은 상기 SSL에 인접한 부분에 탄소가 더 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널 상에 형성된 패드를 더 포함할 수 있고, 상기 패드는 탄소 및 인이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 패드는, 탄소 및 인이 도핑된 폴리실리콘을 포함하는 제1 패드층 및 상기 제1 패드층 상에 형성되어 인이 도핑된 폴리실리콘을 포함하는 제2 패드층을 구비할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널 상에 형성된 패드를 더 포함할 수 있고, 상기 패드는 비소가 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 컵 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 기판에 평행한 제2 방향으로 상기 기판 상부에 연장되는 공통 소스 라인(CSL) 및 상기 제2 방향에 수직한 제3 방향으로 연장되며 상기 패드에 전기적으로 연결된 비트 라인을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 각 GSL, 워드 라인들 및 SSL의 측면과 상기 채널 사이에, 상기 채널 측면에 수직한 제3 방향으로 순차적으로 적층된 터널 절연막 패턴, 전하 트래핑막 패턴, 블로킹막 패턴을 더 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판에 수직한 제1 방향으로 연장되며 부분적으로 인듐 혹은 갈륨이 도핑된 폴리실리콘을 포함하는 채널을 형성한다. 상기 제1 방향을 따라 상기 기판 상에 서로 이격되도록, 상기 채널의 측면 상에 그라운드 선택 라인(GSL), 워드 라인들 및 스트링 선택 라인(SSL)을 형성한다.
예시적인 실시예들에 있어서, 상기 채널을 형성할 때, 폴리실리콘을 사용하여 예비 채널을 형성하고, 상기 예비 채널 일부를 인듐 혹은 갈륨을 사용하여 도핑할 수 있다.
예시적인 실시예들에 있어서, 인듐 혹은 갈륨을 사용하여 도핑되는 상기 예비 채널 일부는 상기 SSL에 인접할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 채널 일부에 탄소가 더 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 예비 채널 일부를 인듐 혹은 갈륨을 사용하여 도핑하기 이전에, 상기 예비 채널에 실리콘 혹은 게르마늄 이온을 주입하여 상기 예비 채널을 비정질화시킬 수 있다.
예시적인 실시예들에 있어서, 상기 GSL, 워드 라인들 및 SSL을 형성하기 이전에, 상기 채널에 전기적으로 연결되며, 탄소 및 인이 도핑된 폴리실리콘을 포함하는 패드를 상기 채널 상부에 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 제1 절연막에 의해 수용될 수 있으며, 상기 패드를 형성할 때, 상기 채널 상부를 제거하여 리세스를 형성하고, 탄소가 도핑된 폴리실리콘을 사용하여 상기 리세스를 채우는 예비 패드를 형성하며, 상기 예비 패드에 인을 도핑할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 패드에 인을 도핑한 이후에, 상기 예비 패드에 스파이크 금속 열처리(spike RTA) 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 패드를 덮는 제2 절연막을 상기 제1 절연막 상에 더 형성하고, 상기 패드 일부를 노출시키는 개구를 형성하며, 상기 노출된 패드에 인 혹은 비소를 도핑할 수 있다.
예시적인 실시예들에 있어서, 상기 GSL, 워드 라인들 및 SSL을 형성하기 이전에, 상기 채널에 전기적으로 연결되며, 비소가 도핑된 폴리실리콘을 포함하는 패드를 상기 채널 상부에 형성할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 제1 및 제2 절연막들을 교대로 반복적으로 형성한다. 상기 제1 및 제2 절연막들을 관통하여 상기 기판 상면을 노출시키는 제1 개구를 형성한다. 상기 제1 개구의 내벽 상에 폴리실리콘을 포함하는 예비 채널을 형성하고, 상기 제1 개구의 나머지 부분을 채우는 매립막을 형성한다. 상기 예비 채널 및 매립막 상부를 제거하여 리세스를 형성한다. 상기 리세스를 채우며 탄소가 도핑된 폴리실리콘을 포함하는 예비 패드를 상기 예비 채널 및 매립막 상에 형성한다. 상기 예비 채널 일부에 인듐 혹은 갈륨을 도핑하여 채널을 형성한다. 상기 예비 패드에 인 혹은 비소를 도핑하고 급속 열처리하여 패드를 형성한다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 확산 특성이 낮은 불순물들을 사용하여 채널 및 패드를 형성함으로써, 이후 수행되는 각종 열처리 공정에 의해 불순물들이 확산되어 상기 채널 및 상기 패드의 도핑 프로파일이 불균일해지는 현상이 방지될 수 있다.
즉, SSL에 인접한 예비 채널 부분에 확산 특성이 낮은 인듐 혹은 갈륨을 도핑함으로써, 균일한 도핑 프로파일을 갖는 채널을 형성할 수 있으며, 이때 탄소를 함께 도핑함으로써, 상기 확산을 더욱 억제할 수도 있다. 이에 따라, 상기 수직형 메모리 장치는 작은 문턱 전압 산포를 가질 수 있다. 또한, 탄소가 도핑된 예비 패드에 인 혹은 비소를 도핑하여 패드를 형성함으로써, 상기 패드 역시 균일한 도핑 프로파일을 가질 수 있다. 특히, 인 혹은 비소를 도핑한 이후에, 저온에서 장시간에 걸친 열처리 공정을 수행하는 대신 급속 열처리 공정을 수행함으로써, 상기 균일한 도핑 프로파일을 유지할 수 있다. 이에 따라, 상기 수직형 메모리 장치는 작은 소스/드레인 저항 산포를 가질 수 있다.
도 1a 내지 도 1c는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도, 부분 절개도 및 단면도이다.
도 2 내지 도 14는 도 1a 내지 도 1c에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 다른 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
각 도 16a 및 도 16b는 또 다른 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도 및 부분 절개도이다.
도 17 내지 도 28은 도 16a 및 도 16b에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 29는 또 다른 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1a 내지 도 1c는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도, 부분 절개도 및 단면도이다. 이때, 이때, 도 1b는 도 1a에 도시된 수직형 메모리 장치의 A 영역 부분 절개도이고, 도 1c는 도 1a에 도시된 수직형 메모리 장치를 I-I' 라인으로 절단한 단면도이다.
도 1a 내지 도 1c를 참조하면, 상기 수직형 메모리 장치는 기판(100)에 수직한 제1 방향을 따라 기판(100) 상에 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인(GSL)(256), 워드 라인(252) 및 스트링 선택 라인(SSL)(254)과, 기판(100) 상에 상기 제1 방향으로 연장되어 GSL(256), 워드 라인(252) 및 SSL(254)의 측면 상에 형성된 채널(142)을 포함한다. 또한, 상기 수직형 메모리 장치는 채널(142)에 전기적으로 연결된 비트 라인(290) 및 공통 소스 라인(CSL)(105)을 더 포함할 수 있으며, 이때 비트 라인(290)은 패드(162) 및 비트 라인 콘택(280)에 의해 채널(142)에 전기적으로 연결될 수 있다.
채널(142)은 폴리실리콘을 포함할 수 있으며, 불순물을 더 포함할 수 있다.
채널(142)은 SSL(254)에 인접한 부분에 형성된 제1 채널막(142a) 및 SSL(254)에 인접하지 않는 부분에 형성된 제2 채널막(142b)을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 채널막(142a)은 p형 불순물, 예를 들어, 인듐 혹은 갈륨이 도핑된 폴리실리콘을 포함할 수 있다. 또한, 제1 채널막(142a)은 탄소 및/또는 게르마늄을 더 포함할 수도 있다.
예시적인 실시예들에 따르면, 채널(142)은 기판(100)에 평행한 제2 방향을 따라 복수 개로 형성되어 채널 열(channel column)을 형성할 수 있으며, 상기 채널 열은 기판(100)에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성되어 채널 어레이(channel array)를 형성할 수 있다.
예시적인 실시예들에 따르면, 채널(142)은 내부가 빈 컵(cup) 형상 혹은 실린더(cylinder) 형상을 가질 수 있다.
컵 형상의 채널(142) 내부 공간의 일부에는 필러(pillar) 형상의 매립 패턴(150)이 형성될 수 있다. 매립 패턴(150)은 산화물과 같은 절연 물질을 포함할 수 있다.
매립 패턴(150) 및 채널(142) 상에는 패드(162)가 형성되어, 비트 라인 콘택(280)과 채널(142)을 전기적으로 연결할 수 있다. 패드(162)는 채널(142) 내에 전하가 이동하도록 하는 소스/드레인 역할을 수행할 수 있다.
패드(162)는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예시적인 실시예들에 따르면, 패드(162)는 n형 불순물, 예를 들어, 인 혹은 비소가 도핑된 폴리실리콘을 포함할 수 있다. 특히 패드(162)가 인이 도핑된 폴리실리콘을 포함하는 경우, 패드(162)는 탄소를 더 포함할 수 있다.
각 GSL(256), 워드 라인(252) 및 SSL(254)은 1개 혹은 복수 개의 층에 형성될 수 있으며, GSL(256), 워드 라인(252) 및 SSL(254) 사이에는 제1 절연막 패턴(115)이 개재될 수 있다. 본 실시예에서, 각 GSL(256) 및 SSL(254)은 2개의 층에 형성되고, 워드 라인(252)은 GSL(256)과 SSL(254) 사이에 4개의 층으로 형성된다. 하지만, 예를 들어, 각 GSL(256) 및 SSL(254)은 1개의 층에 형성되고, 워드 라인(252)은 2개, 8개 혹은 16개의 층에 형성될 수도 있다. 예시적인 실시예들에 따르면, 각 GSL(256), 워드 라인(252) 및 SSL(254)은 상기 제2 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성된다. 제1 절연막 패턴(115)은 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다.
각 GSL(256), 워드 라인(252) 및 SSL(254)과 채널(142)의 측면 사이에는 상기 채널(142) 측면에 수직한 방향, 예를 들어, 상기 제3 방향을 따라 순차적으로 적층된 터널 절연막 패턴(225), 전하 트래핑막 패턴(235) 및 블로킹막 패턴(245)이 더 형성된다. 또한, 터널 절연막 패턴(225), 전하 트래핑막 패턴(235) 및 블로킹막 패턴(245)은 각 GSL(256), 워드 라인(252) 및 SSL(254)과 제1 절연막 패턴(115) 사이 및/또는 제1 절연막 패턴(115) 측면에도 더 형성될 수 있다. 일 실시예에 따르면, 터널 절연막 패턴(225)은 채널(142)의 측면에만 형성될 수도 있다.
예시적인 실시예들에 따르면, GSL(256), 워드 라인(252) 및 SSL(254)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, GSL(256), 워드 라인(252) 및 SSL(254)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에 따르면, 각 GSL(256), 워드 라인(252) 및 SSL(254)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다.
예시적인 실시예들에 따르면, 터널 절연막 패턴(225)은 실리콘 산화물을 포함할 수 있고, 전하 트래핑막 패턴(235)은 실리콘 질화물과 같은 질화물 혹은 금속 산화물을 포함할 수 있다. 예시적인 실시예들에 따르면, 블로킹막 패턴(245)은 실리콘 산화물 혹은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 금속 산화물을 포함할 수 있다. 일 실시예에 따르면, 블로킹막 패턴(245)은 실리콘 산화막 및 금속 산화막이 적층된 다층막 구조를 가질 수 있다.
한편, 상기 제2 방향으로 연장되는 GSL(256), 워드 라인(252) 및 SSL(254)과 이들 사이에 개재되는 제1 절연막 패턴(115)이 형성하는 구조물들 사이에 제2 절연막 패턴(260)이 형성될 수 있다. 제2 절연막 패턴(260)은 산화물과 같은 절연 물질을 포함할 수 있다. 또한, 제2 절연막 패턴(260) 아래의 기판(100) 상부에는 상기 제2 방향으로 연장되어 CSL 역할을 수행하는 불순물 영역(105)이 형성될 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(105)은 인, 비소와 같은 n형 불순물을 포함한다. 도시되지는 않았지만, 불순물 영역(105) 상에는, 예를 들어, 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수 있다.
비트 라인(290)은 비트 라인 콘택(280)에 의해 패드(162)에 전기적으로 연결되며, 이에 따라 채널(142)에 전기적으로 연결될 수 있다. 비트 라인(290)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 비트 라인(290)은 상기 제3 방향으로 연장된다.
비트 라인 콘택(280)은 제3 절연막(270)에 의해 수용되며, 패드(162)에 접촉한다. 비트 라인 콘택(280)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
제3 절연막(270)은 제1 및 제2 절연막 패턴들(115, 260), 채널(142), 패드(162), 블로킹막 패턴(245), 전하 트래핑막 패턴(235) 및 터널 절연막 패턴(225) 상에 형성된다. 예시적인 실시예들에 따르면, 제3 절연막(270)은 산화물과 같은 절연 물질을 포함할 수 있다.
상기 수직형 메모리 장치는 인듐 혹은 갈륨이 도핑된 폴리실리콘 등을 포함하는 제1 채널막(142a)을 구비하며, 제1 채널막(142a)은 SSL(254)에 인접한 영역에서 균일한 도핑 프로파일을 갖도록 형성된다. 이에 따라, 상기 수직형 메모리 장치는 복수 개의 채널(142)들 사이에 작은 문턱 전압 산포를 가질 수 있다. 또한, 상기 수직형 메모리 장치는 탄소 및 인 혹은 비소가 도핑된 폴리실리콘 등을 포함하는 패드(162)를 구비하며, 패드(162) 내에서 인 혹은 비소의 도핑 프로파일이 균일하다. 이에 따라, 상기 수직형 메모리 장치는 소스/드레인들 사이에 낮은 저항 산포를 가질 수 있다.
도 2 내지 도 14는 도 1a 내지 도 1c에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 제1 절연막(110) 및 희생막(120)을 교대로 반복적으로 적층한다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 절연막(110) 및 희생막(120)은 화학 기상 증착(CVD) 공정, 플라즈마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 제1 절연막(110)의 경우, 열산화 공정에 의해 형성될 수도 있다. 예시적인 실시예들에 따르면, 제1 절연막(110)은 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 사용하여 형성될 수 있으며, 희생막(120)은 제1 절연막(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물(SiN), 실리콘 붕질화물(SiBN) 등과 같은 실리콘 질화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 이후 공정에서 GSL(256, 도 13 참조) 및 SSL(254, 도 13 참조)이 형성되는 층의 희생막(120)은 워드 라인(252, 도 13 참조)이 형성되는 층의 희생막(120)에 비해 큰 두께를 갖도록 형성될 수 있다.
한편, 제1 절연막(110) 및 희생막(120)이 적층되는 수는 이후 형성되는 GSL(256), 워드 라인(252) 및 SSL(254)이 적층되는 수에 따라 달라질 수 있다. 본 실시예에서, GSL(256) 및 SSL(254)은 각각 2개의 층에 형성되고, 워드 라인(252)은 4개의 층에 형성된다. 이에 따라, 희생막(120)은 모두 8개의 층으로 적층되고 제1 절연막(110)은 모두 9개의 층으로 적층된다. 하지만, 예를 들어, GSL(256) 및 SSL(254)은 각각 1개의 층에 형성되고 워드 라인(252)은 2개, 8개 혹은 16개의 층에 형성될 수도 있으며, 이 경우 희생막(120)은 모두 4개, 10개 혹은 18개의 층에 형성되고 제1 절연막(110)은 모두 5개, 11개 혹은 19개의 층에 형성될 수 있다.
도 3을 참조하면, 제1 절연막(110) 및 희생막(120)을 관통하는 제1 개구(130)를 형성한다.
예시적인 실시예들에 따르면, 제1 개구(130)는 제1 절연막(110) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 제1 개구(130)는 기판(100)에 수직한 제1 방향으로 연장되도록 형성된다. 다만, 상기 건식 식각 공정의 특성 상, 제1 개구(130)는 아래로 갈수록 폭이 좁아지도록 형성될 수도 있다.
예시적인 실시예들에 따르면, 제1 개구(130)는 기판(100)에 평행한 제2 방향을 따라 복수 개로 형성되어 제1 개구 열(opening column)(도시되지 않음)을 형성할 수 있다. 또한, 상기 제1 개구 열은 기판(100)에 평행하며 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성되어 제1 개구 어레이(opening array)(도시되지 않음)를 형성할 수 있다.
도 4를 참조하면, 제1 개구(130)의 내벽에 예비 채널막 패턴(140)을 형성하고, 제1 개구(130)의 나머지 부분을 채우는 매립 패턴(150)을 형성한다.
구체적으로, 제1 개구(130)의 내벽 및 제1 절연막(110)의 상면에 예비 채널막을 형성하고, 제1 개구(130)의 나머지 부분을 채우는 매립막을 상기 예비 채널막 상에 형성한다. 예시적인 실시예들에 따르면, 상기 예비 채널막은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 또한, 상기 매립막은 산화물과 같은 절연 물질을 사용하여 형성될 수 있다.
이후, 제1 절연막(110)의 상면이 노출될 때까지 상기 매립막 및 상기 예비 채널막 상부를 평탄화하여, 제1 개구(130)를 채우는 매립 패턴(150) 및 예비 채널막 패턴(140)을 각각 형성한다. 이에 따라, 예비 채널막 패턴(140)은 제1 개구(130)의 내벽 상에 컵 형상 혹은 실린더 형상을 갖도록 형성될 수 있다. 예시적인 실시예들에 따르면, 예비 채널막 패턴(140)은 상기 제1 개구 열 혹은 제1 개구 어레이에 대응하도록 복수 개로 형성되어, 예비 채널막 패턴 열 혹은 예비 채널막 패턴 어레이를 각각 형성할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다.
도 5를 참조하면, 매립 패턴(150) 및 예비 채널막 패턴(140)의 상부를 제거하여 리세스(160)를 형성하고, 리세스(160)를 채우는 예비 패드(160)를 형성한다.
구체적으로, 매립 패턴(150) 및 예비 채널막 패턴(140)의 상부를 에치 백 공정을 통해 제거하여 리세스(160)를 형성한다. 이후, 리세스(160)를 채우는 예비 패드막을 매립 패턴(150), 예비 채널막 패턴(140) 및 제1 절연막(110) 상에 형성하고, 제1 절연막(110)의 상면이 노출될 때까지 상기 예비 패드막의 상부를 평탄화하여 예비 패드(160)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 예비 패드막은 탄소가 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 이와는 달리, 상기 예비 패드막은 불순물이 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수도 있다. 한편, 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다.
도 6을 참조하면, 이온을 주입하여 예비 채널막 패턴(140) 및/또는 예비 패드(160)를 비정질화시킬 수 있다.
즉, 예비 채널막 패턴(140) 및/또는 예비 패드(160)가 비정질 실리콘이 아닌 폴리실리콘을 포함하는 경우, 예를 들어, 실리콘 혹은 게르마늄 이온을 주입함으로써, 예비 채널막 패턴(140) 및/또는 예비 패드(160)를 비정질화시킬 수 있다.
다만, 상기 비정질화 공정은 생략될 수도 있다.
도 7을 참조하면, 예비 채널막 패턴(140)에 채널 이온을 주입하여 채널(142)을 형성할 수 있다.
예시적인 실시예들에 따르면, 예비 채널막 패턴(140) 일부에 p형 불순물, 예를 들어, 인듐 혹은 갈륨을 도핑함으로써 제1 채널막(142a)을 형성할 수 있으며, 상기 p형 불순물이 도핑되지 않은 부분은 제2 채널막(142b)으로 정의될 수 있다.
인듐 혹은 갈륨은, 예를 들어, 붕소에 비해 도핑 시 확산이 잘 되지 않는 특성이 있으므로, 제1 채널막(142a)은 원하는 위치에 균일한 도핑 프로파일로 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 채널막(142a)은 이후 공정에서 SSL(254)이 형성되는 층의 희생막(120)에 인접하도록 형성된다.
예시적인 실시예들에 따르면, 예비 채널막 패턴(140)에 상기 p형 불순물과 함께 탄소를 도핑하여 제1 채널막(142a)을 형성할 수도 있으며, 이 경우 상기 p형 불순물의 주변 영역으로의 확산이 더욱 억제될 수 있다.
도 8을 참조하면, 예비 패드(160)에 패드 이온을 주입하고 열처리함으로써 패드(162)를 형성할 수 있다.
예시적인 실시예들에 따르면, 예비 패드(160)에 n형 불순물, 예를 들어, 인 혹은 비소를 도핑하여 수 있다.
비소는 도핑 시 확산이 잘 되지 않는 특성이 있으므로, 패드(162)는 균일한 도핑 프로파일을 가질 수 있다. 특히, 스파이크 급속 열처리(spike RTA) 공정 혹은 레이저 어닐링 공정 등을 통해 상기 열처리 공정을 수 밀리 초 동안만 수행함으로써, 패드(162)는 균일하게 도핑된 불순물을 포함할 수 있다.
한편, 인을 도핑하는 경우, 예비 패드(160)에 탄소가 도핑되어 있으므로, 도핑 및 열처리 공정 시 확산이 억제될 수 있으며, 이에 따라 패드(162)는 균일한 도핑 프로파일을 가질 수 있다.
도 9를 참조하면, 제1 절연막(110) 및 희생막(120)을 관통하는 제2 개구(210)를 형성한다.
예시적인 실시예들에 따르면, 제2 개구(210)는 제1 절연막(110) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 제2 개구(210)는 상기 제1 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 개구(210)는 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 제1 절연막(110) 및 희생막(120)은 제1 절연막 패턴(115) 및 희생막 패턴(125)으로 변환된다. 이때, 각 층의 제1 절연막 패턴(115) 및 희생막 패턴(125)은 상기 제2 방향을 따라 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
도 10을 참조하면, 희생막 패턴(125)을 제거하여, 각 층의 제1 절연막 패턴(115) 사이에 갭(215)을 형성한다. 갭(215)에 의해 채널(142)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제2 개구(210)에 의해 노출된 희생막 패턴(125)을 제거할 수 있다.
도 11을 참조하면, 갭(215)의 내벽, 제1 절연막 패턴(115)의 표면, 기판(100)의 상면 및 패드(162)의 상면에 터널 절연막(220), 전하 트래핑막(230) 및 블로킹막(240)을 순차적으로 형성한다.
예시적인 실시예들에 따르면, 터널 절연막(220)은 실리콘 산화물을 사용하여 화학 기상 증착(CVD) 공정을 수행함으로써 형성될 수 있다. 이와는 달리, 터널 절연막(220)은 갭(215)에 의해 노출된 채널(142)의 측벽에 열산화 공정을 수행하여 형성될 수도 있다. 이 경우, 터널 절연막(220)은 제1 절연막 패턴(115) 표면에는 형성되지 않을 수도 있다.
전하 트래핑막(230)은 실리콘 질화물과 같은 질화물 혹은 금속 산화물을 사용하여 형성될 수 있다.
블로킹막(240)은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 상기 금속 산화물은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 일 실시예에 따르면, 블로킹막(240)은 실리콘 산화막 및 금속 산화막이 적층된 다층막으로 형성될 수 있다.
도 12를 참조하면, 갭(215)을 채우는 게이트 전극막(250)을 블로킹막(240) 상에 형성한다.
예시적인 실시예들에 따르면, 게이트 전극막(250)은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(250)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 게이트 전극막(250)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다.
한편, 게이트 전극막(250)은 화학 기상 증착(CVD) 공정 혹은 원자층 증착(ALD) 공정 등을 통해 형성될 수 있으며, 이때 제2 개구(210)가 부분적으로 채워질 수 있다.
도 13을 참조하면, 게이트 전극막(250)을 부분적으로 제거하여, 갭(215) 내부에 GSL(256), 워드 라인(252) 및 SSL(254)을 형성한다. 예시적인 실시예들에 따르면, 상기 게이트 전극막(250)은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
각 GSL(256), 워드 라인(252) 및 SSL(254)은 1개 혹은 수 개의 층에 형성될 수 있으며, 본 실시예에서 GSL(256) 및 SSL(254)은 2개의 층에 형성되고, 워드 라인(252)은 GSL(256) 및 SSL(254) 사이의 4개의 층으로 형성된다.
한편, 게이트 전극막(250)을 부분적으로 제거할 때, 제1 절연막 패턴(115)의 상면, 기판(100)의 상면 및 패드(162) 상면의 블로킹막(240), 전하 트래핑막(230) 및 터널 절연막(220) 부분이 함께 제거될 수 있으며, 이에 따라 각각 블로킹막 패턴(245), 전하 트래핑막 패턴(235) 및 터널 절연막 패턴(225)이 형성될 수 있다. 이때, 제1 절연막 패턴(115) 측벽 상의 블로킹막(240), 전하 트래핑막(230) 및 터널 절연막(220) 부분도 더 제거되어, 블로킹막 패턴(245), 전하 트래핑막 패턴(235) 및 터널 절연막 패턴(225)이 갭(215) 내벽에만 형성될 수도 있다.
한편, 게이트 전극막(250), 블로킹막(240), 전하 트래핑막(230) 및 터널 절연막(220)이 부분적으로 제거됨에 따라, 기판(100) 상부를 노출시키며 상기 제2 방향으로 연장되는 제3 개구(도시되지 않음)가 형성되고, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성한다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(105)은 상기 제2 방향으로 연장되어 공통 소스 라인(CSL)의 역할을 수행할 수 있다.
도시되지는 않았지만, 불순물 영역(105) 상에, 예를 들어, 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수 있다.
이후, 상기 제3 개구를 채우는 제2 절연막 패턴(260)을 형성한다. 예시적인 실시예들에 따르면, 상기 제3 개구를 채우는 제2 절연막을 기판(100) 및 제1 절연막 패턴(115) 상에 형성한 후, 제1 절연막 패턴(115) 상면이 노출될 때까지 상기 제2 절연막 상부를 평탄화함으로써, 제2 절연막 패턴(260)이 형성된다.
도 14를 참조하면, 제1 및 제2 절연막 패턴들(115, 260), 패드(162), 블로킹막 패턴(245), 전하 트래핑막 패턴(235) 및 터널 절연막 패턴(225) 상에 제3 절연막(270)을 형성하고, 패드(162) 상면을 노출시키는 제4 개구(275)를 형성한다. 예시적인 실시예들에 따르면, 상기 제4 개구는 채널(142) 및 패드(162)에 대응하도록 상기 제2 방향을 따라 복수 개로 형성되어 제4 개구 열을 형성할 수 있으며, 상기 제4 개구 열은 상기 제3 방향을 따라 복수 개로 형성되어 제4 개구 어레이를 형성할 수 있다.
이후, 제3 절연막(270)을 이온 주입 마스크로 사용하여 노출된 패드(162)에 패드 이온을 더 주입할 수 있다. 예시적인 실시예들에 따르면, 인 혹은 비소와 같은 n형 불순물을 주입할 수 있다.
도 1b를 다시 참조하면, 제4 개구(275)를 채우는 비트 라인 콘택(280)을 패드(162) 상에 형성한다. 비트 라인 콘택(280)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
이후, 비트 라인 콘택(280)에 전기적으로 연결되는 비트 라인(290)을 형성하여 상기 수직형 메모리 장치를 완성한다. 비트 라인(290)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 비트 라인(290)은 상기 제3 방향으로 연장되도록 형성될 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 확산 특성이 낮은 불순물들을 사용하여 채널(142) 및 패드(162)를 형성함으로써, 이후 수행되는 각종 열처리 공정에 의해 불순물들이 확산되어 채널(142) 및 패드(162)의 도핑 프로파일이 불균일해지는 현상이 방지될 수 있다.
즉, SSL(254)에 인접한 예비 채널막 패턴(140) 부분에 확산 특성이 낮은 인듐 혹은 갈륨을 도핑함으로써, 균일한 도핑 프로파일을 갖는 채널(142)을 형성할 수 있으며, 이때 탄소를 함께 도핑함으로써, 상기 확산을 더욱 억제할 수도 있다. 이에 따라, 상기 수직형 메모리 장치는 작은 문턱 전압 산포를 가질 수 있다. 또한, 탄소가 도핑된 예비 패드(160)에 인 혹은 비소를 도핑하여 패드(162)를 형성함으로써, 패드(162) 역시 균일한 도핑 프로파일을 가질 수 있다. 특히, 인 혹은 비소를 도핑한 이후에, 저온에서 장시간에 걸친 열처리 공정을 수행하는 대신 급속 열처리 공정을 수행함으로써, 상기 균일한 도핑 프로파일을 유지할 수 있다. 이에 따라, 상기 수직형 메모리 장치는 작은 소스/드레인 저항 산포를 가질 수 있다.
또한, 각종 열처리에 의한 확산을 방지하기 위해 불순물들을 워드 라인(252) 혹은 제3 절연막(270) 형성 이후에 도핑하여 채널 및 패드를 형성하는 경우와는 달리, 예시적인 실시예들에 따르면, 예비 채널막 패턴(140) 상에 적층된 제1 절연막 패턴(115)의 높이 혹은 외부로 노출되는 예비 패드(160) 상면의 면적이 일정하므로, 균일한 도핑 프로파일을 갖는 채널 및 패드가 형성될 수 있다.
도 15는 다른 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는, 패드를 제외하고는 도 1a 내지 도 1c를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 부분에 대한 반복 설명은 생략한다.
도 15를 참조하면, 패드(170)는 탄소 및 인 혹은 비소가 도핑된 폴리실리콘을 포함하는 제1 패드층(172) 및 인 혹은 비소가 도핑된 폴리실리콘을 포함하는 제2 패드층(174)을 포함한다.
한편, 상기 수직형 메모리 장치는 다음과 같은 방법으로 제조될 수 있다.
즉, 도 5를 참조로 설명한 공정들을 수행할 때, 제1 개구(130)의 내벽 및 제1 절연막(110)의 상면에 일정 시간 동안 탄소 소스 가스 및 실리콘 소스 가스를 함께 공급한 후, 실리콘 소스 가스만을 공급하여 예비 채널막을 형성하고 제1 절연막 패턴(115)의 상면이 노출될 때까지 상기 예비 채널막을 평탄화한다. 이에 따라, 제1 개구(130)의 내부에는 탄소가 도핑된 폴리실리콘막 및 탄소가 도핑되지 않은 폴리실리콘막이 형성될 수 있다. 이후, 인 혹은 비소를 더 도핑하여 제1 및 제2 패드층들(172, 174)을 형성할 수 있다.
상기 탄소가 도핑된 폴리실리콘막이 하부에 형성됨에 따라, 인 혹은 비소를 도핑하거나 이후 열처리 공정을 수행할 때 확산이 억제될 수 있다. 이에 따라, 패드(170)는 균일한 도핑 프로파일을 가질 수 있다.
각 도 16a 및 도 16b는 또 다른 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도 및 부분 절개도이다. 이때, 도 16b는 도 16a에 도시된 수직형 메모리 장치의 B 영역 부분 절개도이다. 상기 수직형 메모리 장치는 절연막 패턴을 더 포함하고 채널, 매립 패턴 및 패드의 형상이 다르다는 것을 제외하고는 도 1a 내지 도 1c를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 부분에 대한 자세한 설명은 생략한다.
도 16a 및 도 16b를 참조하면, 상기 수직형 메모리 장치는 기판(300)에 수직한 제1 방향을 따라 기판(300) 상에 연장되는 채널(342) 및 상기 제1 방향을 따라 채널(342)의 일 측면 상에 서로 이격되도록 순차적으로 형성된 GSL(456), 워드 라인(452) 및 SSL(454)을 포함한다. 또한 상기 수직형 메모리 장치는 채널(342)에 전기적으로 연결된 비트 라인(490) 및 공통 소스 라인(CSL)(305, 도 23 참조)을 더 포함할 수 있으며, 이때 비트 라인(490)은 패드(362) 및 비트 라인 콘택(480)에 의해 채널(342)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 채널(342)은 기판(300)에 평행한 제2 방향을 따라 복수 개로 형성되어 채널 열(channel column)을 형성할 수 있으며, 상기 채널 열은 기판(300)에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성되어 채널 어레이(channel array)를 형성할 수 있다. 예시적인 실시예들에 따르면, 채널(342)은 상기 제1 방향을 따라 연장되는 라인 형상을 갖는다.
채널(342)은 폴리실리콘을 포함할 수 있으며, 불순물을 더 포함할 수 있다.또한, 채널(342)은 SSL(454)에 인접한 부분에 형성된 제1 채널막(342a) 및 SSL(454)에 인접하지 않는 부분에 형성된 제2 채널막(342b)을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 채널막(342a)은 p형 불순물, 예를 들어, 인듐 혹은 갈륨이 도핑된 폴리실리콘을 포함할 수 있다. 또한, 제1 채널막(342a)은 탄소 및/또는 게르마늄을 더 포함할 수도 있다.
상기 제3 방향을 따라 인접하는 라인 형상의 채널들(342) 사이 공간 즉, GSL(456), 워드 라인(452) 및 SSL(454)이 형성되지 않은 채널(342)의 타 측면들 사이의 공간 일부에는 필러(pillar) 형상의 매립 패턴(350)이 형성될 수 있다.
매립 패턴(350) 및 채널(342) 상에는 패드(362)가 형성되어, 비트 라인 콘택(480)과 채널(342)을 전기적으로 연결할 수 있다. 패드(362)는 인 혹은 비소가 도핑된 폴리실리콘을 포함할 수 있다. 특히 패드(362)가 인이 도핑된 폴리실리콘을 포함하는 경우, 패드(362)는 탄소를 더 포함할 수 있다.
채널(342), 매립 패턴(350) 및 패드(362)에 의해 형성되는 구조물들은 상기 제2 방향으로 제3 절연막 패턴(465, 도 25 참조)에 의해 서로 절연될 수 있다. 제3 절연막 패턴(465)은 상기 제1 방향으로 연장되는 필러 형상을 가지고, 상기 제2 방향을 따라 복수 개로 형성되어 제3 절연막 패턴 열을 형성할 수 있으며, 상기 제3절연막 패턴 열은 상기 제3 방향을 따라 복수 개로 형성되어 제3 절연막 패턴 어레이를 형성할 수 있다.
각 워드 라인(452), SSL(454) 및 GSL(456)과 채널(342)의 상기 일 측면 사이에는 상기 채널(342)의 일 측면에 수직한 상기 제3 방향을 따라 순차적으로 적층된 터널 절연막 패턴(425), 전하 트래핑막 패턴(435) 및 블로킹막 패턴(445)이 더 형성될 수 있다. 또한, 터널 절연막 패턴(425), 전하 트래핑막 패턴(435) 및 블로킹막 패턴(445)은 각 GSL(456), 워드 라인(452) 및 SSL(454)과 제1 절연막 패턴(315) 사이 및/또는 제1 절연막 패턴(315) 측면에도 더 형성될 수 있다. 일 실시예에 따르면, 터널 절연막 패턴(425)은 채널(342)의 상기 일 측면에만 형성될 수도 있다.
한편, 상기 제2 방향으로 연장되는 GSL(456), 워드 라인(452) 및 SSL(454)과 이들 사이에 개재되는 제1 절연막 패턴(315)이 형성하는 구조물들 사이에 제2 절연막 패턴(460, 도 23 참조)이 형성될 수 있다. 또한, 제2 절연막 패턴(460) 아래의 기판(300) 상부에는 상기 제2 방향으로 연장되어 공통 소스 라인(CSL) 역할을 수행하는 불순물 영역(305, 도 23 참조)이 형성될 수 있다.
비트 라인(490)은 비트 라인 콘택(480)에 의해 패드(362)에 전기적으로 연결되며, 이에 따라 채널(342)에 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 비트 라인(490)은 상기 제3 방향으로 연장된다. 비트 라인 콘택(480)은 제4 절연막(470, 도 26 참조)에 의해 수용되며, 패드(362)에 접촉한다. 제4 절연막(470)은 제1 내지 제3 절연막 패턴들(315, 460, 465), 채널(342), 패드(362), 블로킹막 패턴(445), 전하 트래핑막 패턴(435) 및 터널 절연막 패턴(425) 상에 형성된다.
도 17 내지 도 28은 도 16a 및 도 16b에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 2 내지 도 14를 참조로 설명한 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 17을 참조하면, 도 2 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 즉, 기판(300) 상에 제1 절연막 및 희생막을 교대로 반복적으로 적층하고, 상기 제1 절연막 및 상기 희생막을 관통하면서 기판(300)에 수직한 제1 방향으로 연장되는 제1 개구(330)를 형성한다.
다만, 제1 개구(330)는 고립된 형상을 갖는 대신에, 기판(300)에 평행한 제2 방향을 따라 연장되도록 형성되며, 기판(300)에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 상기 제1 절연막 및 상기 희생막은 각각 제1 절연막 패턴(315) 및 희생막 패턴(325)으로 변환되며, 각 층의 제1 절연막 패턴(315) 및 희생막 패턴(325)은 상기 제2 방향을 따라 연장되고, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
도 18을 참조하면, 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제1 개구(330)의 내벽에 예비 채널막 패턴(340)이 형성되고, 제1 개구(330)의 나머지를 채우는 매립 패턴(350)이 형성된다. 예시적인 실시예들에 따르면, 예비 채널막 패턴(340)은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다.
도 19를 참조하면, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 매립 패턴(350) 및 예비 채널막 패턴(340) 상에 예비 패드(360)가 형성된다. 예비 패드(360)는 탄소가 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 혹은, 예비 패드(360)는 불순물이 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수도 있다.
도 20을 참조하면, 도 6 내지 도 8을 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 실리콘 혹은 게르마늄 이온을 주입하여 예비 채널막 패턴(340) 및/또는 예비 패드(360)를 비정질화시키고, 예비 채널막 패턴(340)에 인듐 혹은 갈륨을 도핑하여 채널(342)을 형성한다. 이때, 탄소도 함께 도핑할 수도 있다. 이에 따라, 이후 공정에서 SSL(454)이 형성되는 층의 희생막 패턴(325)에 인접하는 제1 채널막(342a)이 형성되고, 나머지 부분은 제2 채널막(342b)으로 정의된다. 이후, 예비 패드(360)에 인 혹은 비소를 주입하고, 스파이크 급속 열처리(spike RTA) 공정 혹은 레이저 어닐링 공정 등을 수 밀리 초 동안 수행함으로써 패드(362)를 형성한다.
도 21을 참조하면, 도 9를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 절연막 패턴(315) 및 희생막 패턴(325)을 관통하면서 상기 제1 방향으로 연장되는 제2 개구(410)가 형성된다. 예시적인 실시예들에 따르면, 제2 개구(410)는 상기 제2 방향을 따라 연장되고, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
도 22를 참조하면, 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 희생막 패턴(325)을 제거함으로써, 각 층의 제1 절연막 패턴(315) 사이에 갭(415)을 형성한다.
도 23을 참조하면, 도 11 내지 도 13을 참조하여 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 갭(415)의 내벽 및 제1 절연막 패턴(315)의 측벽 상에는 터널 절연막 패턴(425), 전하 트래핑막 패턴(435) 및 블로킹막 패턴(445)이 순차적으로 형성되고, 갭(415)의 나머지 부분에는 GSL(456), 워드 라인(452) 및 SSL(454)이 형성된다.
또한, 상기 GSL(456), 워드 라인(452) 및 SSL(454)과 제1 절연막 패턴(315)이 형성하는 구조물들 사이에 상기 제2 방향을 따라 연장되는 제3 개구(도시되지 않음)에 의해 노출되는 기판(300) 상부에 공통 소스 라인(CSL) 역할을 수행하는 불순물 영역(305)이 형성되고, 상기 제3 개구를 채우는 제2 절연막 패턴(460)이 형성된다. 제2 절연막 패턴(460)은 상기 제2 방향을 따라 연장되며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
도 24를 참조하면, 패드(362), 채널(342) 및 매립 패턴(350)을 부분적으로 제거하여 기판(300) 상면을 노출시키며 상기 제1 방향을 따라 연장되는 제4 개구(365)를 형성한다. 예시적인 실시예들에 따르면, 제4 개구(365)는 고립된 형상을 가지고 상기 제2 방향을 따라 복수 개로 형성되어 제4 개구 열을 형성할 수 있으며, 상기 제4 개구 열은 상기 제3 방향으로 복수 개 형성되어 제4 개구 어레이를 형성할 수 있다.
도 25를 참조하면, 제4 개구(365)를 채우는 제3 절연막 패턴(465)을 형성할 수 있다.
제3 절연막 패턴(465)은 제5 개구(365)를 채우는 제3 절연막을 기판(300), 제1 및 제2 절연막 패턴들(315, 460), 패드(362), 블로킹막 패턴(445), 전하 트래핑막 패턴(435) 및 터널 절연막 패턴(425) 상에 형성하고, 제1 절연막 패턴(315)의 상면이 노출될 때까지 상기 제3 절연막 상부를 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 제3 절연막은 산화물과 같은 절연 물질을 사용하여 형성될 수 있다.
도 26을 참조하면, 도 14를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제1 내지 제3 절연막 패턴들(315, 460, 465), 패드(362), 블로킹막 패턴(445), 전하 트래핑막 패턴(435) 및 터널 절연막 패턴(425) 상에 제4 절연막(470)을 형성하고, 패드(362) 상면을 노출시키는 제5 개구(475)를 형성한다. 제5 개구(475)는 상기 제2 방향을 따라 복수 개로 형성되어 제5 개구 열을 형성할 수 있고, 상기 제5 개구 열은 상기 제3 방향을 따라 복수 개로 형성되어 제5 개구 어레이를 형성할 수 있다.
이후, 제4 절연막(470)을 이온 주입 마스크로 사용하여 노출된 패드(362)에 패드 이온을 더 주입할 수 있다. 예시적인 실시예들에 따르면, 인 혹은 비소와 같은 n형 불순물을 주입할 수 있다.
도 27을 참조하면, 제5 개구(475)를 채우는 비트 라인 콘택(480)을 패드(362) 상에 형성한다. 비트 라인 콘택(480)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 비트 라인 콘택(480)은 제5 개구(475)에 대응하여, 비트 라인 콘택 열 및 비트 라인 콘택 어레이를 형성할 수 있다.
도 28을 참조하면, 비트 라인 콘택(480)에 전기적으로 연결되는 비트 라인(490)을 형성하여 상기 수직형 메모리 장치를 완성한다. 비트 라인(490)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 비트 라인(490)은 상기 제3 방향으로 연장되도록 형성될 수 있다.
도 29는 또 다른 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는, 패드를 제외하고는 도 16a 및 도 16b를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 부분에 대한 반복 설명은 생략한다.
도 29를 참조하면, 패드(370)는 탄소 및 인 혹은 비소가 도핑된 폴리실리콘을 포함하는 제1 패드층(372) 및 인 혹은 비소가 도핑된 폴리실리콘을 포함하는 제2 패드층(374)을 포함한다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 기판 105, 305: 불순물 영역
110: 제1 절연막 115, 315: 제1 절연막 패턴
120: 희생막 125, 325: 희생막 패턴
130, 330: 제1 개구 140, 340: 예비 채널막 패턴
142, 342: 채널 142a, 342a: 제1 채널막
142b, 342b: 제2 채널막 150, 350: 매립 패턴
160: 리세스 160, 360: 예비 패드
162, 170, 362, 370: 패드 172, 372: 제1 패드층
174, 374: 제2 패드층 210, 410: 제2 개구
220: 터널 절연막 225, 425: 터널 절연막 패턴
230: 전하 트래핑막 235, 435: 전하 트래핑막 패턴
240: 블로킹막 245, 445: 블로킹막 패턴
250: 게이트 전극막 260, 460: 제2 절연막 패턴
270: 제3 절연막 465: 제3 절연막 패턴
280, 480: 비트 라인 콘택 290, 490: 비트 라인
275, 365: 제4 개구

Claims (10)

  1. 기판에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인(GSL), 워드 라인들 및 스트링 선택 라인(SSL); 및
    상기 기판 상에 상기 제1 방향으로 연장되어 상기 GSL, 워드 라인들 및 SSL의 측면 상에 형성되며, 상기 SSL에 인접한 부분에 인듐 혹은 갈륨이 도핑된 폴리실리콘을 포함하는 채널을 구비하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 채널 상에 형성된 패드를 더 포함하고,
    상기 패드는 탄소 및 인이 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  3. 기판에 수직한 제1 방향으로 연장되며 부분적으로 인듐 혹은 갈륨이 도핑된 폴리실리콘을 포함하는 채널을 형성하는 단계; 및
    상기 제1 방향을 따라 상기 기판 상에 서로 이격되도록, 상기 채널의 측면 상에 그라운드 선택 라인(GSL), 워드 라인들 및 스트링 선택 라인(SSL)을 형성하는 단계를 구비하는 수직형 메모리 장치의 제조 방법.
  4. 제3항에 있어서, 상기 채널을 형성하는 단계는,
    폴리실리콘을 사용하여 예비 채널을 형성하는 단계; 및
    상기 예비 채널 일부를 인듐 혹은 갈륨을 사용하여 도핑하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  5. 제4항에 있어서, 상기 예비 채널 일부에 탄소가 더 도핑되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  6. 제4항에 있어서, 상기 예비 채널 일부를 인듐 혹은 갈륨을 사용하여 도핑하는 단계 이전에, 상기 예비 채널에 실리콘 혹은 게르마늄 이온을 주입하여 상기 예비 채널을 비정질화시키는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  7. 제3항에 있어서, 상기 GSL, 워드 라인들 및 SSL을 형성하는 단계 이전에,
    상기 채널에 전기적으로 연결되며, 탄소 및 인이 도핑된 폴리실리콘을 포함하는 패드를 상기 채널 상부에 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 채널은 제1 절연막에 의해 수용되며,
    상기 패드를 형성하는 단계는,
    상기 채널 상부를 제거하여 리세스를 형성하는 단계;
    탄소가 도핑된 폴리실리콘을 사용하여 상기 리세스를 채우는 예비 패드를 형성하는 단계; 및
    상기 예비 패드에 인을 도핑하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 예비 패드에 인을 도핑하는 단계 이후에, 상기 예비 패드에 스파이크 금속 열처리(spike RTA) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  10. 기판 상에 제1 및 제2 절연막들을 교대로 반복적으로 형성하는 단계;
    상기 제1 및 제2 절연막들을 관통하여 상기 기판 상면을 노출시키는 제1 개구를 형성하는 단계;
    상기 제1 개구의 내벽 상에 폴리실리콘을 포함하는 예비 채널을 형성하고, 상기 제1 개구의 나머지 부분을 채우는 매립막을 형성하는 단계;
    상기 예비 채널 및 매립막 상부를 제거하여 리세스를 형성하는 단계;
    상기 리세스를 채우며 탄소가 도핑된 폴리실리콘을 포함하는 예비 패드를 상기 예비 채널 및 매립막 상에 형성하는 단계;
    상기 예비 채널 일부에 인듐 혹은 갈륨을 도핑하여 채널을 형성하는 단계;
    상기 예비 패드에 인 혹은 비소를 도핑하고 급속 열처리하여 패드를 형성하는 단계를 포함하는 수직형 메모리 장치의 제조 방법.
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