CN103715176B

CN103715176B - 半导体器件

Info

Publication number: CN103715176B
Application number: CN201310464865.9A
Authority: CN
Inventors: 薛光洙; 曹盛纯
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2012-10-05
Filing date: 2013-10-08
Publication date: 2018-03-27
Anticipated expiration: 2033-10-08
Also published as: CN108417560B; CN108417560A; CN103715176A

Abstract

本发明公开了一种半导体器件，其包括：多个存储单元串；位线；以及互连，其将至少两个存储单元串联接至位线。存储单元串通过对应的互连能被联接至对应的位线。交替的存储单元串通过对应的不同的互连能被联接至不同的位线。

Description

半导体器件

本申请要求2012年10月5日提交的韩国专利申请第10-2012-0110751号和2013年3月15日提交的美国专利申请第13/844,337的优先权，其全部内容特此通过参考引用而被结合。

技术领域

本发明总的发明概念涉及半导体器件，更具体地，涉及垂直型存储器件。

背景技术

为了实现较高的性能和较低的成本，对提高半导体器件的密度存在持续的需求。尤其地，半导体器件的密度是产品定价的重要决定因素。因为传统二维半导体存储器件的密度主要由单位存储单元占据的面积决定，所以该密度受到精细构图技术水平的显著影响。然而，需要超高成本的设备来实现这样的精细图案。因此，在提高二维半导体存储器件的密度方面依然存在限制。

发明内容

在一个实施方式中，一种半导体器件包括：多个垂直堆叠存储单元串、位线、以及互连，所述互连将至少两个垂直堆叠存储单元串联接至所述位线。

在另一实施方式中，互连的一部分在第一方向上延伸，且位线在第二方向上延伸。

在一些实施方式中，位线基本上平行于互连延伸。

在一个实施方式中，所述至少两个存储单元串沿第二方向设置，且在第一方向上偏离位线，以及所述互连的所述部分沿第一方向突出。

在另一实施方式中，位线、互连和所述至少两个存储单元串被称作第一位线、第一互连和第一组至少两个存储单元串，半导体器件还包括：第二位线、以及第二互连，所述第二互连将第二组至少两个存储单元串联接至第二位线。

在一个实施方式中，第一互连的一部分在第一方向上突出，第二互连在与第一方向相反的方向上突出。

根据本发明概念的一个方面，一种方法包括：形成多个存储单元串；将互连联接到至少两个所述存储单元串；以及将位线联接至所述互连。

根据本发明概念的另一方面，一种制造半导体器件的方法包括：在半导体衬底上方形成缓冲电介质层；在缓冲电介质层上方反复形成牺牲层和绝缘层的堆叠；形成穿过牺牲层和绝缘层的堆叠延伸从而连接至半导体衬底的垂直柱；通过构图缓冲电介质层、牺牲层和绝缘层从而暴露部分衬底来形成分隔区；去除构图过的牺牲层以形成凹进区，所述凹进区暴露垂直柱的部分侧壁；在凹进区内形成信息存储元件；在凹进区内的信息存储元件上形成导电层，从而形成包括第一和第二串选择线的存储单元串，第一和第二串选择线彼此间隔开；在垂直柱上形成第一接触；在第一接触上形成子互连，以将垂直柱与第一和第二串选择线互连；在第一和第二子互连上形成第二接触；以及在第二接触上形成位线，其中第一子互连和第二子互连通过第二接触被连接至不同的相邻的位线。

附图说明

由于附图及其详细说明，本发明概念将变得更明白。其中描绘的实施方式借助示例的方式提供，而非借助限制的方式提供，其中相同的附图标记指代相同或相似的元件。附图不必按比例绘制，相反，重点在于示出本发明概念的多个方面。

图1是根据本发明概念的多个实施方式的存储器件的框图；

图2是示出图1中存储单元阵列的一示例的框图；

图3是根据本发明概念的第一实施方式的垂直型存储器件的存储块的透视图；

图4A至图4I是图3中“A”的放大图；

图5A、图5C和图5D是图3中的垂直型存储器件的顶部俯视图，图5B是沿图5A中的线A-A'截取的截面图；

图6A至图12A是与图5A对应的顶部俯视图，图6B至12B是与图5B对应的截面图；

图13是根据本发明概念的第二实施方式的垂直型存储器件的存储块的透视图；

图14A是图13中的垂直型存储器件的顶部俯视图，图14B是沿图14A的线A-A'截取的截面图；

图15A至图18A是对应于图14A的顶部俯视图，图15B至图18B是与图14B对应的截面图；

图19是根据本发明概念的第三实施方式的垂直型存储器件的存储块的透视图；

图20A和图20C是图19中的垂直型存储器件的顶部俯视图，图20B是沿图20A中的线A-A'截取的截面图；

图21是根据本发明概念的第四实施方式的垂直型存储器件的存储块的透视图；

图22A是图21中的垂直型存储器件的顶部俯视图，图22B是沿图22A中的线A-A'截取的截面图；

图23A至图25A是与图22A对应的顶部俯视图，图23B至图25B是与图22B对应的截面图；

图26是根据本发明概念的第五实施方式的垂直型存储器件的存储块的透视图；

图27A是图26中的垂直型存储器件的顶部俯视图，图27B是沿图27A中的线A-A'截取的截面图；

图28是示出存储系统的一示例的示意性框图，该存储系统包括根据本发明概念的多个实施方式制造的半导体器件；

图29是示出存储卡的一示例的示意性框图，该存储卡包括根据本发明概念的多个实施方式制造的半导体器件；以及

图30是示出信息处理系统的一示例的示意性框图，该信息处理系统上安装有根据本发明概念的多个实施方式的半导体器件。

具体实施方式

本发明概念的优点及特征、以及实现它们的方法将因以下示例性实施方式而显然，该示例性实施方式将参照附图得以更详细地说明。然而，应当注意的是，本发明概念不限于以下示例性实施方式，并且可以以各种形式实施。因此，示例性实施方式仅被提供来公开本发明概念的示例，并让本领域技术人员理解本发明概念的本质。

将被理解的是，当一元件被称为“在”另一元件“上”时，它可以直接在该另一元件上，或者居间元件可以存在于其间。相反，当一元件被称为“直接在”另一元件“上”时，则没有居间元件存在。如这里所用那样，术语“和/或”包括相关所列项目中的一个或更多个项目的任何和所有组合。将被理解，尽管这里可以使用术语第一、第二、第三等来描述各种元件、构件、区域、层和/或部分，但这些元件、构件、区域、层和/或部分不应当被这些术语限制。这些术语仅用于将一个元件、构件、区域、层或部分与另一元件、构件、区域、层或部分区分开。因此，下面讨论的第一元件、构件、区域、层或部分可以被称为第二元件、构件、区域、层或部分，而不背离本发明概念的教导。本说明书中所用的术语仅用于描述具体实施方式的目的，并不试图成为对本发明的限制。如本说明书中所使用的那样，单数形式“一”和“该”旨在也包括复数形式，除非上下文明确做了其它表述。还将被理解，当用在本说明书中时，术语“包括”和/或“包含”指明了所述及的特征、整体、步骤、操作、元件和/或构件的存在，但不排除一个或更多个其它特征、整体、步骤、操作、元件、构件和/或其组合的存在或添加。整个说明书中，相同的附图标记表示相同的元件。

现在，将在以下参照附图更充分地描述本发明概念，附图中示出本发明概念的优选实施方式。

图1是根据本发明概念的一些实施方式的存储器件的框图。参见图1，根据本发明概念的一些实施方式的存储器件100可以包括存储单元阵列10、地址解码器20、读/写电路30、数据输入/输出(I/O)电路40、以及控制逻辑50。

存储单元阵列10可以通过多条字线WL连接至地址解码器20，通过位线BL连接至读/写电路30。存储单元阵列10包括多个存储单元。例如，存储单元阵列10被配置来在单个单元中存储一个或更多个位。

地址解码器20可以被配置来响应控制逻辑50的控制而操作。地址解码器20可以从外部接收地址ADDR。地址解码器20解码所接收到的地址ADDR中的行地址，以选择字线WL中的对应的一条字线。另外，地址解码器20可以包括公知的部件，诸如例如行解码器、列解码器、地址缓冲器等等。

读/写电路30可以通过位线BL连接至存储单元阵列10，通过数据线D/L连接至数据I/O电路40。读/写电路30可以被配置来响应控制逻辑50的控制而操作。读/写电路30可以被配置来从地址解码器20接收已解码的列地址。读/写电路30可以被配置来利用已解码的列地址选择位线BL。例如，读/写电路30可以被配置来从数据I/O电路40接收数据，并将所接收到的数据写入存储单元阵列10。读/写电路30可以被配置来从存储单元阵列10读取数据，并将读取的数据传输至数据I/O电路40。读/写电路30可以被配置来从存储单元阵列10的第一存储区读取数据，并将读取的数据写入存储单元阵列10的第二存储区。例如，读/写电路30可以被配置来执行回拷操作。

读/写电路30可以包含包括页缓冲器（或者页寄存器）、列选择器等等的部件。作为另一示例，读/写电路30可以包含包括读放大器、写驱动器、列选择器等等的部件。

数据I/O电路40可以通过数据线DL连接至读/写电路30。数据I/O电路40可以被配置来响应控制逻辑50的控制而操作。数据I/O电路40可以被配置来与外部装置交换数据DATA。数据I/O电路40被配置来将从外部接收到的数据DATA通过数据线DL传送至读/写电路30。数据I/O电路40被配置来将通过数据线DL传送的数据DATA输出到外部装置。例如，数据IO电路40可以包括诸如数据缓冲器等的部件。

控制逻辑50可以与地址解码器20、读/写电路30和数据I/O电路40连接。控制逻辑50可以被配置来控制存储器件100的操作。控制逻辑50可以响应从外部传输的控制信号CTRL而操作。

图2是框图，示出图1中的存储单元阵列10的一示例。参见图2，存储单元阵列10可以包括多个存储块BLK1～BLKh。存储块BLK1～BLKh中的每一个可以具有三维结构（或者垂直结构）。例如，存储块BLK1～BLKh中的每一个可以包括在第一、第二和第三方向上沿对应的正交座标轴延伸的结构。例如，存储块BLK1～BLKh中的每一个包括在第三方向上延伸的多个单元串，而存储块BLK1～BLKh在第二方向上延伸。额外的存储块可以在第一方向上延伸。于是，存储块和相关联的结构可在三个方向上延伸。

图3是根据本发明概念的第一实施方式的垂直型存储器件的透视图，图4A至图4I是图3中“A”的放大图。

参见图3，衬底110被提供。衬底110可以具有第一导电类型，例如P型。栅结构GL可以设置在衬底110上。缓冲电介质层121可以设置在衬底110和栅结构GL之间。缓冲电介质层121可以包括硅氧化物或诸如高k电介质材料的其它合适的电介质材料。

栅结构GL可以在衬底110上在第一方向上延伸。多组栅结构GL可以彼此面对，且可以在衬底110上在第二方向上延伸，其中第二方向不同于第一方向。例如，第二方向可以实质上与第一方向正交。栅结构GL可以包括绝缘图案125、以及彼此间隔开且绝缘图案125位于其间的栅电极G1～G6。栅电极G1～G6可以包括顺序叠置在衬底110上的第一至第六栅电极G1～G6。绝缘图案125可以包括硅氧化物。缓冲电介质层121可以比绝缘图案125薄。栅电极G1～G6可以包括掺杂硅、金属（例如钨）、金属氮化物、金属硅化物、其组合等等。虽然示出了六个栅电极，但是栅结构GL中可以有多于六个的任意数量的栅电极。在一具体示例中，可以基于存储单元串中存储单元和控制晶体管的数量来选择栅电极的数量。

在第一方向上延伸的第一分隔区131可以被设置在栅结构GL之间。第一分隔区131可以用第一分隔绝缘层（此处未示出，见图5B中的141）填充。公共源极线CSL设置在与第一分隔区131邻近的衬底110中。公共源极线CSL可以形成在衬底110中。公共源极线CSL可以彼此间隔开，且在第一方向上延伸。公共源极线CSL可以具有与第一导电类型不同的第二导电类型（例如N型）。与图中不同，公共源极线CSL可以具有设置在衬底110和第一栅电极G1之间且在第一方向上延伸的线状导电图案。

垂直柱PL被布置成在第一和第二方向上延伸的矩阵。多个垂直柱PL可以与栅结构GL联接。多个垂直柱PL与衬底110连接，且穿过栅电极G1～G6延伸。垂直柱PL可以具有自衬底110向上（即在第三方向上）延伸的主轴。垂直柱PL的一端可以与衬底110联接，而相反端可以与在第二方向上延伸的位线BL1和BL2联接。

子互连SBL1和SBL2设置在垂直柱PL与位线BL1和BL2之间。可选地，垂直柱PL与子互连SBL1和SBL2可以通过第一接触152连接。可选地，位线BL1和BL2与子互连SBL1和SBL2可以通过第二接触154连接。子互连SBL1和SBL2可以通过第一接触152将相邻的垂直柱PL互连，所述相邻的垂直柱PL可以与紧邻的栅结构GL联接。

诸如快闪存储器件的非易失性存储器件的多个单元串设置在位线BL1和BL2与公共源极线CSL之间。一个单独的单元串可以包括与位线BL1和BL2连接的串选择晶体管、与公共源极线CSL连接的地选择晶体管(ground selection transistor)、以及设置在串选择晶体管和地选择晶体管之间的多个存储单元。所述选择晶体管和所述多个存储单元可以对应于单个半导体柱PL设置。第一栅电极G1可以是地选择晶体管的地选择栅线GSL。第二至第五栅电极G2～G5可以是多个存储单元的单元栅WL。第六栅电极G6可以是串选择晶体管的串选择栅线SSL。

信息存储元件135可以设置在第二至第五栅电极G2～G5与垂直柱PL之间。虽然图3中所示的是信息存储元件135在栅电极G1～G6和绝缘图案125之间延伸和在栅电极G1～G6和垂直柱PL之间延伸，但是信息存储元件135的位置和形状不限于此。在之后说明的实施方式中，信息存储元件135可以以各种方式被改变（见图4A至图4I）。

在一个方面，垂直柱PL可以包括半导体材料。因此，垂直柱PL可以用作晶体管的沟道。垂直柱PL可以是实心圆柱状柱或空心圆柱状（例如通心粉型）柱。填充绝缘层127可以填充在空心垂直柱内。填充绝缘层127可以包括硅氧化物。填充绝缘层127可以直接接触垂直柱PL的内壁。垂直柱PL和衬底110可以是实质上连续的半导体结构。在此情形下，垂直柱PL可以是单晶半导体。因此，垂直柱PL可以用诸如选择性外延生长(SEG)的生长技术形成。替代地，垂直柱PL和衬底110的界面可以包括边界面和/或其它不连续。在此情形下，垂直柱PL可以是通过例如化学气相沉积形成的多晶或非晶结构的垂直柱。导电图案128可以被设置在垂直柱PL的一端。垂直柱PL的接触导电图案128的端部可以形成诸如串选择晶体管的晶体管的漏极区。

作为一个示例，参见图4A，类似于图3，信息存储元件135可以包括邻近栅电极G1～G6的阻挡绝缘层135c、邻近垂直柱PL的隧道绝缘层135a、以及阻挡绝缘层135c和隧道绝缘层135a之间的电荷存储层135b。信息存储元件135可以在栅电极G1～G6与绝缘图案125和垂直柱PL两者间延伸。阻挡绝缘层135c可以包括高k电介质（例如铝氧化物或铪氧化物）。阻挡绝缘层135c可以是包括多层薄膜的多层膜。例如，阻挡绝缘层135c可以包括铝氧化物和/或铪氧化物，并且可以有各种叠置顺序的铝氧化物和铪氧化物。电荷存储层135b可以是包括电荷俘获层、导电纳米颗粒等的绝缘层。电荷俘获层可以包括例如硅氮化物。隧道绝缘层135a可以包括硅氧化物或其它合适的电介质材料。

作为另一个示例，参见图4B至图4D，与图3中所示的不同，信息存储元件135的一些部分可以不在绝缘图案125和栅电极G1～G6之间延伸，但是信息存储元件135的一些其它部分仍然可以在栅电极G1～G6和垂直柱PL之间延伸。参见图4B，隧道绝缘层135a可以在绝缘图案125和垂直柱PL之间延伸，而电荷存储层135b和阻挡绝缘层135c可以在绝缘图案125和栅电极G1～G6之间延伸。

参见图4C，隧道绝缘层135a和电荷存储层135b的一些部分可以在绝缘图案125和垂直柱PL之间延伸，而阻挡绝缘层135c的一些部分可以在绝缘图案125和栅电极G1～G6之间延伸。参见图4D，隧道绝缘层135a、电荷存储层135b和阻挡绝缘层135c可以在绝缘图案125和垂直柱PL之间延伸，然而绝缘图案125直接接触栅电极G1～G6。

与以上示例不同，参见图4E，电荷存储层135b可以包括多晶硅。此时，隧道绝缘层135a、电荷存储层135b和阻挡绝缘层135c可以设置在栅电极G1～G6、垂直柱PL和绝缘图案125之间。

另一方面，垂直柱PL可以是导电柱。垂直柱PL可以包括例如掺杂半导体、金属、导电金属氮化物、硅化物或纳米结构（诸如碳纳米管或者石墨烯）的导电材料中的至少一种。

参见图4F，信息存储元件135可以仅设置在栅电极G1～G6、垂直柱PL和绝缘图案125之间。

参见图4G和图4H，信息存储元件135可以在绝缘图案125和垂直柱PL之间或者绝缘图案125和栅电极G1～G6之间延伸。此时，信息存储元件135可以是可变电阻图案。可变电阻图案可以包括具有可变电阻特性（即，其电阻可变）的材料中的至少一种。在下文中，用作信息存储元件135的可变电阻图案的示例将在下面得以解释。

作为一示例，信息存储元件135可以包括以下材料，取决于流经其相邻电极的电流产生的热，该材料的电阻可以被改变。该材料可以是例如相变材料。该相变材料可以包括锑(Sb)、碲(Te)和硒(Se)中的至少一种。例如，该相变材料可以包括硫属元素化物化合物，其中碲(Te)具有约20至约80原子百分比的浓度，锑(Sb)具有约5至约50原子百分比的浓度，其余为锗(Ge)。另外，该相变材料可以包括N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy和La中的至少一种作为杂质。替代地，该可变电阻图案可以由GeBiTe、InSb、GeSb和GaSb中的仅一种制成。

作为一示例，信息存储元件135可以被形成来具有薄膜结构，该薄膜结构的电阻可以利用流经信息存储元件135的电流导致的自旋转移过程(spin transfer procedure)改变。信息存储元件135可以具有薄膜结构以呈现磁致电阻特性，且包括铁磁材料中的至少一种和/或反铁磁材料中的至少一种。信息存储元件135于是可以包括自由层和参考层。

作为再一示例，信息存储元件135可以包括钙钛矿化合物中的至少一种或者过渡金属中的至少一种。例如，信息存储元件135可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、PCMO((Pr,Ca)MnO3)、锶钛氧化物、钡锶钛氧化物、锶锆氧化物、钡锆氧化物和钡锶锆氧化物中的至少一种。

根据本发明概念的一些示例，参见图4I，具有自整流性质的材料SW中的至少一种（例如，PN结二极管）可以设置在信息存储元件135和栅电极G1～G6之间。

图5A是图3中的垂直型存储器件的顶部俯视图，图5B是沿图5A中的线A-A'截取的截面图。参见图5A和图5B，根据本发明概念的一些实施方式的垂直型存储器件现在将被详细描述。

参见图5A和图5B，栅结构GL可以包括第一和第二栅结构GL1和GL2。第一栅结构GL1的第六栅电极G6可以被称为第一串选择线SSL1，第二栅结构GL2的第六栅电极G6可以被称为第二串选择线SSL2。第一和第二串选择线SSL1和SSL2可以在第二方向上交替布置。

垂直柱可以包括沿第二方向顺序布置的第一和第二垂直柱PL1和PL2。第一和第二垂直柱PL1和PL2可以被布置成第一和第二方向的矩阵。第一垂直柱PL1联接在串选择线SSL1或SSL2的一侧，第二垂直柱PL2可以联接在其另一侧。在第一方向上紧邻的垂直柱可以彼此间隔开例如位线BL1和BL2的两个节距。

子互连可以将联接至不同串选择线SSL的垂直柱PL1和PL2互连。子互连可以包括第一子互连SBL1和第二子互连SBL2。例如，第一子互连SBL1可以将一个第一串选择线SSL1的第二垂直柱PL2连接至第二串选择线SSL2的第一垂直柱PL1，第二子互连SBL2可以将第二串选择线SSL2的第二垂直柱PL2连接至另一第一串选择线SSL1的第一垂直柱PL1。

每个第一子互连SBL1和每个第二子互连SBL2可以沿第一方向布置。第一和第二子互连SBL1和SBL2可以沿第二方向交替布置。第一子互连SBL1和第二子互连SBL2可以被连接至彼此相邻的不同的位线。例如，第一子互连SBL1可以被连接至第一位线BL1，第二子互连SBL2可以被连接至第二位线BL2。

第一子互连SBL1可以包括沿第一方向突出的第一突出部P1，第二子互连SBL2可以包括沿与第一方向相反的方向突出的第二突出部P2。

在一些实施方式中，取决于应用，第一突出部P1和第二突出部P2可以被布置成在相同的方向上延伸。

突出部P1和P2可以在栅结构GL1和GL2之间的第一分隔绝缘层141上方延伸。

第一接触152可以将垂直柱PL1和PL2连接至子互连SBL1和SBL2。第二接触154可以将子互连SBL1和SBL2连接至位线BL1和BL2。第一接触152可以设置在垂直柱PL1和PL2上。第二接触154可以设置在子互连SBL1和SBL2上，在栅结构GL1和GL2之间的第一分隔绝缘层141上方。例如，第二接触154可以在第一分隔绝缘层141正上方。

如图5A所示，第一子互连SBL1上的第二接触154在第一方向上移离第一接触152，例如移位位线BL1和BL2的节距的一半；第二子互连SBL2上的第二接触154在与第一方向相反的方向上移离第一接触152，例如移位位线BL1和BL2的节距的一半。第二接触154可以设置在突出部P1和P2上。

图5C和图5D示出了图5A的变型示例。参见图5C和图5D，以下将详细说明根据本发明概念的一些实施方式的垂直型存储器件的变型示例。与图5A和图5B中说明的技术特征相似的技术特征不会被说明，但是其间的区别将被详细说明。

参见图5C，第一子互连SBL1可以在第二方向上延伸，且包括沿第一方向突出的突出部P1。第二子互连SBL2可以具有在第二方向上延伸的长方形或实质上矩形形状，而没有突出部P1或P2。第一子互连SBL1上的第二接触154可以移离第一接触152，第二子互连SBL2上的第二接触154可以与第一接触152对齐。第一子互连SBL1上的第二接触154可以沿第一方向移离第一接触152位线BL1和BL2的一个节距。

参见图5D，第一和第二子互连SBL1和SBL2可以具有沿第二方向延伸的长方形或矩形形状。例如，子互连SBL1和SBL2可以具有比位线BL1和BL2大的宽度，且具有比垂直柱的直径小的宽度。第一子互连上的第二接触154可以在第一方向上移离第一接触152例如位线BL1和BL2的半个节距，第二子互连SBL2上的第二接触154可以在与第一方向相反的方向上移离第一接触152例如位线BL1和BL2的半个节距。子互连SBL1和SBL2具有自第一接触152向第二接触154延伸的宽度。

如图5C和图5D所示，子互连SBL1和SBL2可以被修改成各种形状。虽然具体的形状和尺寸已经被用作示例，但是在其它实施方式中，子互连SBL可以采用其它形状、尺寸等。

在本发明概念的以上所述实施方式中，根据本文所述的技术构造通过子互连将垂直柱连接至位线允许相邻的位线（例如紧邻的位线）被更紧密地设置，从而增大了集成密度。例如，如果从顶部观察时垂直柱的直径被称作F，则有效面积可以被定义为顶表面上单个沟道占据的平均面积。在传统VNAND布置的布图中，对于单个沟道的有效面积为6F²（2F×3F/1沟道）；然而本发明概念的第一实施方式中的对于单个沟道的有效面积减小至5F²（2F×5F/2沟道）。因此，单位单元面积能被减小，从而增大集成密度。此外，当与传统VNAND相比时，一个串选择栅选择的位线的数量（即，页大小）可以加倍。于是，编程和读取速度能被提高。

现在将描述形成图3中的垂直型存储器件的方法。图6A至图12A是与图5A对应的顶部俯视图，图6B至图12B是与图5B对应的截面图。

参见图6A和图6B，提供衬底110。衬底110可以具有第一导电类型，例如P型。缓冲电介质层121可以形成在衬底110上。缓冲电介质层121可以包括例如硅氧化物。缓冲电介质层121可以通过例如热氧化工艺形成。牺牲层123和绝缘层124交替叠置在缓冲电介质层121上。最上部绝缘层124U的厚度可以大于其它绝缘层124的厚度。绝缘层124、124U可以包括例如硅氧化物。牺牲层123可以包括相对于缓冲电介质层121和绝缘层124、124U具有不同的湿蚀刻性（蚀刻选择性）的材料。牺牲层123可以包括例如硅氮化物、硅氧氮化物、多晶硅或多晶硅锗。牺牲层123和绝缘层124可以通过例如化学气相沉积(CVD)形成。

参见图7A和图7B，垂直孔126被形成以暴露衬底110，其穿过缓冲电介质层121、牺牲层123和绝缘层124、124U。垂直孔126可以按与参照图5A解释的垂直柱PL1和PL2相同的方式设置。

参见图8A和图8B，垂直柱PL1和PL2形成在垂直孔126内。在一个方面，垂直柱PL1和PL2可以是第一导电类型的半导体层。该半导体层可以被形成来不填满（即，部分填充）垂直孔126，且绝缘材料可以被形成在该半导体层上以填满垂直孔126。该半导体层和绝缘材料可以被平坦化，以暴露最上部绝缘层124U。于是，圆柱形垂直柱PL1和PL2可以得以形成，其具有以填充绝缘层127填充的内部。

替代地，该半导体层可以被形成来填满垂直孔126。此时，可以不需要填充绝缘层。垂直柱PL1和PL2的上部可以凹进以低于最上部绝缘层。导电图案128可以形成在垂直孔126内，垂直柱PL1和PL2凹进在所述垂直孔126内。导电图案128可以由导电材料诸如掺杂多晶硅或金属形成。漏极区可以通过将第二导电类型的杂质引入导电图案128以及垂直柱PL1和PL2的上部来形成。第二导电类型可以是N型。

另一方面，垂直柱PL1和PL2可以包括例如掺杂半导体、金属、导电金属氮化物、硅化物或纳米结构（诸如碳纳米管或者石墨烯）的导电材料中的至少一种。

参见图9A和图9B，缓冲电介质层121、牺牲层123和绝缘层124被顺序构图，以形成分隔区131，分隔区131彼此间隔开，在第一方向上延伸，且暴露部分衬底110。构图过的绝缘层124、124U可以变成绝缘图案125。

参见图10A和图10B，暴露于分隔区131的构图过的牺牲层123被选择性去除，以形成凹进区133。凹进区133对应于其中的牺牲层123被去除的区域，且由垂直柱PL1和PL2和绝缘图案125定义。如果牺牲层123包括硅氮化物或硅氧氮化物，则去除牺牲层123的工艺可以用含磷酸的蚀刻剂来进行。垂直柱PL1和PL2的部分侧壁相对于凹进区133暴露。

参见图11A和图11B，信息存储元件135形成在凹进区133内。在一实施方式中，信息存储元件135可以包括接触垂直柱PL1和PL2的隧道绝缘层、隧道绝缘层上的电荷存储层、以及电荷存储层上的阻挡绝缘层（参见例如图4A）。此时，垂直柱PL1和PL2可以是半导体柱。隧道绝缘层可以包括硅氧化物。隧道绝缘层可以通过热氧化相对于凹进区133暴露的垂直柱PL1和PL2来形成。或者，隧道绝缘层可以通过原子层沉积(ALD)工艺形成。电荷存储层可以是电荷俘获层或包括导电纳米颗粒的绝缘层。电荷俘获层可以包括例如硅氮化物。阻挡绝缘层可以包括高k电介质（例如铝氧化物或铪氧化物）。阻挡绝缘层可以是包括多层薄膜的多层膜。例如，阻挡绝缘层可以包括铝氧化物和硅氧化物，并且可以有各种叠置顺序的铝氧化物和硅氧化物。电荷存储层和阻挡绝缘层可以通过具有优异台阶覆盖的ALD工艺和/或化学气相沉积(CVD)工艺形成。替代地，当信息存储元件135具有图4B至图4E中示出的结构时，构成信息存储元件135的隧道绝缘层、电荷存储层和/或阻挡绝缘层中的至少一个可以在垂直柱PL1和PL2的形成之前形成在垂直孔126内。

在一些其它实施方式中，信息存储元件135可以是可变电阻图案（见图4F至图4H）。可变电阻图案可以包括具有可变电阻特性（即，它的电阻取决于流经它的电流而可变）的材料中的至少一种。在此情形下，垂直柱PL1和PL2可以是包括导电材料（例如，掺杂半导体、金属、导电金属氮化物、硅化物或纳米结构（诸如碳纳米管或者石墨烯））的导电柱。当信息存储元件135具有图4G中所示的结构时，信息存储元件135可以在垂直柱PL1和PL2的形成之前形成在垂直孔126内。

导电层形成在凹进区133内的信息存储元件135上。导电层可以由掺杂硅、金属（例如钨）、金属氮化物和金属硅化物中的至少一种形成。金属导电层可以通过ALD工艺形成。当导电层是金属硅化物层时，可以通过形成多晶硅层、去除多晶硅层的邻近第一分隔区131的部分以使多晶硅层凹进、在凹进的多晶硅层上形成金属层、热处理金属层以及去除未反应的金属层，形成该导电层。用于金属硅化物层的金属层可以包括钨、钛、钴或镍。

形成在凹进区133的外部（即，在第一分隔区131内）的导电层被去除。于是，栅电极G1～G6形成在凹进区133内。栅电极G1～G6在第一方向上延伸。栅结构GL可以包括栅电极G1～G6。栅结构GL可以包括沿第二方向交替布置的第一和第二栅结构GL1和GL2。按第一和第二方向的矩阵布置的第一和第二垂直柱PL1和PL2可以与一个栅结构联接。

分隔区131内形成的导电层可以被去除，以暴露衬底110。第二导电类型的杂质可以被高浓度地引入到暴露的衬底110中，以形成公共源极线CSL。

参见图12A和图12B，第一分隔绝缘层141被形成来填充分隔区131。第一接触152可以形成在垂直柱PL1和PL2上。子互连SBL1和SBL2可以形成在第一接触152上。子互连SBL1和SBL2可以通过第一接触152连接被分别联接到相邻串选择线SSL1和SSL2的垂直柱PL1和PL2。即，子互连SBL1和SBL2可以跨越第一分隔绝缘层141。

第一子互连SBL1和第二子互连SBL2可以沿第二方向延伸。第一子互连SBL1可以包括沿第一方向突出的第一突出部P1，第二子互连可以包括沿与第一方向相反的方向突出的第二突出部P2。突出部P1和P2可以在栅结构GL1和GL2之间的第一分隔绝缘层143上方延伸。

回到图5A和图5B，第一子互连SBL1和第二子互连SBL2通过第二接触154与不同的相邻的位线连接。第一子互连SBL1可以连接至第一位线BL1，第二子互连SBL2可以连接至第二位线BL2。

图13是根据本发明概念的一些实施方式的垂直型存储器件的存储块的透视图。图14A是图13中的垂直型存储器件的顶部俯视图，图14B是沿图14A的线A-A'截取的截面图。与参照图3说明的实施方式的技术特征相似的技术特征不会被说明，但是其间的区别将被详细说明。

参见图13、图14A和图14B，四个垂直柱PL1、PL2、PL1和PL2沿第二方向被顺序布置在单个栅结构GL中。四个垂直柱PL1、PL2、PL1和PL2被布置成矩阵，并且也在栅结构GL中沿第一方向延伸。

一个栅结构GL的第六栅电极G6可以包括第一和第二串选择线SSL1和SSL2。第一串选择线SSL1和第二串选择线SSL2可以彼此邻近，且沿第二方向交替布置。第二分隔绝缘层142形成在第一串选择线SSL1和第二串选择线SSL2之间。第二分隔绝缘层142可以具有比第一分隔绝缘层141小的宽度。

第一突出部P1可以在第一分隔绝缘层141上方延伸，第二突出部P2可以在第二分隔绝缘层142上方延伸。第一子互连SBL1上的第二接触154可以设置在第一分隔绝缘层141之上，第二子互连SBL2上的第二接触154可以设置在第二分隔绝缘层142之上。

如图5C和图5D中所示，子互连SBL1和SBL2可以被修改成各种形状。

参见图14A，在本发明概念的此实施方式中，对于单个沟道的有效面积被减小至4F²（2F×4F/2沟道）。同样地，单位单元面积能被减小以增大集成密度。此外，当与传统VNAND相比时，由一个串选择栅选择的位线的数量（即，页大小）可以被加倍。于是，编程和读取速度能提高。

现在将描述制造图13中的垂直型存储器件的方法。图15A至图17A是对应于图14A的顶部俯视图，图15B至图17B是对应于图14B的截面图。与参照图6A至图12B说明的实施方式相似的技术特征不会被说明，但是其间的区别将被详细说明。

参见图15A和图15B，类似于参照图6A至图8B说明的实施方式，垂直柱PL1和PL2形成在垂直孔内，所述垂直孔贯穿缓冲电介质层121、牺牲层123和绝缘层124以暴露衬底110。垂直柱PL1和PL2可以凹进，且导电图案128可以形成在凹进的垂直孔内。

参见图16A和图16B，缓冲电介质层121、牺牲层123和绝缘层124可以被构图，以形成彼此间隔开的分隔区131。分隔区131在第一方向上延伸，且暴露衬底110的一部分。构图过的绝缘层124变成绝缘图案125。暴露于分隔区131的牺牲层123被选择性去除以形成凹进区133。

参见图17A和图17B，信息存储元件135和导电层被形成在凹进区133内。形成在凹进区133外（即，在分隔区131内）的导电层被去除。于是，栅电极G1～G6形成在上述的凹进区133内。栅电极G1～G6沿第一方向延伸。

分隔区131内形成的导电层可以被去除，以暴露部分衬底110。第二导电类型的杂质可以被高浓度地引入暴露的衬底110以形成公共源极线CSL。

第一分隔绝缘层141被形成以填充分隔区131。第六栅电极G6被构图，从而在单个栅结构GL中形成第一和第二串选择线SSL1和SSL2。第二分隔区132形成在第一和第二串选择线SSL1和SSL2之间。第一和第二串选择线SSL1和SSL2彼此邻近，且沿第二方向交替布置。布置成矩阵的第一和第二垂直柱PL1和PL2可以与一个串选择线联接。例如，在此实施方式中，在单个栅结构GL内，第一和第二垂直柱PL1和PL2可以与第一和第二串选择线SSL1和SSL2之一联接。

参见图18A和图18B，第二分隔绝缘层142被形成来填充第二分隔区132。第一接触152可以形成在垂直柱PL1和PL2上。子互连SBL1和SBL2可以形成在第一接触152上。第一子互连SBL1和第二子互连SBL2可以在第二方向上延伸。子互连SBL1和SBL2可以按一一对应的方式，通过第一接触152连接垂直柱PL1和PL2，所述垂直柱PL1和PL2分别与紧邻的串选择线SSL1和SSL2联接。

参见图14A和图14B，第一子互连SBL1和第二子互连SBL2通过第二接触154连接至相邻的不同位线。第一子互连SBL1可以连接至第一位线BL1，第二子互连SBL2可以连接至第二位线BL2。

图19是根据本发明概念的一些实施方式的垂直型存储器件的存储块的透视图。图20A是图19中的垂直型存储器件的顶部俯视图，图20B是沿图20A中的线A-A'截取的截面图。与参照图3说明的实施方式相似的技术特征不会被说明，但是其间的区别将被详细说明。

参见图19、图20A和图20B，栅结构GL可以包括邻近的第一至第三栅结构。第一栅结构的第六栅电极G6可以被称为第一串选择线SSL1，第二栅结构的第六栅电极G6可以被称为第二串选择线SSL2，第三栅结构的第六栅电极G6可以被称为第三串选择线SSL3。第一至第三串选择线SSL1～SSL3可以沿第二方向交替布置。

垂直柱PL可以包括按Z字形方式布置的垂直柱PL1～PL4。即，垂直柱PL1～PL4可以在第一方向和第二方向两个方向上彼此偏离地布置。第一和第四垂直柱PL1和PL4可以设置在串选择线SSL1～SSL3的两侧，第二和第三垂直柱PL2和PL3可以设置在第一垂直柱PL1和第四垂直柱PL4之间。第二垂直柱PL2可以沿第一方向移离第一垂直柱PL1。第四垂直柱PL4可以沿第一方向移离第三垂直柱PL3。紧邻的垂直柱可以沿第一方向彼此间隔开位线BL1～BL4的两个节距。

子互连可以包括第一至第四子互连SBL1～SBL4。第一子互连SBL1可以将与第一串选择线SSL1联接的第三垂直柱PL3连接至与第二串选择线SSL2联接的第二垂直柱PL2。第二子互连SBL2可以将与第二串选择线SSL2联接的第三垂直柱PL3连接至与第三串选择线SSL3联接的第二垂直柱PL2。第三子互连SBL3可以将与第一串选择线SSL1联接的第四垂直柱PL4连接至与第二串选择线SSL2联接的第一垂直柱PL1。第四子互连SBL4可以将与第二串选择线SSL2联接的第四垂直柱PL4连接至与第三串选择线SSL3联接的第一垂直柱PL1。

第一子互连SBL1和第三子互连SBL3可以沿第一方向交替布置，第二子互连SBL2和第四子互连SBL4可以沿第一方向交替布置。第一子互连SBL1和第四子互连SBL4可以沿第二方向交替布置，第二子互连SBL2和第三子互连SBL3可以沿第二方向交替布置。

第一至第四子互连SBL1～SBL4可以被连接至对应的位线。例如，第一子互连SBL1可以连接至第一位线BL1，第二子互连SBL2可以连接至第二位线BL2，第三子互连SBL3可以连接至第三位线BL3，第四子互连SBL4可以连接至第四位线BL4。

为了将垂直柱PL1～PL4连接至子互连SBL1～SBL4，可以设置第一接触152。为了将子互连SBL1～SBL4连接至位线BL1～BL4，可以设置第二接触154。第一接触152可以设置在垂直柱PL1～PL4上，第二接触154可以设置在第一分隔绝缘层141之上。例如，第一和第三子互连SBL1和SBL3上的第二接触154可以沿第一方向移离第一接触152半个位线节距，第二和第四子互连SBL2和SBL4上的第二接触154可以沿与第一方向相反的方向移离第一接触四分之一位线节距。第一至第四子互连SBL1～SBL4可以沿第二方向延伸。第一和第三子互连SBL1和SBL3可以分别包括沿第一方向突出的第一和第三突出部P1和P3。第二和第四子互连SBL2和SBL4可以分别包括沿与第一方向相反的方向突出的第二和第四突出部P2和P4。第一和第三突出部P1和P3的突出距离可以是第二和第四突出部P2和P4的突出距离的两倍。第二接触154可以设置在突出部P1～P4上。突出部P1～P4可以延伸到栅结构之间的第一分隔绝缘层141之上。

图20C示出了图20A的变型示例。参见图20C，根据本发明概念的一些其它实施方式的垂直型存储器件的变型示例现在将被更充分地描述。与图20A和图20B中说明的技术特征相似的技术特征不会被说明，但是其间的区别将被详细说明。

第一和第三子互连SBL1和SBL3可以沿第二方向延伸，且可以包括沿第一方向突出的突出部P1和P3。第二和第四子互连SBL2和SBL4可以具有沿第二方向延伸的实质上矩形形状。第一和第三子互连SBL1和SBL3上的第二接触154可以沿第一方向移离第一接触152，第二和第四子互连SBL2和SBL4上的第二接触154可以不移离第一接触152。例如，第一和第三子互连SBL1和SBL3上的第二接触可以沿第一方向移离第一接触152位线BL1～BL4的一个节距。如图20C中所示，子互连SBL1～SBL4可以被变形成各种形状。

回来参见图20A，根据本发明概念的一些实施方式，对于单个沟道的有效面积被减小至3.3F²（2F×5F/3沟道）。同样，单位单元面积能被减小，从而增大集成密度。此外，当与传统VNAND相比时，一个串选择栅选择的位线的数量（即，页大小）可以增大为四倍。于是，编程和读取速度能被提高。

图19中示出的根据本发明概念的一些实施方式的垂直型存储器件可以通过参照图6A至图12B描述的方法来形成。此外，图19中示出的根据本发明概念的一些实施方式的垂直型存储器件可以用参照图13、图14A和图14B描述的发明概念来修改，使得一个栅结构GL的第六栅电极G6包括第一和第二串选择线SSL1和SSL2。对于单个沟道的有效面积可以被减小来小于3.3F²（2F×5F/3沟道）。

图21是根据本发明概念的一些实施方式的垂直型存储器件的存储块的透视图。图22A是图21中的垂直型存储器件的一部分的顶部俯视图，图22B是沿图22A中的线A-A'截取的截面图。与参照图3描述的实施方式相似的技术特征不会被说明，但是其间的区别将被详细说明。

参见图21、图22A和图22B，衬底110被提供。衬底110可以具有第一导电类型，例如P型。栅结构GL设置在衬底110上。栅结构GL可以包括绝缘图案125、以及彼此间隔开且绝缘图案125位于其间的栅电极。栅电极可以包括顺序叠置在衬底110上的第一至第六栅电极G1～G6。绝缘图案125可以包括硅氧化物。栅电极G1～G6可以包括掺杂硅、金属（例如钨）、金属氮化物、金属硅化物、或者其组合。虽然图中示出了六个栅电极，但是栅电极的数量不限于六，可以比六多或者少。

垂直柱PL沿第一和第二方向排列，形成垂直柱PL的矩阵。贯穿栅电极G1～G6，垂直柱PL被连接至衬底110。垂直柱PL可以具有自衬底110向上（即，在第三方向上）延伸的主轴。垂直柱PL的某端可以与衬底110连接，且其其余端可以连接至沿第二方向延伸的位线BL1和BL2。

子互连SBL1和SBL2位于垂直柱PL与位线BL1和BL2之间。垂直柱PL和子互连SBL1和SBL2可以通过第一接触152连接。位线BL1和BL2与子互连SBL1和SBL2可以通过第二接触154连接。子互连SBL1和SBL2可以通过第一接触152连接与紧邻的栅结构GL联接的垂直柱PL。

快闪存储器件的多个单元串设置在位线BL1和BL2与衬底110之间。单独的单元串可以包括与位线BL1和BL2连接的串选择晶体管、与衬底110连接的地选择晶体管、以及设置在串选择晶体管和地选择晶体管之间的多个存储单元。选择晶体管和多个存储单元可以设置在单个半导体柱PL处。第一栅电极G1可以是地选择晶体管的地选择栅线GSL。第二至第五栅电极G2～G5可以是多个存储单元的单元栅WL。第六栅电极G6可以被第三分隔区133分隔成多个（图21），以用作串选择晶体管的串选择线。串选择线可以包括第一和第二串选择线SSL1和SSL2。第一和第二串选择线SSL1和SSL2可以沿第一方向延伸，且可以沿第二方向交替布置。例如，第三分隔绝缘层143被设置在第一和第二串选择线SSL1和SSL2之间的第三分隔区133中，如图22B所示。

信息存储元件135可以设置在第一至第六栅电极G1～G6与垂直柱PL之间。信息存储元件135可以在栅电极G1～G6和绝缘图案125之间延伸。信息存储元件135可以包括阻挡绝缘层、电荷存储层和隧道绝缘层。

衬底110可以设置有源极区（未示出），该源极区形成流自位线BL1和BL2的电流的通道，或者流至位线BL1和BL2的电流的通道。

由于垂直柱PL1和PL2和子互连SBL1和SBL2与参照图3说明的相似，所以相似的技术特征将不被更详细地说明。子互连SBL1和SBL2的突出部P1和P2可以在第三分隔绝缘层143上方延伸。第二接触154可以设置在子互连SBL1和SBL2上在第三分隔绝缘层143上方。

如图5C和图5D所示，子互连SBL1和SBL2可以具有各种形状。

参见图22A，根据本发明概念的一些实施方式，单个沟道的有效面积被减小至4F²（2F×4F/2沟道）。同样地，单位单元面积能被减小以增大集成密度。此外，当与传统VNAND相比时，由一个串选择栅选择的位线的数量（即，页大小）可以被加倍。于是，编程和读取速度能提高。

现在将详细描述制造图21中的垂直型存储器件的方法。图23A至图25A是与图22A对应的顶部俯视图，图23B至图25B是与图22B对应的截面图。

参见图23A和图23B，提供衬底110。衬底110可以具有第一导电类型，例如P型。绝缘层124和导电层122交替形成在衬底110上。绝缘层124可以包括例如硅氧化物。导电层122可以包括例如掺杂硅、金属（例如钨）、金属氮化物、金属硅化物或者其组合。

垂直孔126被形成来穿透导电层122和绝缘层124，以暴露衬底110。可以按与参照图22A说明的垂直柱PL1和PL2相同的方式设置垂直孔126。

参见图24A和图24B，信息存储元件135形成在垂直孔126的侧壁上。信息存储元件135可以包括阻挡绝缘层、电荷存储层和隧道绝缘层。信息存储元件135被各向异性蚀刻以暴露衬底110。

垂直柱PL1和PL2形成在垂直孔126中毗连信息存储元件135。垂直柱PL1和PL2与衬底110连接。

在一方面，垂直柱PL1和PL2可以是第一导电类型的半导体层。该半导体层可以被形成来不填满垂直孔126，且绝缘材料可以被形成在该半导体层上以填满垂直孔126。该半导体层和绝缘材料可以被平坦化，以暴露最上部绝缘层124'。于是，填充有填充绝缘层127的圆柱形垂直柱PL1和PL2可以得以形成。该半导体层可以被形成来填满垂直孔126。此时，可以不需要该填充绝缘层。垂直柱PL1和PL2的上部可以凹进以低于最上部绝缘层124'的顶表面。导电图案128可以形成在垂直孔126的其中垂直柱PL1和PL2凹进的部分内。导电图案128可以是掺杂多晶硅或金属。漏极区可以通过将第二导电类型的杂质引入导电图案128以及垂直柱PL1和PL2的上部来形成。第二导电类型可以是N型。

另一方面，垂直柱PL1和PL2可以包括例如掺杂半导体、金属、导电金属氮化物、硅化物或纳米结构（诸如碳纳米管或者石墨烯）的导电材料中的至少一种。此时，信息存储元件可以是可变电阻图案。

绝缘层124和导电层122可以被构图，从而形成绝缘图案125和栅电极G1～G6。第六栅电极G6可以被额外构图，从而被分隔成多个栅电极。于是，第六栅电极G6可以包括第一和第二串选择线SSL1和SSL2。

参见图25A和图25B，第三分隔绝缘层143设置在第一和第二串选择线SSL1和SSL2之间的第三分隔区133内。第一接触152可以形成在垂直柱PL1和PL2上。子互连SBL1和SBL2可以形成在第一接触152上。子互连SBL1和SBL2可以通过第一接触152将垂直柱PL1和紧邻的垂直柱PL2互连，其中所述垂直柱PL1和紧邻的垂直柱PL2与不同的串选择线SSL1和SSL2连在一起。

第一子互连SBL1和第二子互连SBL2可以在第二方向上延伸。第一子互连SBL1可以包括沿第一方向突出的第一突出部P1，第二子互连SBL2可以包括沿与第一方向相反的方向突出的第二突出部P2。突出部P1和P2可以延伸到第三分隔绝缘层143之上。

再参见图22A和图22B，第一子互连SBL1和第二子互连SBL2通过第二接触154被连接至不同的相邻的位线。即，第一子互连SBL1可以连接至第一位线BL1，第二子互连SBL2可以连接至第二位线BL2。

图26是根据本发明概念的一些实施方式的垂直型存储器件的透视图。图27A是图26中的垂直型存储器件的顶部俯视图，图27B是沿图27A中的线A-A'截取的截面图。与参照图21说明的一个实施方式的技术特征相似的技术特征不会被说明，但是其间的区别将被详细说明。

参见图26、图27A和图27B，垂直柱PL可以包括第一至第四垂直柱PL1～PL4，第一至第四垂直柱PL1～PL4按Z字形方式被顺序布置。第一和第二垂直柱PL1和PL2可以与每个串选择线SSL1～SSL3的一侧联接，第三和第四垂直柱PL3和PL4可以与每个串选择线SSL1～SSL3的另一侧联接。第一和第四垂直柱PL1和PL4可以设置在串选择线SSL1～SSL3的边缘，第二和第三垂直柱PL2和PL3可以设置在第一垂直柱PL1和第四垂直柱PL4之间。第二垂直柱PL2可以沿第一方向移离第一垂直柱PL1。第四垂直柱PL4可以沿第一方向移离第三垂直柱PL3。紧邻的垂直柱可以沿第一方向彼此间隔开例如位线BL1～BL4的两个节距。

子互连可以包括第一至第四子互连SBL1～SBL4。第一子互连SBL1可以将第一串选择线SSL1的第三垂直柱PL3连接至第二串选择线SSL2的第二垂直柱PL2。第二子互连SBL2可以将第二串选择线SSL2的第三垂直柱PL3连接至第三串选择线SSL3的第二垂直柱PL2。第三子互连SBL3可以将第一串选择线SSL1的第四垂直柱PL4连接至第二串选择线SSL2的第一垂直柱PL1。第四子互连SBL4可以将第二串选择线SSL2的第四垂直柱PL4连接至第三串选择线SSL3的第一垂直柱PL1。第一子互连SBL1和第三子互连SBL3可以沿第一方向交替布置，第二子互连SBL2和第四子互连SBL4可以沿第一方向交替布置。第一和第四子互连SBL1和SBL4可以沿第二方向交替布置，第二和第三子互连SBL2和SBL3可以沿第二方向交替布置。第一至第四子互连SBL1～SBL4可以连接至相邻的不同的位线。例如，第一子互连SBL1可以连接至第一位线BL1，第二子互连SBL2可以连接至第二位线BL2，第三子互连SBL3可以连接至第三位线BL3，第四子互连SBL4可以连接至第四位线BL4。

第一接触152将垂直柱PL1～PL4连接至子互连SBL1～SBL4。第二接触154将子互连SBL1～SBL4连接至位线BL1～BL4。第一接触152可以设置在垂直柱PL1～PL4上；第二接触154可以设置在第三分隔绝缘层143之上，或者与之垂直对准。例如，第一和第三子互连SBL1和SBL3上的第二接触154可以沿第一方向移离第一接触152半个位线节距，第二和第四子互连SBL2和SBL4上的第二接触154可以沿与第一方向相反的方向移离第一接触四分之一位线节距。第一至第四子互连SBL1～SBL4可以沿第二方向延伸。第一和第三子互连SBL1和SBL3可以分别包括沿第一方向突出的第一和第三突出部P1和P3。第二和第四子互连SBL2和SBL4可以分别包括沿与第一方向相反的方向突出的第二和第四突出部P2和P4。例如，第一和第三突出部P1和P3的突出距离可以是第二和第四突出部P2和P4的突出距离的两倍。即，第一和第三突出部P1和P3的突出距离可以更大以抵达相应的位线。第二接触154可以设置在突出部P1～P4上。突出部P1～P4可以延伸到栅结构之间的第一分隔绝缘层143上方。

参见图27A，在本发明概念的第五实施方式中，对于单个沟道的有效面积被减小来小于3.3F²（2F×5F/3沟道）。同样地，单位单元面积能被减小以增大集成密度。此外，归因于垂直柱PL的布置，由一个串选择栅选择的位线的数量（即，页大小）可以增大为四倍。于是，编程和读取速度能提高。

图28是示出存储系统的一示例的示意性框图，该存储系统包括根据本发明概念的多个实施方式制造的半导体器件。

参见图28，电子系统1100可以包括控制器1110、输入/输出装置(I/O)1120、存储器件1130、接口1140、以及总线1150。控制器1110、输入/输出装置1120、存储器件1130和/或接口1140可以通过总线1150彼此连接。总线1150相应于数据沿其传输的路径。存储器件1130可以包括根据本发明概念的多个实施方式的半导体器件。

控制器1110可以包括下列装置中的至少一种：微处理器、数字信号处理器、微控制器、以及能执行类似功能的逻辑器件。输入/输出装置1120可以包括小键盘、键盘、显示装置或类似物。存储器件1130可以存储数据和/或命令。接口1140可以用于将数据传输至通信网，或者从通信网接收数据。接口1140可以是有线接口或无线接口。例如，接口1140可以包括天线或者有线/无线收发器。虽然未示出，但是电子系统1100还可以包括作为运行存储器件以改善控制器1110的操作的高速DRAM器件和/或SRAM器件。

电子系统1110可以用于个人数字助理(PDA)、便携计算机、上网平板电脑、无绳电话、移动电话、数字音乐播放器、存储卡、或者能在无线环境中发送和/或接收数据的所有电子装置。

图29是示出存储卡的一示例的示意性框图，该存储卡包括根据本发明概念的多个实施方式制造的半导体器件。

参见图29，存储卡1200包括存储器件1210。存储器件1210可以包括前述实施方式中公开的半导体器件中的至少一种。另外，存储器件1210还可以包括其它类型的半导体存储器件（例如DRAM器件和/或SRAM器件等）。存储卡1200可以包括控制主机与存储器件1210之间的数据交换的存储控制器1220。存储器件1210和/或控制器1220可以包括根据本发明概念的多个实施方式的半导体器件。

存储控制器1220可以包括控制存储卡的全局操作的处理单元1222。存储控制器1220可以包括用作处理单元1222的工作存储器的SRAM1221。另外，存储控制器1220还可以包括主机接口1223和存储接口1225。主机接口1223可以包括存储卡1200与主机之间的数据交换协议。存储接口1225可以将存储控制器1220连接至存储器件1210。此外，存储控制器1220还可以包括错误代码校正(ECC)块1224。ECC块1224可以检测并修正自存储器件1210读取的数据的错误。虽然未示出，但是存储卡1200还可以包括ROM器件，ROM器件存储用于通过接口与主机连接的代码数据。存储卡1200可以被用作便携数据存储卡。替代地，存储卡1200可以以固态硬盘(SSD)来实现，该固态硬盘可以取代计算机系统的硬盘。

图30是示出信息处理系统的一示例的示意性框图，该信息处理系统上安装有根据本发明概念的多个实施方式形成的半导体器件。

参见图30，根据本发明概念的多个实施方式的快闪存储系统1310安装在诸如移动装置或台式计算机的信息处理系统上。根据本发明概念的多个实施方式的信息处理系统1300包括快闪存储系统1310、以及被电连接到系统总线1360的调制解调器1320、中央处理器(CPU)1330、RAM1340和用户接口1350。快闪存储系统1310可以具有与上述存储系统基本上相同的构造。CPU1330处理的数据或者外部输入的数据被存储在快闪存储系统1310中。随着可靠性的提高，快闪存储系统1310可以减少纠错所需的资源，从而可以向信息处理系统1300提供高速数据交换功能。虽然图中未示出，但是对本领域技术人员而言显然的是，信息处理系统1300还可以包括应用芯片组、相机图像处理器(CIS)、输入/输出装置等等。

另外，根据本发明概念的多个实施方式的存储器件或存储系统可以被封装成后续将被嵌入的各种类型之一。例如，根据本发明概念的多个实施方式的快闪存储器件或存储系统可以通过下列之一封装：PoP（层叠封装）、球栅阵列封装(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体封装(PLCC)、双列直插式塑料封装(PDIP)、窝伏尔组件中的管芯(Die inWaffle Pack)、晶片形式的管芯(Die in Wafer Form)、板上芯片封装(COB)、双列直插式陶瓷封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形封装(SOIC)、紧缩小外形封装(SSOP)、薄型小尺寸封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、以及晶片级堆栈封装(WSP)。

如迄今为止所述那样，垂直存储器件的单位单元面积能被减小，从而增大垂直存储器件的密度。由于与传统技术相比位线数量能增大，所以页大小能增大，运行速度能提高。

整个说明书中，一个实施方式中示出的技术特征可以被结合到其它实施方式中，且在本发明概念的主旨和范围内。

遍及本说明书对“一个实施方式”或“一实施方式”的提及意味着联系该实施方式描述的具体特征、结构或特性被包括在本发明的至少一个实施方式中。因而，短语“在一个实施方式中”或“在一实施方式中”在遍及本说明书的各种地方的出现不是必然全都指同一实施方式。此外，具体的特征、结构或特性可以以任何适当的方式被结合到一个或更多个实施方式中。

多种操作可以被描述为以最有利于理解本发明的方式执行的多个分立的步骤。然而，步骤被描述的顺序不意味着该操作是顺序相关的，也不意味着步骤执行的顺序必须是步骤出现的顺序。

虽然已经参照本发明概念的示例性实施方式具体示出和描述了本发明概念，但是对本领域普通技术人员而言显然的是，在不脱离如所附权利要求定义的本发明概念的主旨和范围的情况下，可以做形式和细节上的各种改变。

Claims

1.一种半导体器件，包括：

多个垂直堆叠存储单元串；

互连，其将至少两个所述垂直堆叠存储单元串互连；以及

位线，联接至所述互连。

2.如权利要求1所述的半导体器件，其中所述互连的一部分沿第一方向延伸，且其中所述位线沿第二方向延伸。

3.如权利要求2所述的半导体器件，其中所述位线基本上平行于所述互连延伸。

4.如权利要求2所述的半导体器件，其中：

所述至少两个垂直堆叠存储单元串沿所述第二方向设置，且沿所述第一方向偏离所述位线；以及

所述互连的所述部分沿所述第一方向突出。

5.如权利要求2所述的半导体器件，其中所述位线、所述互连和所述至少两个垂直堆叠存储单元串被称作第一位线、第一互连和第一组至少两个垂直堆叠存储单元串，所述半导体器件还包括：

第二互连，其将第二组至少两个垂直堆叠存储单元串互连；以及

第二位线，联接至所述第二互连。

6.如权利要求5所述的半导体器件，其中所述第一互连的一部分沿第一方向突出，所述第二互连沿与所述第一方向相反的方向突出。

7.如权利要求5所述的半导体器件，其中所述第一互连的一部分沿第一方向突出，且所述第二互连具有矩形形状而没有突出部。

8.如权利要求5所述的半导体器件，其中所述第一互连和所述第二互连沿一致的方向突出不同的量。

9.如权利要求5所述的半导体器件，其中所述第一互连和所述第二互连具有不同的长度。

10.如权利要求3所述的半导体器件，其中所述互连具有沿所述第二方向从所述至少两个垂直堆叠存储单元串至所述位线延伸的宽度。

11.如权利要求1所述的半导体器件，其中

所述至少两个垂直堆叠存储单元串包括栅电极；以及

绝缘层，

其中：

所述至少两个垂直堆叠存储单元串包括第一存储单元串和第二存储单元串；以及

联接至所述第一存储单元串的至少一个栅电极与联接至所述第二存储单元串的至少一个栅电极被所述绝缘层隔开。

12.如权利要求11所述的半导体器件，其中联接至所述第一存储单元串的每个栅电极与联接至所述第二存储单元串的每个栅电极被所述绝缘层隔开。

13.如权利要求1所述的半导体器件，其中所述多个垂直堆叠存储单元串均包括与所述位线连接的串选择晶体管、地选择晶体管、以及设置在所述串选择晶体管和联接至公共源极线的所述地选择晶体管之间的多个存储单元，且其中所述多个存储单元包括栅电极，还包括穿过所述栅电极延伸的垂直柱，且其中所述存储单元均在所述存储单元的所述栅电极和垂直柱之间包括信息存储元件。

14.如权利要求13所述的半导体器件，还包括介于所述栅电极之间的绝缘图案，其中所述信息存储元件在所述栅电极和所述绝缘图案之间延伸。

15.如权利要求14所述的半导体器件，其中所述垂直柱包括半导体材料。

16.如权利要求14所述的半导体器件，其中所述信息存储元件在所述栅电极与所述绝缘图案和所述垂直柱两者之间延伸。

17.如权利要求14所述的半导体器件，其中所述信息存储元件的一些部分不在所述绝缘图案和所述栅电极之间延伸，但所述信息存储元件的一些其它部分在所述栅电极和所述垂直柱之间延伸。

18.如权利要求14所述的半导体器件，其中所述信息存储元件包括邻近所述栅电极的阻挡绝缘层、邻近所述垂直柱的隧道绝缘层、以及所述阻挡绝缘层和所述隧道绝缘层之间的电荷存储层。

19.如权利要求18所述的半导体器件，其中所述隧道绝缘层在所述绝缘图案和所述垂直柱之间延伸，同时所述电荷存储层和所述阻挡绝缘层在所述绝缘图案和所述栅电极之间延伸。

20.如权利要求18所述的半导体器件，其中所述隧道绝缘层和所述电荷存储层的一些部分在所述绝缘图案和所述垂直柱之间延伸，同时所述阻挡绝缘层的一些部分在所述绝缘图案和所述栅电极之间延伸。

21.如权利要求18所述的半导体器件，其中所述隧道绝缘层、所述电荷存储层和所述阻挡绝缘层在所述绝缘图案和所述垂直柱之间延伸，同时所述绝缘图案直接接触所述栅电极。

22.如权利要求18所述的半导体器件，其中所述电荷存储层包括多晶硅，且其中所述隧道绝缘层、所述电荷存储层和所述阻挡绝缘层设置在所述栅电极、所述垂直柱和所述绝缘图案之间。

23.如权利要求18所述的半导体器件，其中所述垂直柱是导电柱。

24.如权利要求18所述的半导体器件，其中所述信息存储元件仅设置在所述栅电极、所述垂直柱和所述绝缘图案之间。

25.如权利要求14所述的半导体器件，其中所述信息存储元件在所述绝缘图案和所述垂直柱之间延伸，或者在所述绝缘图案和所述栅电极之间延伸，其中所述信息存储元件包括可变电阻图案。

26.如权利要求13所述的半导体器件，其中所述信息存储元件包括自由层和参考层，从而所述信息存储元件具有利用流经所述信息存储元件的电流导致的自旋转移过程而改变的电阻。

27.如权利要求13所述的半导体器件，还包括设置在所述信息存储元件和所述栅电极之间的具有自整流性质的材料。

28.一种半导体器件，包括：

分别联接至第一垂直柱和第二垂直柱的第一选择线和第二选择线，所述第一选择线和所述第二选择线彼此相邻；

位于所述第一选择线和第二选择线之上的位线；以及

设置在所述位线与所述第一选择线和第二选择线之间的互连，所述互连将来自所述第一垂直柱和所述第二垂直柱的至少两个垂直柱电联接至所述位线。

29.如权利要求28所述的半导体器件，其中所述至少两个垂直柱包括与所述第一选择线之一联接的所述第二垂直柱之一和与所述第二选择线之一联接的所述第一垂直柱之一。

30.如权利要求28所述的半导体器件，其中所述第一选择线和第二选择线沿第一方向延伸，所述位线沿与所述第一方向不同的第二方向延伸。

31.如权利要求30所述的半导体器件，其中所述第一垂直柱和第二垂直柱沿所述第二方向顺序且交替地布置。

32.如权利要求31所述的半导体器件，其中所述第一垂直柱和第二垂直柱布置成沿所述第一方向和第二方向延伸的矩阵。

33.如权利要求32所述的半导体器件，其中所述第一垂直柱联接在所述第一选择线或第二选择线的一侧，所述第二垂直柱联接在所述第一选择线或第二选择线的另一侧。

34.如权利要求33所述的半导体器件，其中所述第一选择线和第二选择线沿所述第二方向顺序且交替地布置。

35.如权利要求28所述的半导体器件，其中所述互连包括第一子互连和第二子互连。

36.如权利要求35所述的半导体器件，其中所述第一子互连将联接至所述第一选择线之一的所述第二垂直柱之一与联接至所述第二选择线之一的所述第一垂直柱之一互连，所述第二子互连将连接至所述第二选择线之一的所述第二垂直柱之一与连接至所述第一选择线之另一的所述第一垂直柱之一联接。

37.如权利要求35所述的半导体器件，其中所述第一子互连和所述第二子互连沿第一方向布置。

38.如权利要求37所述的半导体器件，其中所述第一子互连和所述第二子互连沿第二方向交替布置。

39.如权利要求38所述的半导体器件，其中所述位线包括第一位线和第二位线，所述第一子互连和所述第二子互连被连接至彼此邻近的所述第一位线或第二位线。

40.如权利要求39所述的半导体器件，其中所述第一子互连之一被连接至所述第一位线，所述第二子互连之一被连接至所述第二位线。

41.如权利要求40所述的半导体器件，其中沿所述第一方向紧邻的所述第一垂直柱或第二垂直柱彼此间隔所述第一位线和第二位线的两个节距。

42.如权利要求39所述的半导体器件，其中所述第一子互连包括沿第一方向突出的第一突出部，所述第二子互连包括沿与所述第一方向相反的方向突出的第二突出部。

43.如权利要求42所述的半导体器件，还包括所述第一选择线和所述第二选择线之间的分隔绝缘层，其中所述第一突出部和第二突出部在所述分隔绝缘层上方延伸。

44.如权利要求43所述的半导体器件，还包括第一接触，所述第一接触将所述第一垂直柱和第二垂直柱与所述第一子互连和第二子互连互连。

45.如权利要求44所述的半导体器件，其中所述第一接触设置在所述第一垂直柱和第二垂直柱上。

46.如权利要求44所述的半导体器件，还包括第二接触，所述第二接触将第一子互连和第二子互连与所述第一位线和第二位线互连。

47.如权利要求46所述的半导体器件，其中在所述分隔绝缘层上方在所述第一子互连和第二子互连中的每一个上设置所述第二接触。

48.如权利要求47所述的半导体器件，其中所述第二接触位于所述分隔绝缘层正上方。

49.如权利要求46所述的半导体器件，其中所述第一子互连上的所述第二接触沿所述第一方向移离所述第一接触所述第一位线和第二位线的半个节距。

50.如权利要求46所述的半导体器件，其中所述第二子互连上的所述第二接触沿与所述第一方向相反的方向移离所述第一接触所述第一位线和第二位线的半个节距。

51.如权利要求50所述的半导体器件，其中所述第二接触设置在所述第一突出部和第二突出部上。

52.如权利要求39所述的半导体器件，其中所述第一子互连沿所述第二方向延伸，且包括在所述第一方向上突出的第一突出部。

53.如权利要求52所述的半导体器件，其中所述第二子互连具有沿所述第二方向延伸的基本上矩形形状，没有突出部。

54.如权利要求53所述的半导体器件，还包括：

第一接触，所述第一接触将所述第一垂直柱和第二垂直柱与所述第一子互连和第二子互连互连；以及

第二接触，所述第二接触将所述第一子互连和第二子互连与所述第一位线和第二位线互连，

其中所述第一子互连上的所述第二接触移离所述第一接触，所述第二子互连上的所述第二接触与所述第一接触对齐。

55.如权利要求54所述的半导体器件，其中所述第一子互连上的所述第二接触沿所述第一方向移离所述第一接触所述第一位线和第二位线的一个节距。

56.如权利要求39所述的半导体器件，其中所述第一子互连和第二子互连具有沿所述第二方向延伸的基本上矩形形状。

57.如权利要求56所述的半导体器件，其中所述第一子互连和第二子互连均具有比所述第一位线和第二位线中的任一个大的宽度，且具有比所述第一垂直柱和第二垂直柱中的任一个的直径小的宽度。

58.如权利要求57所述的半导体器件，还包括：

其中所述第一子互连上的所述第二接触沿所述第一方向移离所述第一接触。

59.如权利要求58所述的半导体器件，其中所述第二接触沿所述第一方向移离所述第一接触所述第一位线和第二位线的半个节距。

60.如权利要求58所述的半导体器件，其中所述第二子互连上的所述第二接触沿与所述第一方向相反的方向移离所述第一接触。

61.如权利要求60所述的半导体器件，其中所述第二子互连上的所述第二接触移离所述第一接触所述第一位线和第二位线的半个节距。

62.一种半导体器件，包括：

第一栅结构、第二栅结构和第三栅结构，所述第一栅结构包括第一串选择线，所述第二栅结构包括第二串选择线，所述第三栅结构包括第三串选择线；

与所述第一串选择线至所述第三串选择线联接的多个垂直柱，所述多个垂直柱包括第一垂直柱、第二垂直柱、第三垂直柱和第四垂直柱，所述第一垂直柱和第四垂直柱设置在所述第一串选择线至第三串选择线的每一侧，所述第二垂直柱和第三垂直柱设置在所述第一垂直柱和所述第四垂直柱之间；

多个位线，位于所述多个垂直柱上面；

子互连，位于所述多个垂直柱上面且设置在所述多个位线和所述多个垂直柱之间，所述子互连将所述多个垂直柱中的至少两个连接至所述多个位线中对应的一个。

63.如权利要求62所述的半导体器件，其中所述子互连包括第一子互连、第二子互连、第三子互连和第四子互连，所述第一子互连和所述第三子互连沿第一方向交替布置，所述第二子互连和所述第四子互连沿所述第一方向交替布置。

64.如权利要求63所述的半导体器件，其中所述第一子互连和第四子互连沿第二方向交替布置，所述第二子互连和第三子互连沿所述第二方向交替布置。

65.如权利要求64所述的半导体器件，其中所述第一串选择线至第三串选择线沿所述第二方向顺序且交替地布置。

66.如权利要求65所述的半导体器件，其中所述第一子互连将与所述第一串选择线联接的所述第三垂直柱连接至与所述第二串选择线联接的所述第二垂直柱，所述第二子互连将与所述第二串选择线联接的所述第三垂直柱连接至与所述第三串选择线联接的所述第二垂直柱，所述第三子互连将与所述第一串选择线联接的所述第四垂直柱连接至与所述第二串选择线联接的所述第一垂直柱，所述第四子互连将与所述第二串选择线联接的所述第四垂直柱连接至与所述第三串选择线联接的所述第一垂直柱。

67.如权利要求66所述的半导体器件，其中所述第一子互连至第四子互连连接至邻近的不同的位线，所述第一子互连连接至所述多个位线中的第一位线，所述第二子互连连接至所述多个位线中的第二位线，所述第三子互连连接至所述多个位线中的第三位线，所述第四子互连连接至所述多个位线中的第四位线。

68.如权利要求67所述的半导体器件，其中所述第一子互连至第四子互连沿所述第二方向延伸。

69.如权利要求68所述的半导体器件，其中所述第一子互连和第三子互连分别包括沿所述第一方向突出的第一突出部和第三突出部。

70.如权利要求69所述的半导体器件，其中所述第二子互连和第四子互连分别包括沿与所述第一方向相反的方向突出的第二突出部和第四突出部。

71.如权利要求70所述的半导体器件，其中所述第一突出部和第三突出部的突出距离是所述第二突出部和第四突出部的突出距离的两倍。

72.如权利要求70所述的半导体器件，其中所述第二垂直柱沿所述第一方向移离所述第一垂直柱。

73.如权利要求70所述的半导体器件，其中所述第四垂直柱沿所述第一方向移离所述第三垂直柱。

74.如权利要求70所述的半导体器件，其中所述多个垂直柱中的至少两个相邻的垂直柱沿所述第一方向彼此隔开所述位线的两个节距。

75.如权利要求63所述的半导体器件，还包括：第一接触，其将所述多个垂直柱连接至所述第一子互连至第四子互连；第二接触，其将所述子互连连接至所述位线。

76.如权利要求75所述的半导体器件，还包括所述第一串选择线和所述第二串选择线或者所述第二串选择线和所述第三串选择线之间的分隔绝缘层，其中所述第一接触设置在所述垂直柱上，所述第二接触设置在所述分隔绝缘层上或者与所述分隔绝缘层垂直对准。

77.如权利要求75所述的半导体器件，其中所述第一子互连和第三子互连上的所述第二接触沿所述第一方向移离所述第一接触半个位线节距，所述第二子互连和第四子互连上的所述第二接触沿与所述第一方向相反的方向移离所述第一接触四分之一位线节距。

78.一种制造半导体器件的方法，包括：

形成多个存储单元串；

将互连联接至至少两个所述存储单元串从而将所述至少两个所述存储单元串互连；以及

将位线联接至所述互连。

79.如权利要求78所述的方法，其中将所述互连联接至所述至少两个存储单元串包括形成沿第一轴延伸且沿第二轴突出的所述互连。

80.如权利要求79所述的方法，其中将所述位线联接至所述互连包括形成沿所述第一轴延伸且沿所述第二轴偏离所述互连的所述位线。

81.如权利要求78所述的方法，还包括：

在所述至少两个存储单元串中的每一个上形成接触；以及

在所述接触上形成所述互连。

82.如权利要求78所述的方法，还包括：

在所述互连的突出部上形成接触；以及

在所述接触上形成所述位线；

其中：

所述位线沿第一方向延伸；

所述突出部沿第二方向延伸。

83.一种制造半导体器件的方法，包括：

在半导体衬底上方形成缓冲电介质层；

在所述缓冲电介质层上方反复形成牺牲层和绝缘层的堆叠；

形成穿过所述牺牲层和所述绝缘层的所述堆叠延伸从而连接至所述半导体衬底的垂直柱；

通过构图所述缓冲电介质层、所述牺牲层和所述绝缘层从而暴露部分所述衬底来形成分隔区；

去除构图过的牺牲层以形成凹进区，所述凹进区暴露所述垂直柱的部分侧壁；

在所述凹进区内形成信息存储元件；

在所述凹进区内的所述信息存储元件上形成导电层，从而形成包括第一串选择线和第二串选择线的存储单元串，所述第一串选择线和第二串选择线彼此间隔开；

在所述垂直柱上形成第一接触；

在所述第一接触上形成第一子互连和第二子互连，以将与所述第一串选择线和第二串选择线关联的所述垂直柱互连；

在所述第一子互连和第二子互连上形成第二接触；以及

在所述第二接触上形成位线，

其中所述第一子互连和所述第二子互连通过所述第二接触被连接至不同的相邻的位线。

84.如权利要求83所述的方法，其中所述垂直柱包括第一垂直柱和第二垂直柱，且其中所述第一子互连将联接至所述第一串选择线之一的所述第二垂直柱之一与联接至所述第二串选择线之一的所述第一垂直柱之一互连，所述第二子互连将连接至所述第二串选择线之一的所述第二垂直柱之一与连接至所述第一串选择线之另一的所述第一垂直柱之一联接。

85.如权利要求83所述的方法，还包括在所述分隔区内形成分隔绝缘层。

86.如权利要求83所述的方法，还包括在所述垂直柱内形成填充绝缘层。

87.如权利要求83所述的方法，其中所述垂直柱由半导体层形成。