CN109244078A - 半导体存储器件和导体结构 - Google Patents

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Abstract

提供了半导体存储器件和导体结构。该半导体存储器件可以包括衬底、堆叠在衬底上的栅电极结构、在栅电极结构之间的绝缘图案、穿透栅电极结构和绝缘图案的垂直沟道、以及数据存储图案。垂直沟道可以电连接到衬底。数据存储图案可以布置在栅电极结构与垂直沟道之间。栅电极结构的每个可以包括壁垒膜、金属栅极和晶粒边界填塞层。晶粒边界填塞层可以在壁垒膜与金属栅极之间。

Description

半导体存储器件和导体结构
技术领域
发明构思涉及半导体存储器件，更具体地，涉及具有高器件可靠性的半导体存储器件和导体结构。
背景技术
为了半导体器件的高度集成，正提议具有沿垂直方向三维布置的存储单元的垂直半导体器件。然而，此类半导体器件的结构正变得越来越复杂，并且由于复杂的结构，均匀地形成特定材料膜正变得更加困难。因此，可以探索用于形成材料膜的不同方式。
发明内容
发明构思涉及具有高器件可靠性的半导体存储器件。
发明构思还涉及具有高器件可靠性的导体结构。
根据发明构思的一些示例实施方式，一种半导体存储器件可以包括衬底、堆叠在衬底上的多个栅电极结构、在所述多个栅电极结构之间的绝缘图案、穿透所述多个栅电极结构和绝缘图案的垂直沟道、以及数据存储图案。垂直沟道可以电连接到衬底。数据存储图案可以在所述多个栅电极结构与垂直沟道之间。所述多个栅电极结构的每个可以包括壁垒膜、金属栅极、以及在壁垒膜与金属栅极之间的晶粒边界填塞(plugging)层。
根据发明构思的一些示例实施方式，一种半导体存储器件可以包括衬底、堆叠在衬底上的多个栅电极结构、在所述多个栅电极结构之间的绝缘图案、穿透所述多个栅电极结构和绝缘图案的垂直沟道、以及数据存储图案。垂直沟道可以电连接到衬底。数据存储图案可以在所述多个栅电极结构与垂直沟道之间。所述多个栅电极结构的每个可以包括在金属栅极的表面上的金属氮化物层。金属氮化物层可以包括富氧层。
根据发明构思的一些示例实施方式，一种导体结构可以包括包含凹陷部分的绝缘层、共形地设置在凹陷部分中的壁垒膜、在壁垒膜上并填充凹陷部分的金属层、以及在壁垒膜与金属层之间的晶粒边界填塞层。
附图说明
发明构思将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是示出根据发明构思的一些示例实施方式的半导体器件的框图；
图2是示出图1的存储单元阵列的一示例的框图；
图3是示意性地示出图2的存储块的单元阵列的电路图；
图4是示出三维半导体存储器件的单元阵列的透视图；
图5是图4中的部分V的放大剖视图；
图6是图4中的部分VI的剖视图；
图7是根据发明构思的一些示例实施方式的如图5中的A所指示的部分的透视图，其中省略了金属栅极；
图8是根据发明构思的一些示例实施方式的如图5中的A所指示的部分的透视图，其中省略了金属栅极；
图9是根据发明构思的一些示例实施方式的如图5中的A所指示的部分的金属氮化物层的一部分的侧剖视图；
图10A至10H是顺序地示出根据发明构思的一些示例实施方式的制造半导体存储器件的方法的侧剖视图；
图11是图10C的部分C的局部剖视图；
图12是图10D的部分C的局部剖视图；
图13A至13C是用于详细描述设置导电膜140a的方法的局部剖视图，并且可以对应于图10G的部分C；
图14是根据发明构思的一些示例实施方式的围绕单元柱的半导体存储器件的侧剖视图；以及
图15是根据发明构思的一些示例实施方式的导体结构的侧剖视图。
具体实施方式
图1是示出根据发明构思的示例实施方式的半导体器件的框图。
参照图1，根据发明构思的一些示例实施方式的半导体器件可以包括存储单元阵列10、地址解码器20、读/写电路30、数据输入/输出电路40和控制逻辑50。
存储单元阵列10可以经由多个字线WL连接到地址解码器20，并且可以经由多个位线BL连接到读/写电路30。存储单元阵列10可以包括多个存储单元。例如，存储单元阵列10可以配置为在每个单元中存储一个或更多个比特(bit)。
地址解码器20可以经由字线WL连接到存储单元阵列10。地址解码器20根据控制逻辑50的控制而工作。地址解码器20可以从外部接收地址ADDR。地址解码器20对接收到的地址ADDR当中的行地址进行解码，以从字线WL当中选择对应的字线。此外，地址解码器20对地址ADDR当中的列地址进行解码并将解码后的列地址传输到读/写电路30。例如，地址解码器20可以包括诸如行解码器、列解码器和地址缓冲器的元件。
读/写电路30可以经由位线BL连接到存储单元阵列10，并经由数据线DL连接到数据输入/输出电路40。读/写电路30可以根据控制逻辑50的控制而工作。读/写电路30从地址解码器20接收解码后的列地址。读/写电路30利用解码后的列地址选择位线BL。例如，读/写电路30从数据输入/输出电路40接收数据，并将接收到的数据写入存储单元阵列10。读/写电路30从存储单元阵列10读取数据，并将读取的数据传输到数据输入/输出电路40。读/写电路30从存储单元阵列10的第一存储区域读取数据，并将读取的数据写入存储单元阵列10的第二存储区域。例如，读/写电路30可以执行回拷(copy-back)操作。
读/写电路30可以包括含页缓冲器(或页寄存器)和列选择电路的元件。在另一示例中，读/写电路30可以包括含读出放大器、写入驱动器和列选择电路的元件。
数据输入/输出电路40可以经由数据线DL连接到读/写电路30。数据输入/输出电路40根据控制逻辑50的控制而工作。数据输入/输出电路40与外部交换数据DATA。数据输入/输出电路40经由数据线DL将数据DATA传输到读/写电路30。数据输入/输出电路40将通过数据线DL从读/写电路30传输的数据DATA输出到外部。例如，数据输入/输出电路40可以包括诸如数据缓冲器的元件。
控制逻辑50可以连接到地址解码器20、读/写电路30和数据输入/输出电路40。控制逻辑50控制3D半导体器件的操作。控制逻辑50可以响应于从外部(例如外部存储控制器)传输的控制信号CTRL而工作。
图2是示出图1的存储单元阵列的一示例的框图。参照图2，存储单元阵列10可以包括多个存储块BLK1至BLKn。存储块BLK1至BLKn的每个可以具有三维(3D)结构和/或垂直结构。例如，存储块BLK1至BLKn的每个可以包括沿彼此交叉的第一至第三方向D1、D2和D3延伸的结构。例如，存储块BLK1至BLKn的每个包括沿第三方向D3延伸的多个单元串。
图3是示意性地示出图2的存储块的单元阵列的电路图。图4是示出三维半导体存储器件的单元阵列的透视图。
参照图3，根据发明构思的一些示例实施方式的三维半导体存储器件的单元阵列包括公共源极线CSL、多个位线BL、以及布置在公共源极线CSL与多个位线BL之间的多个单元串CSTR。
多个位线BL被二维地布置，并且多个单元串CSTR分别与其并联连接。多个单元串CSTR可以共同连接到公共源极线CSL。换言之，多个单元串CSTR可以布置在多个位线与一个公共源极线CSL之间。此外，多个公共源极线CSL可以被二维地布置。这里，电相同的电压可以被施加到多个公共源极线CSL，或者多个公共源极线CSL的每个可以被电地且独立地控制。
多个单元串CSTR的每个可以包括连接到公共源极线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及布置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。而且，地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。
公共源极线CSL可以共同连接到地选择晶体管GST的源极。而且，设置在公共源极线CSL与位线BL之间的地选择线GSL、多个字线WL0至WL3和多个串选择线SSL可以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。而且，存储单元晶体管MCT的每个包括数据存储元件。图3示出了非限制性示例，其中每个单元串CSTR包括在串选择线SSL与公共源极线CSL之间的四个字线WL0至WL3，但是每单元串CSTR字线WL0至WL3数量可以增加或减少。
参照图4，衬底110被提供。衬底110可以具有第一导电类型，例如P型。缓冲电介质膜122可以提供在衬底110上。例如，缓冲电介质膜122可以是包括中温氧化物(MTO)的硅氧化物膜。绝缘图案125和水平电极可以提供在缓冲电介质膜122上，水平电极通过在其间插置绝缘图案125而彼此间隔开。
水平电极可以包括地选择线GSL、第一字线WL0至第四字线WL3和串选择线SSL，并且可以被称为栅电极结构。绝缘图案125可以是硅氧化物膜。缓冲电介质膜122可以比绝缘图案125薄。水平电极可以包括掺杂硅、金属(例如钨)、金属氮化物(例如钛氮化物)、金属硅化物或其组合。水平电极可以包括例如壁垒膜和壁垒膜上的金属膜。壁垒膜可以包括金属氮化物，例如钛氮化物。金属膜可以包括例如钨。
绝缘图案125和水平电极可以构成栅结构G。栅结构G可以沿第一方向D1水平地延伸。多个栅结构G可以提供在衬底110上。多个栅结构G可以沿交叉第一方向D1的第二方向D2彼此面对。串选择线SSL可以沿第二方向D2彼此分开并在第一方向D1上延伸。虽然图4示出提供了多个串选择线SSL1和SSL2以及一个地选择线GSL，但发明构思不限于此。
在栅结构G之间，沿第一方向D1延伸的隔离区域121可以被提供。公共源极线CSL提供在衬底110的在隔离区域121中的部分上。公共源极线CSL可以彼此间隔开并在衬底110中沿第一方向D1延伸。公共源极线CSL可以具有与第一导电类型不同的第二导电类型，例如N型。在一些实施方式中，公共源极线CSL可以是在两个相邻的地选择线GSL之间提供于衬底110中并沿第一方向D1延伸的线形图案。
多个单元柱PL穿透包括地选择线GSL、第一字线WL0至第四字线WL3和串选择线SSL的水平电极。单元柱PL可以具有从衬底110垂直延伸(例如沿第三方向D3延伸)的长轴。单元柱PL的第一端可以连接到衬底110，其第二端可以连接到沿第二方向D2延伸的配线。配线可以包括彼此相邻并沿第二方向D2延伸的第一上配线BL1和第二上配线BL2。
联接到一个串选择线SSL的多个单元柱PL可以布置成Z字形形状或交错的形状。多个单元柱PL可以包括联接到相同的单个串选择线SSL的第一单元柱PL1和第二单元柱PL2。第一单元柱PL1和第二单元柱PL2分别沿第一方向D1设置成行，并沿第二方向D2彼此平行布置。第二单元柱PL2沿第一方向D1和第二方向D2从第一单元柱PL1偏移。第一单元柱PL1和第二单元柱PL2可以分别通过导电图案136和接触138连接到第一上配线BL1和第二上配线BL2。
多个单元串提供在第一上配线BL1和第二上配线BL2与公共源极线CSL之间。第一上配线BL1和第二上配线BL2可以是闪速存储器件的位线。一个单元串可以包括连接到第一上配线BL1和第二上配线BL2的串选择晶体管、连接到公共源极线CSL的地选择晶体管、以及提供在串选择晶体管与地选择晶体管之间的多个存储单元晶体管。地选择线GSL可以对应于地选择晶体管的地选择栅极，字线WL0至WL3可以对应于多个存储单元晶体管的单元栅极，串选择线SSL可以对应于串选择晶体管的串选择栅极。多个存储单元提供在一个单元柱PL处。地选择栅极可以是闪速存储器件的地选择栅极。串选择栅极可以是闪速存储器件的串选择栅极。
在第一字线WL0至第四字线WL3与单元柱PL之间，数据存储元件130可以被提供。数据存储元件130可以是电荷存储膜。例如，数据存储元件130可以是捕获绝缘膜、浮置栅电极和包括导电纳米点的绝缘膜中的任何一种。在一些实施方式中，数据存储元件130可以在绝缘图案125与第一字线WL0至第四字线WL3之间延伸。在另外的实施方式中，数据存储元件130的至少一部分可以在绝缘图案125与单元柱PL之间延伸。栅极绝缘膜可以代替数据存储元件130提供在串选择线SSL和地选择线GSL与单元柱PL之间。
电介质膜可以设置在地选择线GSL与单元柱PL之间或者在串选择线SSL1和SSL2与单元柱PL之间。这里，电介质膜可以包括与数据存储元件130相同的材料，或者可以是用于常见MOSFET的栅极绝缘膜(例如硅氧化物膜)。
在这样的结构中，单元柱PL、地选择线GSL、第一字线WL0至第四字线WL3以及串选择线SSL1和SSL2可以形成使用单元柱PL作为沟道区域的MOSFET。或者，单元柱PL、地选择线GSL、第一字线WL0至第四字线WL3以及串选择线SSL1和SSL2可以形成MOS电容器。
地选择线GSL、第一字线WL0至第四字线WL3以及串选择线SSL1和SSL2可以分别用作选择晶体管和单元晶体管的栅电极。而且，通过来自施加到地选择线GSL、第一字线WL0至第四字线WL3以及串选择线SSL1和SSL2的电压的边缘场，反转区域可以形成在单元柱PL中。这里，反转区域的最大长度(或宽度)可以大于产生反转区域的字线或选择线的厚度。因此，形成在单元柱PL中的反转区域可以垂直地重叠，并形成将选择的位线与公共源极线CSL电连接的电流路径。换言之，单元串CSTR可以具有以下结构：包括地选择线GSL及串选择线SSL1和SSL2的地选择晶体管和串选择晶体管、以及包括第一字线WL0至第四字线WL3的存储单元晶体管串联连接。
根据一些示例实施方式，虚设字线DM可以布置在串选择线SSL1和SSL2与第一字线WL0至第四字线WL3之间。虚设字线DM可以均匀地保持串选择线SSL1和SSL2中阈值电压的分散，以限制和/或防止单元电流的减小。虽然图4示出提供了两个虚设字线DM1和DM2，但发明构思不限于此。
图5是图4中的部分V的放大剖视图。图6是图4中的部分VI的剖视图。
参照图5和6，栅电极结构140包括金属栅极141、壁垒膜145、以及插置在金属栅极141与壁垒膜145之间的晶粒边界填塞层143。栅电极结构140的一个表面可以构造为接触数据存储元件130，并且可以用于通过电相互作用而执行读取和写入操作。
金属栅极141可以包括金属，诸如钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、铂(Pt)或其组合。金属栅极141可以经由例如原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)来提供，但发明构思不限于这些方法。
金属氮化物层147可以提供在金属栅极141的表面上。这里，金属氮化物不仅被定义为金属和氮的化合物，而且被定义为还包括诸如氧和/或硅的不同元素的金属-氮的化合物。
金属氮化物层147可以包括壁垒膜145和晶粒边界填塞层143。晶粒边界填塞层143可以插置在金属栅极141与壁垒膜145之间。晶粒边界填塞层143和壁垒膜145可以以基本上共形的方式布置在金属栅极141的表面上。晶粒边界填塞层143和壁垒膜145可以每个具有从约2埃到约20埃的厚度。
壁垒膜145是金属氮化物层147的一部分，并且可以包括金属氮化物的晶粒。壁垒膜145可以包括多晶金属氮化物。壁垒膜145可以包括从钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、钼氮化物(MoN)、铌氮化物(NbN)、钛氮氧化物(TiON)、钨硅氮化物(WSiN)、钼硅氮化物(MoSiN)、钽硅氮化物(TaSiN)和钛硅氮化物(TiSiN)当中选择的一种或更多种材料。
晶粒边界填塞层143是金属氮化物层147的一部分，包括金属氮化物的晶粒(例如与壁垒膜145相同的晶粒)。，并且可以在金属氮化物的晶粒之间的界面处包含氧。氧可以以原子、分子、离子、自由基或金属氧化物的形式存在。根据一些示例实施方式，晶粒边界填塞层143还可以在金属氮化物的晶粒之间的界面处包含氮。
晶粒边界填塞层143的金属氮化物的晶粒之间的界面处的氧(或者氧和氮)的存在可以经由原子探针层析技术(APT)来观察和确认。因为APT对于本领域普通技术人员是众所周知的分析方法，所以将省略其详细描述。
图7是根据发明构思的一些示例实施方式的如图5中的A所指示的部分的透视图，其中省略了金属栅极141，
参照图7，可以看出，在晶粒边界填塞层143和壁垒膜145中，多个晶粒隔着其间的界面彼此接触。晶粒边界填塞层143的晶粒可以隔着包含氧的第一界面IF1彼此接触。壁垒膜145的晶粒可以隔着不包含氧的第二界面IF2彼此接触。根据一些示例实施方式，第一界面IF1还可以包含氮。
虽然图7示出了晶粒边界填塞层143的所有界面构成包含氧的第一界面IF1，但即使是属于晶粒边界填塞层143的晶粒之间的界面也可以部分地不包含氧。
根据一些示例实施方式，金属氮化物层147的金属氮化物晶粒中的至少一个可以跨越壁垒膜145和晶粒边界填塞层143安置。具体地，根据一些示例实施方式，金属氮化物层147的金属氮化物晶粒中的至少一个可以遍及壁垒膜145和晶粒边界填塞层143的总体厚度安置。
图8是根据发明构思的一些示例实施方式的如图5中的A所指示的部分的透视图，其中省略了金属栅极141。
图8的实施方式与图7的实施方式不同在于，属于晶粒边界填塞层143的晶粒可以与属于壁垒膜145的晶粒一体化。
如图8所示，晶粒边界填塞层143的晶粒可以(沿图8中的垂直方向)成柱状形状延伸，并与壁垒膜145的晶粒一体化。更具体地，晶粒边界填塞层143的晶粒部分GR1可以与壁垒膜145的晶粒部分GR2构成单个晶体。类似地，晶粒边界填塞层143的晶粒部分GR3可以与壁垒膜145的晶粒部分GR4构成单个晶体。
在这样的情况下，例如晶粒部分GR1和GR2或者GR3和GR4的一个晶粒可以贯穿晶粒边界填塞层143和壁垒膜145的总体厚度而存在。
根据一些示例实施方式，沿着一个晶粒(例如晶粒部分GR1和GR2或者GR3和GR4)的一个侧表面的其中存在氧的第一界面IF1以及其中不存在氧的第二界面IF2可以具有连续形式。而且，晶粒边界填塞层143和壁垒膜145可以在第一界面IF1与第二界面IF2之间的虚拟边界(图8中的虚线部分)周围彼此区分开。
图9是根据发明构思的一些示例实施方式的如图5中的A所指示的部分的金属氮化物层147的一部分的侧剖视图。
参照图9，可以没有贯穿晶粒边界填塞层143和壁垒膜145的总体厚度而存在的一个晶粒。如图9所示，多个晶粒可以在界面周围不仅沿水平方向布置而且沿垂直方向布置。
此时，多个晶粒中的一些晶粒可以完全位于晶粒边界填塞层143内。多个晶粒中的另外一些晶粒可以完全位于壁垒膜145内。多个晶粒中的其它一些晶粒可以跨越壁垒膜145和晶粒边界填塞层143安置。
在晶粒边界填塞层143中，多个晶粒之间的界面可以是其中存在氧的第一界面IF1。在壁垒膜145中，多个晶粒之间的界面可以是其中不存在氧的第二界面IF2。如图9所示，在越过晶粒边界填塞层143与壁垒膜145之间的边界而存在的晶粒中，其表面中的一些表面可以属于第一界面IF1，其表面中的另外一些表面可以属于第二界面IF2。如上所述，第一界面IF1还可以包含氮。
晶粒边界填塞层143中卤素原子的含量可以低于壁垒膜145中卤素原子的含量。卤素原子可以是例如氟(F)、氯(Cl)、溴(Br)或碘(I)。因为金属氮化物层147中的卤素原子可在金属栅极141的形成期间造成非均匀成核，所以在金属栅极141被设置于其上将设置金属栅极141的表面上之前，卤素原子可以从该表面被至少部分地去除。根据一些示例实施方式，晶粒边界填塞层143可以基本上不含卤素原子。
图10A至10H是顺序地示出根据发明构思的一些示例实施方式的制造半导体存储器件的方法的侧剖视图。
参照图10A，衬底110被提供。衬底110可以包括Si、Ge或SiGe。根据一些示例实施方式，衬底110可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。衬底110可以具有第一导电类型，例如P型导电类型。
缓冲电介质膜122可以在衬底110上设置。缓冲电介质膜122可以是例如硅氧化物膜。缓冲电介质膜122可以经由热氧化工艺设置。根据一些示例实施方式，缓冲电介质膜122可以包括中温氧化物(MTO)。
用于形成水平电极的牺牲膜123可以在缓冲电介质膜122上被提供。牺牲膜123可以包括例如硅氮化物膜、硅氮氧化物膜、多晶硅膜或多晶硅锗膜。牺牲膜123可以通过使用例如化学气相沉积(CVD)方法设置。
牺牲膜123和绝缘膜124在缓冲电介质膜122上交替地堆叠。顶层的绝缘膜124的厚度可以比其它绝缘膜124的厚度厚。绝缘膜124可以是例如硅氧化物膜。牺牲膜123可以包括相对于缓冲电介质膜122和绝缘膜124具有不同的湿蚀刻特性的材料。牺牲膜123可以包括例如硅氮化物膜、硅氮氧化物膜、多晶硅膜或多晶硅锗膜。牺牲膜123和绝缘膜124可以通过使用例如化学气相沉积(CVD)方法形成。
参照图10B，穿透缓冲电介质膜122、牺牲膜123和绝缘膜124并暴露衬底110的单元孔H被形成。单元孔H可以经由例如光刻工艺形成。
参照图10C和10D，单元柱PL在单元孔H中形成。为了详细描述用于形成单元柱PL的工艺，图10C的部分C在图11中示出，图10D的部分C在图12中示出。
参照图10C和11，保护膜131在单元孔H的侧壁上设置。保护膜131可以是硅氧化物膜。电荷存储膜133在保护膜131上设置。电荷存储膜133可以是电荷捕获膜或包括导电纳米颗粒的绝缘膜。电荷捕获膜可以包括例如硅氮化物膜。隧穿绝缘膜132在电荷存储膜133上设置。隧穿绝缘膜132可以是硅氧化物膜。保护膜131、隧穿绝缘膜132和电荷存储膜133可以通过使用ALD或CVD方法设置。
第一子半导体膜135a可以在隧穿绝缘膜132上设置。第一子半导体膜135a被各向异性地蚀刻以暴露衬底110。第一子半导体膜135a可以变成仅留在隧穿绝缘膜132的侧壁上的间隔物膜。第二子半导体膜135b可以在第一子半导体膜135a上设置。第二子半导体膜135b与衬底110接触。第一子半导体膜135a和第二子半导体膜135b可以通过使用ALD或CVD方法设置。第一子半导体膜135a和第二子半导体膜135b可以是非晶硅膜。
参照图10D和12，可以执行热处理工艺使得第一子半导体膜135a和第二子半导体膜135b可变成半导体膜135。半导体膜135可以是多晶硅膜或晶体硅膜。
半导体膜135设置为不完全填充单元孔H，并且绝缘材料可以在半导体膜135上形成以完全填充单元孔H。半导体膜135和绝缘材料可以被平坦化以暴露顶层的绝缘膜。因此，其内部空间用填充绝缘膜137填充的圆筒形单元柱PL可以被形成。圆筒形单元柱PL可以是具有第一导电类型的半导体膜。或者，与图12所示不同，半导体膜135可以形成为完全填充单元孔H。在这种情况下，填充绝缘膜可以被省略。
单元柱PL的上部可以凹入以低于顶层的绝缘膜。导电图案136可以在单元柱PL在其中凹入的单元孔H中形成。导电图案136可以包括掺杂多晶硅或金属。漏极区域D可以通过将第二导电类型的杂质离子注入到导电图案136和单元柱PL的上部中而形成。第二导电类型可以是例如N型。
参照图10E，缓冲电介质膜122、牺牲膜123和绝缘膜124被连续图案化，从而形成彼此隔开、沿第一方向延伸、并暴露衬底110的隔离区域121。图案化后的绝缘膜124变成绝缘图案125。结果，稍后将在此形成水平电极的位置处的牺牲膜可以彼此分开。
同时，隔离区域121之间顶层处的绝缘膜和牺牲膜可以被图案化以形成开口127。开口127在隔离区域121之间沿第一方向D1延伸，并将顶层的牺牲膜分成两个。开口127可以用绝缘材料(例如硅氧化物膜)填充以形成绝缘膜127'。
参照图10F，暴露在隔离区域121中的牺牲膜123被选择性地去除以形成凹陷区域126。凹陷区域126对应于此处去除了牺牲膜123的区域，并由单元柱PL和绝缘图案125限定。当牺牲膜123包括硅氮化物膜或硅氮氧化物膜时，用于去除牺牲膜的工艺可以通过使用包括磷酸的蚀刻溶液来执行。凹陷区域126暴露单元柱PL的部分侧壁。
保护膜131可以限制和/或防止电荷存储膜133被用于去除牺牲膜123的蚀刻溶液损伤。由凹陷区域126暴露的保护膜131可以被选择性地去除。当保护膜131是硅氧化物膜时，保护膜131可以通过例如包含氢氟酸的蚀刻溶液被去除。因此，凹陷区域126可以暴露电荷存储膜133的一部分。
牺牲膜123和绝缘膜124的堆叠的总体高度可以被减小以有助于上述单元孔H的形成。因此，单元孔H的高宽比可以被减小以有助于对牺牲膜123和绝缘膜124的堆叠的蚀刻。为了减小堆叠的总体高度而不改变堆叠的数量，途径包括减小牺牲膜123的厚度和/或绝缘膜124的厚度。
参照图10G，阻挡绝缘膜134可以在凹陷区域126中设置。阻挡绝缘膜134可以共形地设置在绝缘图案125的暴露于凹陷区域126中的顶表面和底表面上以及在电荷存储膜133上。阻挡绝缘膜134可以包括高k膜(例如铝氧化物膜或铪氧化物膜)。阻挡绝缘膜134可以是包括多个薄膜的多层膜。例如，阻挡绝缘膜134可以包括铝氧化物膜和硅氧化物膜，并且铝氧化物膜和硅氧化物膜的堆叠顺序可以变化。阻挡绝缘膜134可以经由具有优秀台阶覆盖性的原子层沉积工艺和/或化学气相沉积工艺设置。
接着，导电膜140a在阻挡绝缘膜134上设置。导电膜140a可以包括金属膜、金属氮化物膜和金属硅化物膜中的至少一种。导电膜140a可以通过使用CVD或ALD方法设置。例如，导电膜140a可以包括壁垒膜、壁垒膜上的晶粒边界填塞层和晶粒边界填塞层上的导电膜。壁垒膜和晶粒边界填塞层可以是金属氮化物膜(例如钛氮化物膜)。金属膜可以包括诸如钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)和铂(Pt)的金属。
图13A至13C是用于详细描述设置导电膜140a的方法的局部剖视图，并且可以对应于图10G的部分C。
参照图13A，金属氮化物膜147a在阻挡绝缘膜134上设置。金属氮化物膜147a可以包括例如钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、钼氮化物(MoN)、铌氮化物(NbN)、钛氮氧化物(TiON)、钨硅氮化物(WSiN)、钼硅氮化物(MoSiN)、钽硅氮化物(TaSiN)和钛硅氮化物(TiSiN)中的至少一种。
金属氮化物膜147a的厚度可以为从约4埃到约20埃，但不限于此。金属氮化物膜147a可以通过使用诸如ALD或CVD的方法设置。用于设置金属氮化物膜147a的金属前驱体可以包括卤素原子。在如图13A所示设置的金属氮化物膜147a中，可以包括未反应的卤素原子或者未被完全去除的卤素原子。
金属氮化物膜147a可以具有多晶晶粒结构，并且可以具有如图13A的圆圈中所示的柱状晶粒结构。然而，发明构思不限于此，金属氮化物膜147a可以具有更精细的晶粒结构。
参照图13B，金属氮化物膜147a的暴露表面可以通过使用液体氧化剂被氧化。用于氧化的氧化剂可以包括处于液体状态的O3、H2O、O2、NO2、NO、N2O、乙醇和金属醇盐中的一种或更多种。具体地，溶解在去离子水中的O3、H2O、O2、NO2、NO和N2O中的至少一种可以用作液体氧化剂。或者，去离子水可以单独用作液体氧化剂。
金属氮化物膜147a的暴露表面可以具有复杂的特征，例如拥有高的高宽比的孔图案、以及从孔图案横向延伸的凹陷部分的底表面、顶表面和侧壁。金属氮化物膜147a的这样复杂的暴露表面可以通过与液体氧化剂接触而基本上以与位置无关的方式被均匀地氧化。而且，在温和温度(例如从约10℃到约50℃的温度)下使金属氮化物膜147a的暴露表面与氧化剂接触一定时间段是足够的，因而可以降低制造成本。
当金属氮化物膜147a的暴露表面如上所述地被氧化时，如图13B的圆圈中所示，氧可以被包含在金属氮化物膜147a的晶粒之间的界面处。氧可以被包含贯穿金属氮化物膜147a的晶粒之间的整个界面长度，或者氧可以仅被包含在界面长度的一部分中。与氧可穿透的厚度对应的层可以被称为富氧层。这样的富氧层可以与以上参照图7至9描述的晶粒边界填塞层143相一致。
当氧(如图13B中的圆圈内所示)仅被包含在金属氮化物膜147a的晶粒之间的界面长度的一部分中时，金属氮化物膜147a的与氧穿透的厚度对应的部分可以充当晶粒边界填塞层143，而金属氮化物膜147a的没有氧的部分可以充当壁垒膜145。在这种情况下，晶粒边界填塞层143中的晶粒可以隔着含氧的第一界面IF1彼此相邻，而壁垒膜145中的晶粒可以隔着不含氧的第二界面IF2彼此相邻。第一界面IF1还可以包含氮。
由于设置了晶粒边界填塞层143，因而可以显著降低第一界面IF1中卤素原子的浓度。因此，当稍后设置金属栅极141(见图13C)时，成核的均匀性显著提高，因而可以获得具有高可靠性的可靠的金属栅极141。
参照图13C，金属栅极141可以在晶粒边界填塞层143上设置。金属栅极141可以通过使用诸如ALD或CVD的方法设置。尽管如上所述的均匀成核生长是重要的，但用于沉积和生长金属栅极141的工艺期间的台阶覆盖性也是重要的。台阶覆盖性可以至少部分地取决于表面氧浓度，诸如第一界面IF1处的氧浓度。换言之，当第一界面IF1处的氧浓度较低时，金属栅极141沉积和生长的速率较快，但台阶覆盖性降低，因而器件可靠性会降低。另一方面，当第一界面IF1处的氧浓度较高时，金属栅极141沉积和生长的速率较慢，但台阶覆盖性可以提高，因而器件可靠性可以提高。然而，发明构思不限于特定理论。
如上所述的第一界面IF1处的氧浓度可以取决于例如金属氮化物膜147a接触液体氧化剂的时间段、温度、液体氧化剂的浓度和液体氧化剂的氧化能力。因此，通过调节这些因素，可以获得第一界面IF1处的适当氧浓度。
同时，仅数据存储元件130的阻挡绝缘膜134可以设置在凹陷区域126中，隧穿绝缘膜132和电荷存储膜133可以设置在单元孔H中。
根据一些示例实施方式，构成数据存储元件130的隧穿绝缘膜132、电荷存储膜133和阻挡绝缘膜134的全部可以设置在凹陷区域126(见图10F)中。在这种情况下，可以不提供保护膜131。在图10C和10D所示的操作中，单元柱PL可以在不设置保护膜131、电荷存储膜133和隧穿绝缘膜132的情况下在单元孔H中形成。单元柱PL可以通过在单元孔H中沉积半导体膜而形成。因此，在图10G所示的操作中，隧穿绝缘膜132、电荷存储膜133和阻挡绝缘膜134可以在凹陷区域126中顺序地设置。接着，栅电极结构140可以在阻挡绝缘膜134上形成。
根据一些示例实施方式，电荷存储膜133和阻挡绝缘膜134可以设置在凹陷区域126中。在图10C和10D所示的操作中，单元柱PL可以在保护膜131和隧穿绝缘膜132设置于单元孔H中之后形成。单元柱PL可以以与图10C和10D所示的操作中的方式类似的方式形成。此后，在图10G所示的操作中，电荷存储膜133和阻挡绝缘膜134可以在凹陷区域126中顺序地设置。接着，栅电极结构140可以在阻挡绝缘膜134上形成。
根据一些示例实施方式，构成数据存储元件130的隧穿绝缘膜132、电荷存储膜133和阻挡绝缘膜134的全部可以设置在单元孔H中。在图10C和10D所示的操作中，保护膜131、阻挡绝缘膜134、电荷存储膜133和隧穿绝缘膜132在单元孔H中顺序地形成。单元柱PL可以在隧穿绝缘膜132上形成。单元柱PL可以以与图10C和10D所示的操作中的方式类似的方式形成。接着，在图10G所示的操作中，栅电极结构140可以在凹陷区域126中形成。
根据一些示例实施方式，数据存储元件130可以是可变电阻图案。可变电阻图案可以包括具有可变电阻特性的材料中的至少一种。
例如，数据存储元件130可以包括这样的材料(例如相变材料)：其电阻可由通过流过与其相邻的电极的电流产生的热改变。相变材料可以包括锑(Sb)、碲(Te)和硒(Se)中的至少一种。例如，为了平衡，相变材料可以包括包含从约20原子百分比到约80原子百分比的碲(Te)、从约5原子百分比到约50原子百分比的锑(Sb)、以及锗(Ge)。而且，相变材料可以包括N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy和La中的至少一种作为杂质。或者，可变电阻图案可以包括GeBiTe、InSb、GeSb和GaSb当中的一种。
在另一示例中，数据存储元件130可以设置为具有薄膜结构，该薄膜结构的电阻可以通过利用基于流过其的电流的自旋转移过程而改变。数据存储元件130可以具有构造为显示磁阻特性的薄膜结构，并且可以包括至少一种铁磁材料和/或至少一种反铁磁材料。
在另一示例中，数据存储元件130可以包括钙钛矿化合物和过渡金属氧化物中的至少一种。例如，数据存储元件130可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、PCMO(Pr,Ca)MnO3、锶钛氧化物、钡锶钛氧化物、锶锆氧化物、钡锆氧化物和钡锶锆氧化物中的至少一种。
在这种情况下，单元柱PL可以是导电柱。单元柱PL可以包括导电材料。导电材料可以包括例如掺杂半导体、金属、导电金属氮化物、硅化物和纳米结构(诸如碳纳米管或石墨烯)中的至少一种。
对于这样的结构，在图10C和10D所示的操作中，保护膜131和数据存储元件130在单元孔H中顺序地形成。单元柱PL可以在数据存储元件130上形成。单元柱PL可以通过沉积导电材料形成。此后，在图10G所示的操作中，导电膜140a可以在凹陷区域126中形成。
接着，参照图10H，导电膜140a的形成在凹陷区域126外部的部分被去除。因此，水平电极在凹陷区域126中形成。水平电极可以包括地选择线GSL、第一字线WL0至第四字线WL3、虚设字线DM1和DM2以及串选择线SSL1和SSL2。串选择线SSL1和SSL2的每个可以被分成沿第一方向D1延伸的两个。
形成在隔离区域121中的导电膜140a可以被去除，因而衬底110可以被暴露。第二导电类型的杂质离子可以密集地提供在暴露的衬底110上，因而公共源极线CSL可以被形成。
填充隔离区域121的隔离绝缘膜120被设置。沿第二方向D2对准的单元柱PL可以共同连接到一个上配线BL1或BL2(见图4)。
图14是根据发明构思的一些示例实施方式的围绕单元柱的半导体存储器件的侧剖视图。图14所示的实施方式与图4所示的实施方式不同在于，单元孔H的底部处还形成了沟道接触区域151。在下文中，与以上参照图4给出的描述相同的描述将在下面省略，并且半导体存储器件将基于图4所示的实施方式与图14所示的实施方式之间的差异来描述。
参照图14，在单元孔H如图10B所示地形成之后，沟道接触区域151可以在暴露于单元孔H的底部处的衬底110上形成。根据一些实施方式，沟道接触区域151可以经由选择性外延生长(SEG)从暴露的衬底110生长。此时，沟道接触区域151的顶表面的水平可以高于最下面的牺牲层123的顶表面。
接着，p型杂质可以经由离子注入工艺被注入到沟道接触区域151中。例如，p型杂质可以是铝(Al)、硼(B)、铟(In)或钾(K)，并且p型杂质的浓度可以在从5E16原子/cm3到1E19原子/cm3的范围内。或者，p型杂质可以经由SEG工艺在沟道接触区域151的生长期间被原位掺杂。
接着，在电荷存储膜133、隧穿绝缘膜132、单元柱PL和隔离区域如图10C至10E所示地形成之后，牺牲膜123如图10F所示地被去除，并且辅助栅极绝缘膜153可以通过对沟道接触区域151的侧壁执行热氧化工艺而设置。辅助栅极绝缘膜153可以是随着SEG生长的沟道接触区域151的一部分被热氧化而形成的热氧化膜。然而，用于设置辅助栅极绝缘膜153的热氧化工艺可以被省略。
接着，在如图10G所示地设置了阻挡绝缘膜134并设置了导电膜140a之后，填充隔离区域121的隔离绝缘膜120可以如图10H所示地被设置。
图15是根据发明构思的一些示例实施方式的导体结构200的侧剖视图。
参照图15，导体结构200可以包括水平线配线M和接触插塞CP。水平线配线M和接触插塞CP可以形成在由绝缘层220和230限定的空间中。然而，根据发明构思的一些示例实施方式的导体结构不限于水平线配线M和接触插塞CP。
接触插塞CP可以电连接到另一配线层、如晶体管的有源器件、或如电容器的无源器件。
接触插塞CP可以沿图15的垂直方向延伸，水平线配线M可以在观看者的注视方向上延伸。水平线配线M与接触插塞CP之间可以存在界面，或者随着水平线配线M和接触插塞CP一体形成，水平线配线M与接触插塞CP之间可以不存在界面。水平线配线M和接触插塞CP可以包括诸如钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)和铂(Pt)的金属。
晶粒边界填塞层243和壁垒膜245可以提供在水平线配线M和接触插塞CP的表面上。因为晶粒边界填塞层243和壁垒膜245与以上参照图5至9详细描述的晶粒边界填塞层143和壁垒膜145相同，所以将省略其详细描述。因为晶粒边界填塞层243的晶粒之间存在氧，所以第一界面IF1可以形成。另一方面，因为壁垒膜245的晶粒之间不存在氧，所以第二界面IF2可以形成。氧可以以原子、分子、离子、自由基或金属氧化物的形式存在。
在根据发明构思的一些示例实施方式的半导体存储器件和/或导体结构中，因为可留在晶粒边界填塞层中的卤素原子的含量可以显著减少，所以金属导体可以非常均匀地生长，从而提高半导体存储器件的可靠性。而且，因为晶粒边界填塞层提供在壁垒膜上方，所以台阶覆盖性可以由于氧的存在而改善，因而金属导体可以均匀地生长。结果，半导体存储器件的可靠性可以进一步提高。
虽然已经参照发明构思的实施方式具体显示和描述了发明构思，但是将理解，可以在其中进行形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2017年7月10日在韩国知识产权局提交的韩国专利申请第10-2017-0087284号的权益，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体存储器件，包括：
衬底；
堆叠在所述衬底上的多个栅电极结构，所述多个栅电极结构的每个包括壁垒膜、金属栅极和在所述壁垒膜与所述金属栅极之间的晶粒边界填塞层；
在所述多个栅电极结构之间的绝缘图案；
穿透所述多个栅电极结构和所述绝缘图案的垂直沟道，所述垂直沟道电连接到所述衬底；以及
在所述多个栅电极结构与所述垂直沟道之间的数据存储图案。
2.根据权利要求1所述的半导体存储器件，其中所述壁垒膜包括多晶金属氮化物。
3.根据权利要求2所述的半导体存储器件，其中所述晶粒边界填塞层在晶粒之间的界面处包含氧。
4.根据权利要求3所述的半导体存储器件，其中所述晶粒边界填塞层的晶粒之间的界面处的氧成原子、分子、离子、自由基或金属氧化物的形式。
5.根据权利要求3所述的半导体存储器件，其中所述晶粒边界填塞层的晶粒之间的所述界面中存在的氧经由原子探针层析技术可观察到。
6.根据权利要求3所述的半导体存储器件，其中
所述壁垒膜包括晶粒，以及
所述晶粒边界填塞层的晶粒与所述壁垒膜的晶粒相同。
7.根据权利要求3所述的半导体存储器件，其中金属氮化物的至少一个晶粒跨越所述壁垒膜和所述晶粒边界填塞层存在。
8.根据权利要求3所述的半导体存储器件，其中金属氮化物的至少一个晶粒贯穿所述壁垒膜和所述晶粒边界填塞层的总体厚度而存在。
9.根据权利要求3所述的半导体存储器件，其中
所述壁垒膜和所述晶粒边界填塞层包括金属氮化物的晶粒，该金属氮化物的晶粒贯穿所述壁垒膜和所述晶粒边界填塞层的总体厚度分布，
沿着所述晶粒边界填塞层中的晶粒之间的界面存在氧，以及
沿着所述壁垒膜中的晶粒之间的界面不存在氧，以及
所述壁垒膜中的晶粒之间的界面从所述晶粒边界填塞层中的晶粒之间的界面连续地延伸。
10.根据权利要求2所述的半导体存储器件，其中所述金属氮化物包括钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、钼氮化物(MoN)、铌氮化物(NbN)、钛氮氧化硅(TiON)、钨硅氮化物(WSiN)、钼硅氮化物(MoSiN)、钽硅氮化物(TaSiN)和钛硅氮化物(TiSiN)中的至少一种。
11.根据权利要求2所述的半导体存储器件，其中所述晶粒边界填塞层的厚度在约2埃到约20埃的范围内。
12.根据权利要求2所述的半导体存储器件，其中所述晶粒边界填塞层中卤素原子的含量低于所述壁垒膜中卤素原子的含量。
13.根据权利要求2所述的半导体存储器件，其中卤素原子基本上不存在于所述晶粒边界填塞层中。
14.一种半导体存储器件，包括：
衬底；
堆叠在所述衬底上的多个栅电极结构，所述多个栅电极结构的每个包括在金属栅极的表面上的金属氮化物层，所述金属氮化物层包括富氧层；
在所述多个栅电极结构之间的绝缘图案；
穿透所述多个栅电极结构和所述绝缘图案的垂直沟道，所述垂直沟道电连接到所述衬底；以及
在所述多个栅电极结构与所述垂直沟道之间的数据存储图案。
15.根据权利要求14所述的半导体存储器件，其中所述富氧层靠近所述金属栅极安置。
16.根据权利要求14所述的半导体存储器件，其中所述金属氮化物层内的所述富氧层中卤素原子的含量低于所述金属氮化物层的其它部分中卤素原子的含量。
17.根据权利要求14所述的半导体存储器件，其中所述富氧层的氧分布在金属氮化物晶粒之间的界面处。
18.一种导体结构，包括：
包含凹陷部分的绝缘层；
共形地设置在所述凹陷部分中的壁垒膜；
在所述壁垒膜上的金属层，所述金属层填充所述凹陷部分；以及
在所述壁垒膜与所述金属层之间的晶粒边界填塞层。
19.根据权利要求18所述的导体结构，其中所述导体结构是水平线配线或接触插塞。
20.根据权利要求18所述的导体结构，其中
所述晶粒边界填塞层在所述晶粒边界填塞层的晶粒之间的界面处包含氧，以及
所述氧成原子、分子、离子、自由基或金属氧化物的形式。
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