KR102389819B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자 제조 방법은 기판 상에 도핑된 폴리실리콘층을 형성하는 단계와, 도핑된 폴리실리콘층 상에 배리어층을 형성하는 단계와, 배리어층의 표면을 산화시켜 산화 배리어층을 형성하는 단계와, 산화 배리어층 상에 금속층을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for manufacturing Semiconductor device having oxidized barrier layer}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있고, 이를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 미세화된 반도체 소자에서의 전기적 특성 저하를 방지하고 집적화에 유리한 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자 제조 방법은 기판 상에 도핑된 폴리실리콘층을 형성하는 단계와, 상기 도핑된 폴리실리콘층 상에 배리어층을 형성하는 단계와, 상기 배리어층의 표면을 산화시켜 산화 배리어층을 형성하는 단계와, 상기 산화 배리어층 상에 금속층을 형성하는 단계를 포함한다. 상기 배리어층은 결정질의 금속 나이트라이드를 포함할 수 있다.
일부 실시예들에서, 상기 배리어층은 티타늄 실리콘 나이트라이드, 텅스텐 나이트라이드, 티타늄 알루미늄 나이트라이드, 티타늄 나이트라이드, 티타늄 카본 나이트라이드, 티타늄 텅스텐 나이트라이드, 탄탈륨 나이트라이드, 탄탈륨 실리콘 나이트라이드, 탄탈륨 알루미늄 나이트라이드 및 몰리브덴 나이트라이드 중 적어도 하나를 포함할 수 있다.
상기 산화 배리어층은 1 내지 20 Å의 두께를 가지고, 상기 산화 배리어층을 형성한 후 잔존하는 상기 배리어층은 20 내지 70 Å의 두께를 가질 수 있다. 상기 산화 배리어층의 두께는 상기 산화 배리어층을 형성한 후 잔존하는 상기 배리어층의 두께보다 얇을 수 있다.
상기 배리어층을 형성하는 단계는 금속 나이트라이드층들 및 실리콘 나이트라이드층들을 교대로 반복 적층하는 단계를 포함하고, 상기 산화 배리어층은 상기 실리콘 나이트라이드층들 중 최상부 실리콘 나이트라이드층의 표면을 산화시켜 형성될 수 있다. 상기 배리어층의 실리콘 농도는 상기 배리어층의 하부로부터 상부까지 연속적으로 증가될 수 있다.
일부 실시예들에서, 상기 배리어층을 형성하는 단계는 금속 나이트라이드층들 및 실리콘 나이트라이드층들을 교대로 반복 적층하는 단계를 포함하고, 상기 산화 배리어층은 상기 실리콘 나이트라이드층들 중 최상부 실리콘 나이트라이드층 및 상기 금속 나이트라이드층들 중 상기 최상부 실리콘 나이트라이드층과 접하는 금속 나이트라이드층을 산화시켜 형성될 수 있다. 상기 산화 배리어층의 산소 농도는 1 내지 60 %일 수 있다.
일부 실시예들에서, 상기 최상부 실리콘 나이트라이드층의 두께는 상기 최상부 실리콘 나이트라이드층 외 다른 실리콘 나이트라이드층들의 두께보다 두꺼울 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자 제조 방법은 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하는 단계와, 상기 셀 어레이 영역 상에 비트 라인 구조체를 형성하는 단계와, 상기 주변 회로 영역 상에 주변 게이트 구조체를 형성하는 단계를 포함하고, 상기 비트 라인 구조체 및 상기 주변 게이트 구조체 각각은 제1 도전 패턴, 배리어 패턴, 산화 배리어 패턴 및 제2 도전 패턴을 포함하며, 상기 산화 배리어 패턴은 상기 배리어 패턴의 표면을 산화시켜 형성할 수 있다.
상기 제1 도전 패턴은 도핑된 폴리실리콘을 포함하고, 상기 제2 도전 패턴은 금속을 포함할 수 있다. 상기 제2 도전 패턴은 상기 산화 배리어 패턴과 접할 수 있다.
상기 산화 배리어 패턴은 산소 가스 또는 오존 가스 분위기에서의 플라즈마 산화 공정에 의해 형성될 수 있다. 상기 플라즈마 산화 공정에서 RF 파워는 1 내지 300 W로 인가될 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 반도체 소자가 고도로 미세화된 피쳐 사이즈를 가지는 경우에도, 배리어층과 금속층 사이에 개재되는 산화 배리어층을 형성함으로써, 상기 금속층의 결정립 크기(grain size)를 증가시켜 상기 금속층의 비저항(resistivity)을 감소시킬 수 있게 된다.
나아가, 상기 산화 배리어층 만으로 별도의 시드층(seed layer) 없이도 상기 금속층의 비저항을 감소시킬 수 있어, 비트 라인 구조체 및 주변 게이트 구조체의 스택 높이를 감소시킬 수 있게 된다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 평면도이다.
도 2a 내지 도 15b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 16a 내지 도 17c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 18a 내지 도 19c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 20은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 평면도이다.
도 21a 내지 도 26b는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 27은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 평면도이다.
도 28a 내지 도 37b는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 38은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 모듈을 나타낸 도면이다.
도 39는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 카드를 나타낸 도면이다.
도 40은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템을 나타낸 도면들이다.
도 41은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 다른 전자 시스템을 나타낸 도면들이다.
도 42는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 모바일 무선 폰을 나타낸 개략도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 평면도이다.
도 2a 내지 도 15b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 2a 내지 도 15b에서, a 도들은 도 1의 A - A' 선 및 B - B' 선에 따른 단면도들이고, b 도들은 도 1의 C - C' 선에 따른 단면도들이다. 도 11c는 도 11a의 K 영역 부분 확대도이다.
도 1에 도시된 셀 어레이 영역(CAR)및 주변 회로 영역(PCR)의 구체적인 형상 및 레이아웃은 단지 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
도 1, 도 2a 및 도 2b를 참조하면, 기판(100) 내에 소자 분리막(101)이 형성되어 셀 어레이영역(CAR)에 제1 활성 영역들(AR1)을 정의하고, 주변 회로 영역(PCR)에 제2 활성 영역(AR2)을 정의할 수 있다. 상기 셀 어레이영역(CAR)은 메모리 셀들이 배치되는 영역일 수 있다. 상기 주변 회로 영역(PCR)은 워드 라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다.
기판(100)은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비결정질 Si을 포함할 수 있다. 일부 실시예들에서, 상기 기판(100)은 Ge (germanium)과 같은 반도체, 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
소자 분리막(101)은 소자의 속도 및 집적도의 향상을 위한 얕은 트렌치형 소자분리영역(STI: Shallow Trench Isolation)일 수 있다.
일부 실시예들에서, 상기 소자 분리막(101)은 TOSZ(TOnen SilaZene), 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP)물, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron-Phosphorus Silicate Glass) 또는USG(Undoped Silicate Glass) 등과 같은 산화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 소자 분리막(101)은 실리콘옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중 적어도 어느 하나를 포함하는 절연막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 소자 분리막(101)은 복수의절연막이 적층된 구조를 가질 수 있다. 예를 들어, 상기 소자 분리막(101)은 실리콘 나이트라이드를 포함하는 제1 막(미도시) 및 실리콘 옥사이드를 포함하는 제2 막(미도시)이 적층된 구조를 가질 수 있다.
상기 제1 활성 영역들(AR1) 각각은 수평적으로 분리된바(bar) 형태를 가지며, 제1 방향 및 제2 방향 모두에 대하여 비수직한(non-perpendicular) 제3 방향으로 연장될수 있다. 상기 제1 방향 및 상기 제2 방향은 서로 수직하는 방향일수 있다.
상기 제1 활성 영역들(AR1) 각각의 상부에는 불순물 영역(20)이 형성될 수 있다. 일부 실시예들에서, 상기 불순물영역(20)은 후속 공정이 수행된 후 소스/드레인 영역으로서의 역할을 수행할 수 있다. 상기 불순물 영역(20)은 상기 소자 분리막(101)의 형성 후 또는 형성 전에 형성될 수 있다. 다른 실시예에 있어서, 상기 불순물영역(20)은 본 단계가 아닌 이후의 단계에서 형성될 수 있다.
도 1, 도 3a 및 3b를 참조하면, 상기 셀 어레이 영역(CAR)의 기판(100)의 상부에 워드 라인 트렌치들(11)이 형성될 수 있다. 상기 워드 라인 트렌치들(11)은 제2 방향으로 연장되며 상기 제1 방향으로 상호 이격되도록 형성되어, 상기 불순물 영역(20, 도 2a 및 도 2b 참조)을 제1 불순물 영역들(21) 및 제2 불순물 영역들(22)로 분리할 수 있다. 즉, 하나의제1 활성 영역(AR1)에서, 제1 불순물영역(21)은 한 쌍의 제2 불순물 영역들(22) 사이에 제공되고, 상기 제1 불순물 영역(21)과 상기 제2 불순물 영역들(22)은 상기 워드 라인 트렌치들(11)에 의하여 분리될 수 있다.
상기 워드 라인 트렌치들(11)은 상기 기판(100)의 상면에 마스크 패턴(111)을 형성 한 후, 이를 식각마스크로 이용한 건식 및/또는 습식 식각 공정에 의하여 형성될 수 있다. 일 예로, 상기 마스크패턴(111)은 포토레지스트, 실리콘 나이트라이드, 및 실리콘옥사이드 중 적어도 하나를 포함할 수 있다. 상기 워드 라인 트렌치들(11)의 깊이는 상기 소자 분리막(101)의 깊이보다 얕을 수 있다.
일부 실시예들에서, 각각의 제1 활성 영역(AR1) 내에는 2개의 워드 라인 트렌치들(11)이 서로 이격되어 나란히 배치될 수 있다. 상기 워드 라인 트렌치들(11) 각각의 내부에 구비될 워드 라인(미도시)은 트랜지스터의 게이트 역할을 수행할 수 있으므로, 각각의 제1 활성 영역(AR1)에는 2개의 트랜지스터가 구비될 수 있다.
상기 워드 라인 트렌치들(11)을 형성하기 위한 식각 방법은 예를 들면 예를 들면 스퍼터 식각(Sputter etching) 등의 물리적 식각, 반응성 라디칼식각(Reactive Radical Etching) 등의 화학적 식각, 및 반응성 이온 식각(RIE: Reactive Ion Etching), 자기 강화 반응성 이온 식각(MERIE: Magnetically Enhanced RIE), TCP (Transformer Coupled Plasma) 식각, ICP (Inductively Coupled Plasma) 식각 등의 물리화학적 식각 중 어느 하나일 수 있다.
한편, 도 3a 및 3b에 도시된 워드 라인 트렌치들(11)은 모두 동일한 깊이를 가지는 것으로 도시되었으나, 이와 달리 제1 활성 영역(AR1)에 형성된 워드 라인 트렌치 및 소자 분리막(101)에 형성된 워드 라인 트렌치의 깊이는 서로 상이할 수 있다. 이는 상기 제1 활성 영역(AR1)이 실리콘 물질을 포함하고, 상기 소자 분리막(101)이 산화물을 포함함으로써 서로 상이한 식각 선택비를 가질 수 있기 때문이다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 워드 라인 트렌치들(11)이 형성된 결과물 상에, 게이트 유전층(120), 도전층(125) 및 매립층(128)이 차례로 형성될 수 있다.
일부 실시예들에서, 상기 게이트 유전층(120)은 실리콘 옥사이드층 또는 고유전율(high-k) 유전층 등으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트 유전층(120)은 예를 들면 실리콘 옥사이드층과 실리콘 나이트라이드층의 이중 구조를 가지는 복합층, 또는 표면이 질화 처리된 실리콘 옥사이드층일 수도 있다. 상기 고유전율 유전층은 예를 들면 알루미늄 옥사이드(AlOx), 탄탈륨 옥사이드(TaxOy), 티타늄 옥사이드(TiOx), 이트륨 옥사이드(YxOy), 지르코늄 옥사이드(ZrOx), 지르코늄 실리콘 옥사이드(ZrSixOy), 하프늄 옥사이드(HfOx), 하프늄 실리콘 옥사이드(HfSixOy), 란탄 옥사이드(LaxOy), 란탄 알루미늄 옥사이드(LaAlxOy), 란탄 하프늄 옥사이드(LaHfxOy), 하프늄 알루미늄 옥사이드(HfAlxOy), 및 프라세오디뮴 옥사이드(PrxOy) 중 적어도 어느 하나를 포함할 수 있다.
상기 도전층(125)은 도핑된 폴리실리콘 물질, 금속 물질, 금속 나이트라이드 물질 및 금속 실리사이드 물질 중 적어도 어느 하나를 포함할 수 있다. 상기 금속 물질은 예를 들면 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn) 및 지르코늄(Zr) 중 어느 하나 또는 이들의 조합일 수 있다. 상기 금속 나이트라이드 물질은 예를 들면 티타늄 나이트라이드(TiN), 텅스텐 나이트라이드(WN), 탄탈륨 나이트라이드(TaN), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리콘 나이트라이드(TaSiN) 및 텅스텐 실리콘 나이트라이드(WSiN) 중의 어느 하나 또는 이들의 조합을 포함할 수 있다. 상기 금속 실리사이드 물질은 예를 들면 코발트실리사이드(CoSix), 니켈 실리사이드(NiSix), 티타늄 실리사이드(TiSix), 텅스텐 실리사이드(WSix), 및 탄탈륨 실리사이드(TaSix) 중 어느 하나 또는 이들의 조합일 수 있다.
상기 도전층(125)은 단일층 또는 복합층일 수 있다. 예를 들어, 상기 도전층(125)은 금속 물질과 도핑된 폴리실리콘의 복합층으로 이루어질 수 있다.
상기 매립층(128)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 상기 매립층(128)은 상기 도전층(125) 상에 절연층(미도시)을 형성한 후, 상기 절연층에 대하여 평탄화 공정 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여 형성될 수 있다. 한편, 본 실시예에서는 상기 워드 라인 트렌치들(11) 내에 상기 도전층(125)을 형성하고 남은 공간에 상기 매립층(128)이 형성되는 것으로 도시되었으나, 이에 한정되지 않는다. 즉, 상기 워드 라인 트렌치들(11)은 상기 매립층(128)의 형성 없이 상기 도전층(125)만으로 채워질 수도 있다.
상기 게이트 유전층(120), 상기 도전층(125) 및 상기 매립층(128) 각각은 물리 기상 증착법(PVD: Physical Vapor Deposition), 화학 기상 증착법(CVD: Chemical Vapor Deposition) 또는 원자층 증착법(ALD: atomic layer deposition)과 같은 다양한 방법에 의하여 형성될 수 있다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 게이트 유전층(120, 도 4a 및 도 4b 참조) 및 상기 도전층(125, 도 4a 및 도 4b 참조)이 상기 워드 라인 트렌치들(11) 내로 한정되도록 상기 게이트 유전층(120) 및 상기 도전층(125)을 식각할 수 있다. 상기 식각 공정에 의하여 상기 게이트 유전층(120)은 상호 분리된 게이트 유전막들(121)이 될 수 있고, 상기 도전층(125)은 상호 분리된 게이트 전극들(126)이 될 수 있다.
상기 식각 공정은 상기 매립층(128, 도 4a 및 도 4b 참조)이 제거될 때까지 수행될 수 있으며, 그 결과 상기 게이트 유전막들(121)의 상단들 및 상기 게이트 전극들(126)의 상면은 상기 워드 라인 트렌치들(11)의 상단들보다 낮게 형성될 수 있다. 이와 같이 게이트 전극들(126)이 매립 게이트 구조로 형성될 경우, 반도체 소자의 유효 채널 길이(Effective Channel Length)가 증가함으로써, 단채널 효과(Short Channel Effect)를 줄일 수 있다.
상기 게이트 전극들(126) 상에 게이트 캡핑 패턴들(129)이 형성될 수 있다. 상기 게이트 캡핑 패턴들(129)은 상기 게이트 전극들(126)이 형성된 상기 워드 라인 트렌치들(11)의 나머지 부분을 채우는 절연막을 형성한 후, 상기 기판(100)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다.
상기 게이트 캡핑 패턴들(129)은 실리콘 나이트라이드, 실리콘 옥사이드, 및 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 상기 게이트 캡핑 패턴들(129)의 형성 결과, 상기 워드 라인 트렌치들(11) 내에는 워드 라인 구조체들(WLS)이 형성될 수 있다. 상기 각각의 워드 라인 구조체들(WLS)은 각각의 워드 라인 트렌치(11) 내에 차례로 적층된 상기 게이트 유전막(121), 상기 게이트 전극(126), 및 상기 게이트 캡핑 패턴(129)을 포함할 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에서 기판(100) 상에 제1 절연층(133) 및 제2 절연층(135)을 차례로 형성한 후, 주변 회로 영역(PCR)에서는 상기 제1 절연층(133) 및 제2 절연층(135)을 제거하여 기판(100)의 상면을 다시 노출시킨다. 그 후, 셀 어레이 영역(CAR)을 마스크 패턴(도시 생략)으로 덮은 상태에서 주변 회로 영역(PCR)에서 기판(100) 상에 게이트 유전층(131)을 형성한다.
상기 제1 절연층(133)은 산화막으로 이루어지고 제2 절연층(135)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 유전층(131)은 실리콘 옥사이드층 또는 고유전율(high-k) 유전층 등으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트 유전층(131)은 예를 들면 실리콘 옥사이드층과 실리콘 나이트라이드층의 이중 구조를 가지는 복합층, 또는 표면이 질화 처리된 실리콘 옥사이드층일 수도 있다.
도 1, 도 7a 및 도 7b를 참조하면, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR) 상에서 제1 반도체층(141)을 형성한다. 상기 제1 반도체층(141)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 1, 도 8a 및 도 8b를 참조하면, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에서 제1 반도체층(141) 위에 마스크 패턴(112)을 형성한다. 상기 마스크 패턴(112)은 셀 어레이 영역(CAR)에서 상기 제1 반도체층(141)을 일부 노출시키는 개구가 형성되어 있다. 주변 회로 영역(PCR)은 상기 마스크 패턴(112)에 의해 덮여 외부로 노출되지 않을 수 있다.
그 후, 상기 마스크 패턴(112)의 개구를 통해 노출되는 제1 반도체층(141)을 식각하고 그 결과 노출되는 기판(100)의 일부를 식각하여, 셀 어레이 영역(CAR)에서 제1 불순물 영역(21)을 노출시키는 다이렉트 콘택홀(DCH)을 형성할 수 있다. 일 예로, 상기 다이렉트 콘택홀(DCH)은 평면적 관점에서 원형 또는 타원형일 수 있다. 상기 마스크 패턴(112)은 산화막 또는 질화막으로 이루어지는 하드마스크 패턴으로 이루어질 수 있다. 상기 마스크 패턴(112)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
도 1, 도 9a 및 도 9b를 참조하면, 상기 마스크 패턴(112, 도 8a 및 도 8b 참조)을 제거한 후, 상기 다이렉트 콘택홀(DCH)의 내부 및 상기 제1 반도체층(141)의 상부에 상기 다이렉트 콘택홀(DCH)을 채우기에 충분한 두께의 도전층을 형성하고, 상기 도전층이 상기 다이렉트 콘택홀(DCH) 내부에만 남도록 상기 도전층을 에치백 하여, 상기 다이렉트 콘택홀(DCH) 내부에 남아 있는 도전층으로 이루어지는 다이렉트 콘택(147)을 형성한다. 상기 다이렉트 콘택(147)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 다이렉트 콘택(147)은 제1 반도체층(141)과 동일한 물질로 이루어질 수 있다.
도 1, 도 10a 및 도 10b를 참조하면, 상기 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR) 상에서 배리어층(151x)을 형성할 수 있다.
상기 배리어층(151x)은 제1 반도체층(141) 또는 다이렉트 콘택(147) 내의 도펀트들이 후속 공정에 의해 형성되는 금속층(161, 도 12a 참조)으로 확산되는 것을 방지하는 역할을 수행할 수 있다. 상기 배리어층(151x)은 결정질 구조를 가질 수 있다.
상기 배리어층(151x)은 금속 나이트라이드를 포함할 수 있다. 상기 금속 나이트라이드는 예를 들면 티타늄 실리콘 나이트라이드(TiSiN), 텅스텐 나이트라이드(WN), 티타늄 알루미늄 나이트라이드(TiAlN), 티타늄 나이트라이드(TiN), 티타늄 카본 나이트라이드(TiCN), 티타늄 텅스텐 나이트라이드(TiWN), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(TaSiN), 탄탈륨 알루미늄 나이트라이드(TaAlN) 및 몰리브덴 나이트라이드(MoN) 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 상기 배리어층(151x)은 TiCl4, DCS(Di-ChloroSilane: SiH2Cl2), 및 NH3 소스를 이용한 CVD 또는 ALD 공정에 의하여 수행될 수 있다. 상기 배리어층(151x)의 형성은 대략 560 내지 680 ℃의 온도 하에서 수행될 수 있다. 한편, 상기 DCS 대신 SiH4 소스가사용될 수도 있다. 상기 배리어층(151x) 내의 실리콘 농도는 대략 10 atm% 이상일 수 있다.
도 1, 도 11a 내지 도 11c를 참조하면, 상기 배리어층(151x, 도 10a 참조)의 표면에서 산화 공정을 수행하여 산화 배리어층(151ox)을 형성한다. 도 11a 내지 도 11c에 도시된 산화 배리어층(151ox)은 상기 상기 배리어층(151x)의 일부분이 산화된 층을 의미하고, 배리어층(151)은 상기 산화 공정에서 산화되지 않고 남은 배리어층을 의미할 수 있다.
일부 실시예들에서, 상기 산화 배리어층(151ox)의 두께(151oxT)는 대략 1 내지 20 Å이고, 상기 배리어층(151)의 두께(151T)는 대략 20 내지 70 Å일 수 있다.
일부 실시예들에서, 상기 산화 공정은 예를 들면 플라즈마 산화 공정(plasma oxidation), 급속 열처리 산화 공정(RTO: Rapid Thermal Oxidation) 또는 자연 산화 공정(native oxidation) 등일 수 있으나, 이에 제한되지 않는다.
상기 플라즈마 산화 공정은 산소 원자(O)를 포함하는 가스(이하 산소 가스) 분위기에서 플라즈마를 형성시켜 산화 배리어층(151ox)의 형성을 촉진하는 방식일 수 있다. 상기 플라즈마 산화 공정을 위해, 배리어층(151x, 도 10a 참조)이 형성된 기판(100)을 플라즈마 챔버(미도시) 내에 배치하고, 상기 플라즈마 챔버 내에 산소 가스 및 비활성 가스의 혼합 가스를 공급할 수 있다. 여기서, 상기 산소 가스는 예를 들면 산소(O2), 오존(O3) 또는 아산화질소(N2O) 등일 수 있고, 상기 비활성 가스는 예를 들면 헬륨(He), 질소(N2) 또는 아르곤(Ar) 등일 수 있다.
일부 실시예들에서, 상기 산소 가스 또는 비활성 가스는 대략 50 내지 7000 sccm의 유량으로 주입될 수 있다. 상기 플라즈마 챔버 내 압력은 대략 1 mTorr 내지 10 Torr로 유지될 수 있고, 온도는 대략 200 내지 500 ℃로 유지될 수 있으며, RF 파워는 대략 100 내지 10000 W로 유지될 수 있다. 상기 플라즈마 산화 공정은 대략 1 내지 30 초 동안 진행될 수 있다.
상기한 챔버 내 주입 가스의 유량, 압력, 온도, RF 파워 및 공정 진행 시간 들 중 적어도 하나를 조절함으로서, 상기 산화 배리어막(151ox)의 두께(151oxT)를 조절할 수 있다.
상기 급속 열처리 산화 공정은 배리어층(151x, 도 10a 참조) 상에서 열 공정을 진행하여 산화 배리어층(151ox)의 생성을 촉진시키는 방식일 수 있다. 상기 급속 열처리 산화 공정을 위해, 배리어층(151x)이 형성된 기판(100)을 산소 분위기의 반응기(reactor)에 배치하고, 반응기 내부를 고온, 예를 들어 대략 400 내지 1000 ℃의 온도로 가열하는 급속열처리(Rapid thermal) 공정을 진행할 수 있다. 상기 급속 열처리 산화 공정은 대략 20초 내지 1분 동안 진행될 수 있다.
상기 자연 산화 공정은 배리어층(151x, 도 10a 참조)이 형성된 기판(100)을 대기 중에 노출시켜 산화 배리어층(151ox)을 형성시키는 방식일 수 있다. 상기 자연 산화 공정을 위해, 배리어층(151x)이 형성된 기판(100)을 대기압 및 상온의 대기에 노출시킨 상태로 장시간, 예를 들어 24시간 이상 보관할 수 있다.
도 1, 도 12a 및 도 12b를 참조하면, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)의 산화 배리어층(151ox) 상에 금속층(161) 및 캡핑층(171)을 차례로 형성할 수 있다.
상기 금속층(161)은 금속 및/또는 도전성 금속 나이트라이드를 포함할 수 있다. 일 예로, 상기 금속층(161)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 텅스텐 나이트라이드(WN), 티타늄 나이트라이드(TiN) 및 탄탈륨 나이트라이드(TaN) 중 적어도 하나를 포함할 수 있다. 상기 캡핑층(171)은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다.
상기 금속층(161) 및 상기 캡핑층(171) 각각은 예를 들면 물리 기상 증착법(PVD), 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)과 같은 다양한 방법에 의하여 형성될 수 있다.
본 실시예에서와 같이 배리어층(151)과 금속층(161) 사이에 개재되는 산화 배리어층(151ox)을 형성할 경우, 배리어층(151) 상에 형성되는 금속층(161)의 결정립 크기를 증가시켜 금속층(161)의 비저항을 감소시킬 수 있게 된다. 이는 산화 배리어층(151ox) 없이 배리어층(151) 상에 금속층(161)을 형성할 경우 배리어층(151)의 결정질 구조에 의해 금속층(161)의 비저항이 증가될 수 있기 때문이다.
도 1, 도 13a 및 도 13b를 참조하면, 상기 제1 반도체층(141), 배리어층(151), 산화 배리어층(151ox), 금속층(161) 및 캡핑층(171)을 패터닝하여 상기 셀 어레이 영역(CAR) 상에는 비트 라인 구조체(BLS)를 형성하고, 상기 주변 회로 영역(PCR)에는 주변 게이트 구조체(PGS)를 형성할 수 있다.
구체적으로, 상기 패터닝 공정에 의하여 상기 셀 어레이 영역(CAR)의 제1 반도체층(141), 배리어층(151), 산화 배리어층(151ox), 금속층(161) 및 캡핑층(171) 각각은 제1 도전 패턴(142), 배리어 패턴(152), 산화 배리어 패턴(152ox), 제2 도전 패턴(162) 및 캡핑 패턴(172)이 되고, 상기 주변 회로 영역(PCR)의 게이트 유전층(131), 제1 반도체층(141), 배리어층(151), 산화 배리어층(151ox), 금속층(161) 및 캡핑층(171) 각각은 게이트 유전막(132), 제1 도전 패턴(143), 배리어 패턴(153), 산화 배리어 패턴(153ox), 제2 도전 패턴(163) 및 캡핑 패턴(173)이 될 수 있다.
이에 따라, 상기 비트 라인 구조체(BLS)는 제1 도전 패턴(142), 배리어 패턴(152), 산화 배리어 패턴(152ox), 제2 도전 패턴(162) 및 캡핑 패턴(172)을 포함하며, 다이렉트 콘택(147)을 통해 기판(100)의 제1 불순물 영역(21)에 연결될 수 있다. 상기 주변 게이트 구조체(PGS)는 게이트 유전막(132), 제1 도전 패턴(143), 배리어패턴(153), 산화 배리어 패턴(153ox), 제2 도전 패턴(163) 및 캡핑 패턴(173)을 포함할 수 있다.
상기 비트 라인 구조체(BLS) 및 상기 주변 게이트 구조체(PGS)를 형성하는 것은 상기 비트 라인 구조체(BLS) 및 상기 주변 게이트 구조체(PGS)의 측벽들상에 각각 제1 스페이서(SP1) 및 제2 스페이서(SP2)를 형성하는 것을 포함할 수 있다.
상기 주변 회로 영역(PCR)의 제2 활성 영역(AR2)에는 상기 주변 게이트 구조체(PGS)에 인접하여 위치하는 제 3 불순물영역(23)이 형성될 수 있다. 상기 제 3 불순물 영역(23)은 상기 제1 도전 패턴(143)의 도전형과 동일한 도전형의 불순물이온을 상기 주변 게이트 구조체(PGS)에 의하여 노출된 상기 기판(100) 상에 주입하여 형성될 수 있다.
본 실시예에서와 같이 대략 1 내지 20 Å 정도에 불과한 두께를 가지는 산화 배리어 패턴들(152ox, 153ox) 만으로 별도의 시드층 없이도 제2 도전 패턴들(162, 163)의 비저항을 감소시킬 수 있어, 비트 라인 구조체(BLS) 및 주변 게이트 구조체(PGS)의 스택 높이를 감소시킬 수 있게 된다.
도 1, 도 14a 및 도 14b를 참조하면, 상기 비트 라인 구조체(BLS)와 상기 주변 게이트 구조체(PGS)를 덮는 제1 층간 절연막(116) 및 제2 층간 절연막(117)과, 제2 층간 절연막(117), 제1 층간 절연막(116), 제1 절연층(133) 및 제2 절연층(135)을 관통하여 상기 제2 불순물 영역들(22)과 접속하는 제1 콘택들(181)을 형성할 수 있다. 상기 제2 층간 절연막(117) 상에는 상기 제1 콘택들(181)에 접속되는 하부 전극들(182)이 형성될 수 있다.
상기 하부 전극들(182)은 도 14a에 도시된 바와 같이 하부면이 막힌 실린더(cylinder) 형상을 가질 수 있으나, 이에 제한되지 않는다. 예를 들어, 상기 하부 전극들(182)은 필라(pillar) 형상을 가질 수도 있다.
상기 제1 콘택들(181) 및 상기 하부 전극들(182)은 금속, 도전성 금속 화합물, 또는 도핑된 반도체 중 적어도 하나로 형성될 수 있다. 상기 층간 절연막들(116, 117)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시나이트라이드 중 적어도 하나로 형성될 수 있다. 상기 제1 콘택들(181), 상기 하부 전극들(182) 및 상기 층간 절연막들(116, 117) 각각은 예를 들면 물리 기상 증착법(PVD), 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)과 같은 다양한 방법에 의하여 형성될 수 있다.
도 1, 도 15a 및 도 15b를 참조하면, 상기 하부 전극들(182) 상에 차례로 절연층(183) 및 상부 전극(184)이 형성될 수 있다. 상기 하부 전극들(182), 상기 절연층(183) 및 상기 상부 전극(184)은 반도체 장치의 캐패시터를 구성할 수 있다. 상기 상부 전극(184)은 상기 하부 전극들(182)과 실질적으로 동일한 물질로 형성될 수 있으나, 이에 제한되지 않는다.
상기 주변 회로 영역(PCR)의 제 3 불순물 영역(23)에 접속되는 제2 콘택(186)이 형성될 수 있다. 상기 제2 콘택(186)은 상기 제2 층간 절연막(117) 상의 주변 도전 라인(185)과 상기 제 3 불순물 영역(23)을 전기적으로 연결할 수 있다. 상기 주변 도전 라인(185)은 상기 비트 라인 구조체(BLS)와 전기적으로 연결될 수 있으나, 이에 한정되지 않는다.
도 16a 내지 도 17c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 16c는 도 16a의 L 영역 부분 확대도이고, 도 17c는 도 17a의 M 영역 부분 확대도이다.
도 16a 내지 도 17c에서는 배리어층(251) 및 산화 배리어층(251ox)의 형성 방법을 위주로 설명하며, 여기서는 설명의 간략화를 위하여 도 1 내지 도 15b에서와 동일한 참조 부호를 가지는 부재들에 대한 중복 설명은 생략한다.
도 1, 도 16a 내지 도 16c를 참조하면, 상기 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에서 배리어층(251x)을 형성할 수 있다.
상기 배리어층(251x)은 금속 나이트라이드층 (이하에서는, TiN 층을 예로 들어 설명)(251m1, 251m2, 251m3) 및 SiN 층(251s1, 251s2, 251s3)을 교대로 반복 적층함으로써 형성할 수 있다.
일부 실시예들에서, 상기 TiN 층(251m1, 251m2, 251m3)은 TiCl4 및 NH3 펄스를 이용하고, 상기 SiN 층(251s1, 251s2, 251s3)은 DCS 및 NH3 펄스를 이용하여 형성될 수 있다.
도 1, 도 17a 내지 도 17c를 참조하면, 상기 배리어층(251x, 도 16a 참조)의 표면에서 산화 공정을 수행하여 산화 배리어층(251ox)을 형성한다. 도 17a 내지 도 17c에 도시된 산화 배리어층(251ox)은 상기 배리어층(251x)의 일부분이 산화된 층을 의미하고, 배리어층(251)은 상기 산화 공정에서 산화되지 않고 남은 배리어층을 의미할 수 있다.
상기 산화 배리어층(251ox)은 도 16c에 도시된 최상부 SiN 층(251s3) 및 상기 최상부 SiN 층(251s3)과 접하는 TiN 층(251m3)이 산화됨으로써 형성될 수 있다. 이 경우, 상기 산화 배리어층(251ox)은 티타늄 옥시나이트라이드(TiON), 실리콘 옥시나이트라이드(SiON) 및 티타늄 실리콘 옥시나이트라이드(TiSiON) 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 상기 산화 배리어층(251ox)의 두께(251oxT)는 대략 1 내지 20 Å이고, 상기 배리어층(251)의 두께(251T)는 대략 20 내지 70 Å일 수 있다. 일부 실시예들에서, 상기 산화 공정은 예를 들면 플라즈마 산화 공정, 급속 열처리 산화 공정(RTO) 또는 자연 산화 공정 등일 수 있다.
도 18a 내지 도 19c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 18c는 도 18a의 N 영역 부분 확대도이고, 도 19c는 도 19a의 O 영역 부분 확대도이다.
도 18a 내지 도 19c에서는 배리어층(351) 및 산화 배리어층(351ox)의 형성 방법을 위주로 설명하며, 여기서는 설명의 간략화를 위하여 도 1 내지 도 15b에서와 동일한 참조 부호를 가지는 부재들에 대한 중복 설명은 생략한다.
도 1, 도 18a 내지 도 18c를 참조하면, 상기 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에서 배리어층(351x)을 형성할 수 있다.
상기 배리어층(351x)의 실리콘 농도는 상기 배리어층(351x)의 상부에서 하부까지 연속적으로 증가 또는 감소되도록 형성될 수 있다.
일부 실시예들에서, 상기 배리어층(351x) 상부의 실리콘 농도는 대략 10 내지 30 atm%이고, 상기 배리어층(351x) 하부의 실리콘 농도는 대략 30 내지 50 atm%일 수 있다. 다른 일부 실시예들에서, 상기 배리어층(351x) 상부의 실리콘 농도는 대략 30 내지 50 atm%이고, 상기 배리어층(351x) 하부의 실리콘 농도는 대략 10 내지 30 atm%일 수 있다.
이와 같이 상기 배리어층(351x)의 실리콘 농도가 상기 배리어층(351x)의 상부로부터 하부까지 연속적으로 증가 또는 감소되도록 형성하기 위해, TiN 층(351m1, 351m2, 351m3) 및 SiN 층(351s1, 351s2, 351s3)을 교대로 반복 적층하되, ALD 공정의 하나의 루프 내의 TiN 사이클 수와 SIN 사이클 수를 조절함으로써 상기 배리어층(351x)의 실리콘 농도를 조절할 수 있다.
상기 배리어층(351x)의 실리콘 농도가 상기 배리어층(351x)의 하부로부터 상부까지 연속적으로 증가되는 구체적인 예를 들면, 하부로부터 상부까지의 SiN 층들(351s1, 351s2, 351s3) 각각의 두께를 점차 증가시킬 수 있다. 즉, 도 18c에 도시된 바와 같이 하부의 SiN 층(351s3)의 두께(351s3T)는 SiN 층(351s2)의 두께(351s2T)보다 두껍고, SiN 층(351s2)의 두께(351s2T)는 SiN 층(351s1)의 두께(351s1T)보다 두꺼울 수 있다.
도 1, 도 19a 내지 도 19c를 참조하면, 상기 배리어층(351x, 도 18a 참조)의 표면에서 산화 공정을 수행하여 산화 배리어층(351ox)을 형성한다. 도 19a 내지 도 19c에 도시된 산화 배리어층(351ox)은 상기 배리어층(351x)의 일부분이 산화된 층을 의미하고, 배리어층(351)은 상기 산화 공정에서 산화되지 않고 남은 배리어층을 의미할 수 있다.
상기 산화 배리어층(351ox)은 도 18c에 도시된 최상부 SiN 층(351s3)이 산화됨으로써 형성될 수 있다. 이 경우, 상기 산화 배리어층(351ox)은 실리콘 옥시나이트라이드(SiON)를 포함할 수 있다.
일부 실시예들에서, 상기 산화 배리어층(351ox)의 두께(351oxT)는 대략 1 내지 20 Å이고, 상기 배리어층(351)의 두께(351T)는 대략 20 내지 70 Å일 수 있다. 일부 실시예들에서, 상기 산화 공정은 예를 들면 플라즈마 산화 공정, 급속 열처리 산화 공정(RTO) 또는 자연 산화 공정 등일 수 있다.
도 20은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 평면도이다.
도 21a 내지 도 26b는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 21a 내지 도 26b에서, a 도들은 도 20의 G - G' 선에 따른 단면도들이고, b 도들은 도 20의 H - H' 선 및 I - I' 선에 따른 단면도들이다.
도 20에 도시된 셀 어레이 영역(CAR)및 주변 회로 영역(PCR)의 구체적인 형상 및 레이아웃은 단지 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
도 20, 도 21a 및 도 21b를 참조하면, 기판(400) 내에 소자 분리막(401)이 형성되어, 셀 어레이 영역(CAR)에 제1 활성 영역들(AR1)을 정의하고 주변 회로 영역(PCR)에 제2 활성 영역(AR2)을 정의할 수 있다.
상기 기판(400)은 Si, 예를 들면 결정질 Si, 다결정질 Si, 또는 비결정질 Si을 포함할 수 있다. 일부 실시예들에서, 상기 기판(400)은 Ge과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다.
상기 소자 분리막(401)은 소자의 속도 및 집적도의 향상을 위한 얕은 트렌치형 소자분리영역(STI)일 수 있다.
상기 제1 활성 영역들(AR1)의 상부에는 불순물 영역(40)이 형성될 수 있다. 상기 불순물영역(40)은 불순물 이온들을 상기 기판(400)의 상부에 이온 주입하여 형성될 수 있다.
상기 셀 어레이 영역(CAR) 상에는 상기 불순물 영역들(40)을 노출하는 개구부들을 포함하는 마스크 패턴(411)이 형성될 수 있다. 상기 마스크 패턴(411)의 각 개구부는 도 20의 제2 방향을 따라 연장되며 상기 제2 방향으로 배열된 상기 불순물 영역들(40)을 노출할 수 있다. 상기 마스크 패턴(411)은 상기 주변 회로 영역(PCR)을 덮을 수 있다.
도 20, 도 22a 및 도 22b를 참조하면, 상기 마스크 패턴(411)을 식각 마스크로 이용하여, 상기 기판(400) 내에 트렌치들(13)을 형성할 수 있다. 상기 트렌치들(13)은 제2 방향을 따라 연장되고, 제1 방향을 따라 상호 이격될 수 있다. 상기 트렌치들(13)은 상부 폭이 하부 폭보다 좁은 형상일 수 있다.
상기 트렌치들(13)의 형성은 복수의 식각 공정을 포함할 수 있다. 일 예로, 상기 마스크 패턴(411)에 의하여 노출된 상기 기판의 상부를 이방성 식각 공정으로 식각하여 제1 식각 영역(E1)을 형성하고, 상기 제1 식각 영역(E1)의 측벽에 보호 스페이서(419)를 형성한 후, 상기 보호 스페이서(419)에 의하여 노출된 상기 기판(400)을 등방성 식각 공정으로 식각함으로써, 상기 제1 식각 영역(E1)으로부터 연장되고 상기 제1 식각 영역(E1)보다 폭이 넓은 제2 식각 영역(E2)을 형성할 수 있다. 상기 제2 식각 영역(E2)의 형성 공정 시에, 상기 소자 분리막(401)의 일부가 함께 식각될 수 있다. 상기 트렌치들(13)의 형성에 의하여 상기 불순물 영역(40, 도 21a 및 도 21b 참조)은 상호 분리된 제2 불순물 영역들(42)이 될 수 있다.
도 20, 도 23a 및 도 23b를 참조하면, 상기 트렌치들(13) 내에 게이트 유전층(420), 도전층(425) 및 매립층(428)이 차례로 형성될 수 있다.
일부 실시예들에서, 상기 게이트 유전층(420)은 실리콘 옥사이드층 또는 고유전율(high-k) 유전층 등으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트 유전층(420)은 예를 들면 실리콘 옥사이드층과 실리콘 나이트라이드층의 이중 구조를 가지는 복합층, 또는 표면이 질화 처리된 실리콘 옥사이드층일 수도 있다.
상기 도전층(425)은 도핑된 폴리실리콘 물질, 금속 물질, 금속 나이트라이드 물질 및 금속 실리사이드 물질 중 적어도 어느 하나를 포함할 수 있다.
상기 매립층(428)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 상기 매립층(428)은 상기 도전층(425) 상에 절연층(미도시)을 형성한 후, 상기 절연층이 기판(400)의 상면보다 낮은 상면을 갖도록 상기 절연층을 리세스하여 형성될 수 있다.
상기 게이트 유전층(420), 상기 도전층(425) 및 상기 매립층(428) 각각은 물리 기상 증착법(PVD), 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)과 같은 다양한 방법에 의하여 형성될 수 있다.
도 20, 도 24a 및 도 24b를 참조하면, 상기 매립층(428)의 상면보다 위에 위치한 상기 도전층(425)의 일부를 제거할 수 있다. 상기 매립층(428)의 상면보다 아래에 위치한 상기 도전층(425)의 부분은 잔존할 수 있다. 상기 도전층(425)의 일부를 제거하는 것은 등방성 식각 공정으로 수행될 수 있다.
그 후 상기 매립층(428)을 제거하고, 상기 마스크 패턴(411)을 식각 마스크로 하여 상기 잔존하는 도전층(425)에 대하여 이방성 식각 공정을 진행하여 트렌치들(14)에 의하여 분리된 셀 게이트 구조체들을 형성할 수 있다. 상기 셀 게이트 구조체들은 워드 라인 구조체들(WLS)일 수 있다. 상기 워드 라인 구조체들(WLS)은 하나의 트렌치(14)를 사이에 두고 서로 경면 대칭(mirror symmetry)을 이루도록 형성될 수 있다.
도 20, 도 25a 및 도 25b를 참조하면, 상기 트렌치들(14)의 측벽 상에 트렌치 스페이서(418)를 형성한 후, 상기 트렌치들(14)에 의하여 노출된상기 기판(400)의 일부 영역에 제1 불순물 영역들(41)을 형성할 수 있다.
그 후, 상기 제1 불순물영역들(41)이 형성된 결과물상에서, 상기 트렌치들(14)을 채우고 상기 제1 불순물영역들(41)과 연결되는 콘택 패턴들(487)을 형성할 수 있다. 상기 콘택 패턴들(487)은 상기 워드 라인 구조체들(WLS)을 따라 상기 제2 방향으로 연장될 수 있다. 상기 콘택 패턴들(487) 은 상기 트렌치들(14)을 채우는 도전층을 형성한 후, 상기 마스크 패턴(411)이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 상기 트렌치 스페이서(418)는 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 상기 콘택 패턴들(487)은 금속, 도전성 금속 나이트라이드, 또는 도핑된 반도체 중 적어도 하나로 형성될 수 있다.
도 20, 도 26a 및 도 26b를 참조하면, 상기 셀 어레이 영역(CAR) 상에 비트 라인 구조체(BLS)를 형성하고, 상기 주변 회로 영역(PCR) 상에 주변 게이트 구조체(PGS)를 형성할 수 있다.
상기 비트 라인 구조체(BLS)는 제1 도전 패턴(442), 배리어 패턴(452), 산화 배리어 패턴(452ox), 제2 도전 패턴(462) 및 캡핑 패턴(472)을 포함하며, 다이렉트 콘택(447)을 통해 상기 기판(400)의 콘택 패턴들(487)에 연결될 수 있다. 상기 주변 게이트 구조체(PGS)는 게이트 유전막(432), 제1 도전 패턴(443), 배리어 패턴(453), 산화 배리어 패턴(453ox), 제2 도전 패턴(463) 및 캡핑 패턴(473)을 포함할 수 있다.
상기 비트 라인 구조체(BLS) 및 상기 주변 게이트 구조체(PGS)는 도 10a 내지 도 13b를 참조하여 설명된 공정과 유사한 방법으로 형성될 수 있다.
상기 셀 어레이 영역(CAR) 상에는 제1 콘택들(481)에 의하여 상기 제2 불순물 영역들(42)과 연결되는 캐패시터들이 형성될 수 있다. 상기 캐패시터들은 하부 전극들(482), 상부 전극(484) 및 상기 하부 전극들(482)과 상기 상부 전극(484) 사이에 개재되는 절연층(483)을 포함할 수 있다.
상기 주변 회로 영역(PCR) 상에는 제2 콘택들(486)에 의하여 제3 불순물 영역(43)과 연결되는 주변 도전 라인(485)이 형성될 수 있다. 상기 캐패시터들, 상기 콘택들(481, 482), 및 상기 주변 도전 라인(485)은 도 14a 내지 도 15b를 참조하여 설명된 공정들에 의하여 형성될 수 있다.
도 27은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 평면도이다.
도 28a 내지 도 38b는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 28a 내지 도 38b에서, a 도들은 도 27의 D - D' 선에 따른 단면도들이고, b 도들은 도 27의 E - E' 선 및 F - F' 선에 따른 단면도들이다.
도 27에 도시된 셀 어레이 영역(CAR)및 주변 회로 영역(PCR)의 구체적인 형상 및 레이아웃은 단지 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
도 27, 도 28a 및 도 28b를 참조하면, 기판(500) 내에 소자 분리막(501)이 형성되어 셀 어레이 영역(CAR)에 제1 활성 영역(AR1)을 정의하고, 주변 회로 영역(PCR)에 제2 활성 영역(AR2)을 정의할 수 있다. 상기 제1 활성 영역(AR1) 및 상기 소자 분리막(501)은 제1 방향으로 연장된 라인 형태일 수 있다. 상기 제1 활성 영역(AR1)의 상부에는 불순물 영역(30)이 형성될수 있다.
도 27, 도 29a 및 도 29b를 참조하면, 상기 셀 어레이 영역(CAR)에 제2 방향으로 연장되는 트렌치들(15)이 형성될 수 있다. 상기 트렌치들(15)은 마스크 패턴(511)을 식각 마스크로 이용한 상기 기판(500)의 식각 공정에 의하여 형성될 수 있다.
상기 트렌치들(15) 내에는 게이트 유전층(520), 도전층(525), 및 매립층(528)이 차례로 형성될 수 있다.
일부 실시예들에서,상기 게이트 유전층(520)은 실리콘 옥사이드층 또는 고유전율(high-k) 유전층 등으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트 유전층(520)은 예를 들면 실리콘 옥사이드층과 실리콘 나이트라이드층의 이중 구조를 가지는 복합층, 또는 표면이 질화 처리된 실리콘 옥사이드층일 수도 있다.
상기 도전층(525)은 도핑된 폴리실리콘 물질, 금속 물질, 금속 나이트라이드 물질 및 금속 실리사이드 물질 중 적어도 어느 하나를 포함할 수 있다.
상기 매립층(528)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 상기 매립층(528)은 상기 도전층(525) 상에 절연층(미도시)을 형성한 후, 상기 절연층이 기판(500)의 상면보다 낮은 상면을 갖도록 상기 절연층을 리세스하여 형성될 수 있다.
상기 게이트 유전층(520), 상기 도전층(525) 및 상기 매립층(528) 각각은 물리 기상 증착법(PVD), 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)과 같은 다양한 방법에 의하여 형성될 수 있다.
도 27, 도 30a, 및 도 30b를 참조하면, 상기 게이트 유전층(520) 및 상기 도전층(525)을 식각하여 상기 트렌치들(15) 내로 한정될 수 있다. 상기 식각 공정에 의하여 상기 게이트 유전층(520)은 상호 분리된 게이트 유전막들(521)이 될 수 있고, 상기 도전층(525)은 상호 분리된 게이트 전극들(526)이 될 수 있다. 상기 식각 공정은 상기 매립층(528)이 제거될 때까지 수행될 수 있으며, 그 결과 상기 게이트 유전막들(521) 및 상기 게이트 전극들(526)의 상면은 상기 기판(500)의 상면보다 낮게 형성될 수 있다.
상기 게이트 전극들(526) 상에는 게이트 캡핑 패턴들(529)이 형성될 수 있다. 상기 게이트 캡핑 패턴들(529)의 형성 결과, 상기 트렌치들(15) 내에 게이트 구조체들이 형성될 수 있다. 상기 게이트 구조체들은 워드 라인 구조체들(WLS) 및 분리 게이트 구조체들(CIS)을 포함할 수 있다. 상기 워드 라인 구조체들(WLS) 및 상기 분리 게이트 구조체들(CIS)은 실질적으로 동일한 구조를 가질 수 있다. 평면적 관점에서, 인접하는 상기 분리 게이트 구조체들(CIS) 사이에는 한 쌍의 워드 라인 구조체들(WLS)이 형성될 수 있다.
상기 분리 게이트 구조체들(CIS)은 상기 워드 라인 구조체들(WLS) 사이의 절연을 위한 구조일수 있다. 상기 분리 게이트 구조체들(CIS)은 반도체 소자의 읽기 및 쓰기 동작 모두에 있어서 접지(GND) 또는 음 전압(negative voltage)이 인가될 수 있다. 일 예로, 상기 도전성 분리 패턴들(CI)에는 비선택 워드라인(Unselected-WL)과 실질적으로 동일한 전압이 인가될수 있다. 다른 실시예에서, 상기 도전성 분리 패턴들(CI)에는 비선택 워드라인(Useectedl-WL)에 인가되는 전압보다 작은 전압이 인가될 수 있다. 상기 분리 게이트 구조체들(CIS)은 연결 도전 패턴(GL)에 의하여 상호 연결되어 실질적으로 등전위 상태를 이룰 수 있다.
상기 불순물 영역들(30)은 상기 워드 라인 구조체들(WLS) 및 상기 분리 게이트 구조체들(CIS)에 의해 분리되어, 상기 워드 라인 구조체들(WLS) 사이의 제1 불순물영역들(31) 및 상기 워드 라인 구조체들(WLS)과 상기 분리 게이트 구조체들(CIS) 사이의 제2 불순물 영역들(32)이 형성될 수 있다.
상기 제1 불순물영역들(31)은 상기 워드 라인 구조체들(WLS) 사이에서 제2 방향을 따라 상호 분리된 불순물 영역들일 수 있다. 상기 제2 불순물 영역들(32)은 상기 워드 라인 구조체들(WLS)과 상기 분리 게이트 구조체들(CIS) 사이에서 제2 방향을 따라 상호 분리된 불순물 영역들일 수 있다. 일부 실시예들에서, 상기 제1 및 제2 불순물 영역들(31, 32) 중 어느 하나의 불순물 영역은 소스 영역이고, 다른 하나의 불순물 영역은 드레인 영역일 수 있다.
상기 워드 라인 구조체들(WLS) 및 분리 게이트 구조체들(CIS)을 형성한 후에는, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)의 기판(500) 상에 제1 절연층(533) 및 제2 절연층(535)을 차례로 형성한 후, 주변 회로 영역(PCR)에서는 상기 제1 절연층(533) 및 제2 절연층(535)을 제거하여 기판(500)의 상면을 다시 노출시킨다. 그 후, 셀 어레이 영역(CAR)을 마스크 패턴(도시 생략)으로 덮은 상태에서 주변 회로 영역(PCR)에서 기판(500) 상에 게이트 유전층(531)을 형성한다.
상기 제1 절연층(533)은 산화막으로 이루어지고 제2 절연층(535)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 유전층(531)은 실리콘 옥사이드층 또는 고유전율(high-k) 유전층 등으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트 유전층(131)은 예를 들면 실리콘 옥사이드층과 실리콘 나이트라이드층의 이중 구조를 가지는 복합층, 또는 표면이 질화 처리된 실리콘 옥사이드층일 수도 있다.
도 27, 도 31a 및 도 31b를 참조하면, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR) 상에서 제1 반도체층(541)을 형성한다.
상기 제1 반도체층(541)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 27, 도 32a, 및 도 32b를 참조하면, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에서 제1 반도체층(541) 위에 마스크 패턴(512)을 형성한다. 상기 마스크 패턴(512)은 셀 어레이 영역(CAR)에서 상기 제1 반도체층(541)을 일부 노출시키는 개구가 형성되어 있다. 주변 회로 영역(PCR)은 상기 마스크 패턴(112)에 의해 덮여 외부로 노출되지 않을 수 있다.
그 후, 상기 마스크 패턴(512)의 개구를 통해 노출되는 제1 반도체층(541)을 식각하고 그 결과 노출되는 기판(500)의 일부를 식각하여, 셀 어레이 영역(CAR)에서 제1 불순물영역(31)을 노출시키는 콘택홀을 형성한다. 일 예로, 상기 콘택홀은 평면적 관점에서 원형 또는 타원형일 수 있다. 상기 마스크 패턴(512)은 산화막 또는 질화막으로 이루어지는 하드마스크 패턴으로 이루어질 수 있다. 상기 마스크 패턴(512)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
도 27, 도 33a, 및 도 33b를 참조하면, 상기 마스크 패턴(512)을 제거한 후, 상기 콘택홀의 내부 및 상기 제1 반도체층(541)의 상부에 상기 콘택홀을 채우기에 충분한 두께의 도전층을 형성하고, 상기 도전층이 상기 콘택홀 내부에만 남도록 상기 도전층을 에치백 하여, 상기 콘택홀 내부에 남아 있는 도전층으로 이루어지는 콘택(547)을 형성한다. 상기 콘택(547)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 콘택(547)은 상기 제1 반도체층(541)과 동일한 물질로 이루어질 수 있다.
도 27, 도 34a, 및 도 34b를 참조하면, 상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR) 상에서 배리어층(551), 산화 배리어층(551ox), 금속층(561) 및 캡핑층(571)을 차례로 형성할 수 있다. 상기 배리어층(551), 산화 배리어층(551ox), 금속층(561) 및 캡핑층(571) 각각의 형성 공정은 도 10a 내지 도 12b를 참조하여 상술한 상기 배리어층(151), 산화 배리어층(151ox), 금속층(161) 및 캡핑층(171) 각각의 형성 공정과 실질적으로 동일하거나 유사할 수 있다.
도 27, 도 35a 및 도 35b를 참조하면, 상기 제1 반도체층(541), 배리어층(551), 산화 배리어층(551ox), 금속층(561) 및 캡핑층(571)을 패터닝하여 상기 셀 어레이 영역(CAR) 상에는 소스 라인 구조체(SLS)를 형성하고, 상기 주변 회로 영역(PCR)에는 주변 게이트 구조체(PGS)를 형성할 수 있다. 상기 소스 라인 구조체(SLS)는 콘택(547)을 통해 기판(500)의 제1 불순물 영역(31)에 연결될 수 있다.
상기 소스 라인 구조체(SLS) 및 상기 주변 게이트 구조체(PGS)를 형성하는 것은 상기 소스 라인 구조체(SLS) 및 상기 주변 게이트 구조체(PGS)의 측벽들 상에 각각 제1 스페이서(SP1) 및 제2 스페이서(SP2)를 형성하는 것을 포함할 수 있다.
상기 주변 게이트 구조체(PGS)에 인접한 상기 주변 회로 영역(PCR)에는 제3 불순물 영역(33)이 형성될 수 있다. 상기 제3 불순물 영역(33)은 상기 제1 도전 패턴(543)의 도전형과 동일한 도전형의 불순물 이온을 상기 주변 게이트 구조체(PGS)에 의하여 노출된 상기 기판(500) 상에 주입하여 형성될 수 있다.
도 27, 도 36a, 및 도 36b를 참조하면, 상기 소스 라인 구조체(SLS)와 상기 주변 게이트 구조체(PGS)를 덮는 제1 층간 절연막(516)을 형성하고, 상기 제1 층간 절연막(516), 제1 절연층(533) 및 제2 절연층(535)을 관통하여 상기 제2 불순물 영역들(32)에 접속되는 제1 콘택들(581)을 형성할 수 있다. 상기 제1 콘택들(581)은 상기 주변 회로 영역(PCR)의 상기 제3 불순물 영역(33)에 접속되는 제2 콘택들(586)과 동시에 형성될 수 있다.
도 27, 도 37a 및 도 37b를 참조하면, 상기 제1 콘택들(581) 상에 정보 저장부들(VR)이 형성될 수 있다. 상기 정보 저장부들(VR)은 자기 터널 접합(Magnetic Tunnel Junction)을 포함할 수 있다. 일 예로, 상기 정보 저장부들(VR)은 상기 제1 콘택들(581) 상에 차례로 형성된 제1 전극(51), 기준 자성층(52), 터널 배리어층(53), 자유층(54), 및 제2 전극(55)을 포함할 수 있다. 상기 정보 저장부들(VR)은 제2 층간 절연막(517) 내에 형성될 수 있다.
상기 제1 및 제2 전극들(51,55)은 반응성이 낮은 도전 물질을 포함할 수 있다. 상기 제1 및 제2 전극들(51,55)은 도전성금속 나이트라이드를 포함할 수 있다. 예컨대, 상기 제1 및 제2 전극들(51,55)은 질화티타늄, 질화탄탈륨, 질화 텅스텐, 또는 질화티타늄알루미늄에서 선택된 적어도 하나를포함할 수 있다.
수평 MTJ의 경우, 상기 기준 자성층(52)은 고정층(pinning layer) 및 피고정층(pinned layer)을 포함할 수 있다. 상기 고정층은 반강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예를 들면, 상기 고정층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다. 상기 피고정층은 상기 고정층에 의해 고정된 자화방향을 가질 수 있다. 상기 피고정층은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 상기 피고정층은 예를 들어, CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를포함할 수 있다.
상기 터널 배리어층(53)은 스핀 확산 길이(spin diffusion distance)보다 얇은 두께를 가질 수 있다. 상기 터널 배리어층(53)은 비자성 물질을 포함할 수 있다. 일 예로, 상기 터널 배리어층(53)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 옥사이드, 그리고 티타늄(Ti) 및 바나듐(V)의 나이트라이드 중 선택된 적어도하나를 포함할 수 있다.
상기 자유층(54)은 변화 가능한 자화방향을 갖는 물질을 포함할 수 있다. 상기 자유층(54)의 자화방향은, 자기 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 상기 자유층(54)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을포함할 수 있다. 예를 들어, 상기 자유층(54)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
상기 정보 저장부들(VR) 상에, 제1 방향으로 연장되고 상기 정보 저장부들(VR)을 연결하는 비트 라인들(BL)이 형성될 수 있다. 상기 비트 라인들(BL)은 금속, 도전성 금속나이트라이드 또는 도핑된 반도체 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
본 발명의 기술적 사상은 DRAM 또는 MRAM 소자에 한정되지 않으며, 상변화 메모리 소자(PRAM), 강유전체 메모리 소자(FRAM), 저항 메모리소자(RRAM) 등을 포함할 수 있다. 일 예로, 상기 가변 저항 메모리 소자가 상변화 메모리 소자(PRAM)일 경우, 상기 정보 저장부들(VR)은 상기 전극들(51, 55) 사이에 기준 자성층(52), 터널 배리어층(53), 및 자유층(54) 대신에 상변화 물질막을 포함할 수 있다. 다른 실시예에 있어서, 상기 가변 저항 메모리 소자가 강유전체 메모리 소자일 경우, 상기 정보 저장부들(VR)은 상기 전극들(51, 55) 사이에 기준 자성층(52), 터널 배리어층(53), 및 자유층(54) 대신에 강유전체막을 포함할 수 있다.
상술된 실시예들에서 개시된반도체 소자들은 다양한 형태들의 반도체 패키지로 구현될 수 있다. 예를 들면, 본 발명의실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 38은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 모듈을 나타낸 도면이다.
도 38을 참조하면, 메모리 모듈(1000)은 메모리 모듈 기판(1100), 상기 메모리 모듈 기판(1100) 상에 배치된 복수개의 메모리 소자들(1200) 및 복수개의 터미널들(1300)을 포함할 수 있다.
상기 메모리 모듈 기판(1100)은 인쇄회로기판(PCB: Printed Circuit Board) 또는 웨이퍼를 포함할 수 있다.
상기 메모리 소자들(1200)의 제조 공정은 도 1 내지 도 38b를 참조하여 설명한 반도체 소자 제조 공정들 중 적어도 일부를 포함할 수 있다.
상기 복수개의 터미널들(1300)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(1200)과 전기적으로 연결될 수 있다.
도 39는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 카드를 나타낸 도면이다.
도 39를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 카드(2000)는, 메모리 카드 기판(2100) 상에 실장된 메모리 소자들(2300)을 포함할 수 있다.
상기 메모리 소자들(2300)의 제조 공정은 도 1 내지 도 38b를 참조하여 설명한 반도체 소자 제조 공정들 중 적어도 일부를 포함할 수 있다.
상기 메모리 카드(2000)는 상기 메모리 카드 기판(2100) 상에 실장된 마이크로 프로세서(2200)를 더 포함할 수 있다. 상기 메모리 카드 기판(2100)의 적어도 한 변에는 입출력 터미널들(2400)이 배치될 수 있다.
도 40은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템을 나타낸 도면들이다.
도 40을 참조하면, 상기 전자 시스템(3000)은 바디(Body, 3100)를 포함할 수 있다. 상기 바디(3100)는 마이크로 프로세서 유닛(Micro Processor Unit, 3200), 파워 공급부(Power Supply, 3300), 기능 유닛(Function Unit, 3400), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit, 3500)을 포함할 수 있다. 상기 바디(3100)는 인쇄회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(3200), 상기 파워 공급부(3300), 상기 기능 유닛(3400), 및 상기 디스플레이 컨트롤러 유닛(3500)은 상기 바디(3100) 상에 실장 또는 장착될 수 있다.
상기 바디(3100)의 상면 또는 상기 바디(3100)의 외부에 디스플레이 유닛(3600)이 배치될 수 있다. 예를 들어, 상기 디스플레이 유닛(3600)은 상기 바디(3100)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(3500)에 의해 프로세싱된 이미지를 표시할 수 있다.
상기 파워 공급부(3300)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(3200), 기능 유닛(3400), 디스플레이 컨트롤러 유닛(3500) 등으로 공급할 수 있다. 상기 마이크로 프로세서 유닛(3200)은 파워 공급부(3300)로부터 전압을 공급받아 상기 기능 유닛(3400)과 디스플레이 유닛(3600)을 제어할 수 있다.
상기 기능 유닛(2340)은 다양한 전자 시스템(3000)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(3000)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(3400)은 다이얼링, 또는 외부 장치(External Apparatus; 3700)와의 교신으로 상기 디스플레이 유닛(3600)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 또한, 상기 전자 시스템(3000)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(3400)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(3400)은 유선 혹은 무선의 통신 유닛(Communication Unit, 3800)을 통해 상기 외부 장치(3700)와 신호를 주고받을 수 있다. 또한, 상기 전자 시스템(3000)이 기능 확장을 위해 유에스비(Universal Serial Bus, USB) 등을 필요로 하는 경우, 상기 기능 유닛(3400)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
상기 마이크로 프로세서 유닛(3200) 및 상기 기능 유닛(3400) 중 적어도 하나의 제조 방법은 도 1 내지 도 38b를 참조하여 설명한 반도체 소자 제조 공정들 중 적어도 일부를 포함할 수 있다.
도 41은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 다른 전자 시스템을 나타낸 도면들이다.
도 41을 참조하면, 전자 시스템(4000)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(4000)은 메모리 시스템(4120) 및 버스(4200)를 통하여 데이터 통신을 수행하는 마이크로 프로세서(4140), 램(4160) 및 유저 인터페이스(4180)를 포함할 수 있다.
상기 마이크로 프로세서(4140)는 상기 전자 시스템(4000)을 프로그램 및 컨트롤할 수 있다. 상기 램(4160)은 상기 마이크로 프로세서(4140)의 동작 메모리로 사용될 수 있다.
상기 마이크로 프로세서(4140) 또는 상기 램(4160) 중 적어도 하나의 제조 방법은 도 1 내지 도 38b를 참조하여 설명한 반도체 소자 제조 공정들 중 적어도 일부를 포함할 수 있다.
상기 마이크로 프로세서(4140), 램(4160) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다.
상기 유저 인터페이스(4180)는 상기 전자 시스템(4000)으로 데이터를 입력하거나 또는 데이터를 상기 전자 시스템(4000)으로부터 출력하는데 사용될 수 있다.
상기 메모리 시스템(4120)은 상기 마이크로 프로세서(4140)의 동작용 코드들, 상기 마이크로 프로세서(4140)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(4120)은 컨트롤러 및 메모리 소자를 포함할 수 있다.
도 42는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 모바일 무선 폰(5000)을 나타낸 개략도이다.
도 42를 참조하면, 모바일 무선 폰(5000)은 반도체 소자(5100)를 포함할 수 있다. 상기 반도체 소자(5100)는 도 1 내지 도 38b를 참조하여 설명한 반도체 소자 제조 공정들 중 적어도 일부 공정에 따라 제조될 수 있다.
모바일 무선 폰(5000)은 태블릿 PC로 이해될 수도 있다. 부가하여, 상기 반도체 소자(5100)는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
CAR: 셀 어레이 영역
PCR: 주변 회로 영역
AR1, AR2: 활성 영역
WL: 워드 라인들
BL: 비트 라인 구조체
PG: 주변 게이트 구조체
20, 21, 22, 23: 불순물 영역들
100: 기판
101: 소자 분리막
111, 112: 마스크 패턴
116, 117: 층간 절연막들
121: 게이트 유전막들
126: 게이트 전극들
129: 게이트 캡핑 패턴들
143, 147: 제1 도전 패턴들
152, 153: 배리어 패턴들
152ox, 153ox: 산화 배리어 패턴들
162, 163: 제2 도전 패턴들
172, 173: 캡핑 패턴
181, 186: 콘택들
182: 하부 전극들
183: 절연층
184: 상부 전극
185: 주변 도전 라인

Claims (10)

  1. 기판 상에 도핑된 폴리실리콘층을 형성하는 단계와,
    상기 도핑된 폴리실리콘층 상에 배리어층을 형성하는 단계와,
    상기 배리어층의 표면을 산화시켜 산화 배리어층을 형성하는 단계와,
    상기 산화 배리어층 상에 금속층을 형성하는 단계를 포함하고,
    상기 배리어층을 형성하는 단계는 금속 나이트라이드층들 및 실리콘 나이트라이드층들을 교대로 반복 적층하는 단계를 포함하고,
    상기 산화 배리어층은 상기 실리콘 나이트라이드층들 중 최상부 실리콘 나이트라이드층 및 상기 금속 나이트라이드층들 중 상기 최상부 실리콘 나이트라이드층과 접하는 금속 나이트라이드층을 산화시켜 형성되는 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 배리어층은 결정질의 금속 나이트라이드를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1 항에 있어서,
    상기 산화 배리어층은 1 내지 20 Å의 두께를 가지고,
    상기 산화 배리어층을 형성한 후 잔존하는 상기 배리어층은 20 내지 70 Å의 두께를 가지는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제3 항에 있어서,
    상기 산화 배리어층의 두께는 상기 산화 배리어층을 형성한 후 잔존하는 상기 배리어층의 두께보다 얇은 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 삭제
  6. 제1 항에 있어서,
    상기 배리어층의 실리콘 농도는 상기 배리어층의 하부로부터 상부까지 연속적으로 증가되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 삭제
  8. 제1 항에 있어서,
    상기 최상부 실리콘 나이트라이드층의 두께는 상기 최상부 실리콘 나이트라이드층 외 다른 실리콘 나이트라이드층들의 두께보다 두꺼운 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 삭제
  10. 삭제
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