KR101026386B1 - 반도체 소자의 듀얼 폴리게이트 형성방법 - Google Patents

반도체 소자의 듀얼 폴리게이트 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 듀얼 폴리게이트 형성방법은, 제1 영역 및 제2 영역이 정의된 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 형성하는 단계; 폴리실리콘막의 제1 영역 및 제2 영역에 각각 제1 도전형 및 제2 도전형의 불순물 이온을 주입하는 단계; 반도체 기판 상에 열처리를 수행하여 제1 영역 및 제2 영역에 각각 제1 도전형의 폴리실리콘막 및 제2 도전형의 폴리실리콘막을 형성하는 단계; 제1 및 제2 도전형의 폴리실리콘막 위에 배리어금속막을 형성하는 단계; 산화 공정을 수행하여 배리어금속막 표면에 금속의 저항을 낮추는 산화막을 형성하는 단계; 산화막 위에 금속막 및 하드마스크막을 형성하는 단계; 및 패터닝 공정을 수행하여 제1 영역 위에 제1 도전형의 폴리게이트를 형성하고, 제2 영역 위에 제2 도전형의 폴리게이트를 형성하는 단계를 포함한다.
폴리게이트, 저항, 입자크기

Description

반도체 소자의 듀얼 폴리게이트 형성방법{Method for fabricating dual poly gate in semiconductor device}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 반도체 소자의 듀얼 폴리게이트 형성방법에 관한 것이다.
반도체 소자, 예를 들어 디램(DRAM; Dynamic random access memory) 소자는 셀 영역과 주변회로영역을 갖는데, 특히 주변회로영역은 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)로 구성된다. 일반적인 상보형 모스에 있어서, 소자의 전력 소비를 감소시키고 높은 구동 속도를 구현하기 위해 NMOS 영역에서는 표면 채널(surface channel)구조로 형성하고, PMOS 영역에서는 매몰된 채널(buried channel) 구조로 형성하였다. 매몰된 채널 구조는 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 그에 따라 높은 전계인가로 누설전류(leakage current) 특성을 열화시키는 문제가 있었다. 따라서 표면 채널구조를 갖는 p형의 모스트랜지스터를 구현하기 위해 듀얼 폴리게이트(Dual poly gate) 구조를 채용하고 있다. 듀얼 폴리게이트 구조는, p형의 모스트랜지스터가 형성되는 영역에는 p형 불순물을 주입한 p형 폴리게이트가 배치되고, n형의 모스트랜지스터가 형성되는 영 역에는 n형 불순물을 주입한 n형 폴리게이트가 배치되는 구조를 의미한다. 듀얼 폴리게이트는 게이트 절연막, 게이트 도전막, 확산 배리어막, 금속막 및 하드마스크막이 적층된 구조로 이루어진다. 여기서 듀얼 폴리게이트는 금속막과 게이트 도전막 사이에 불순물 확산 및 산화 현상을 방지하기 위해 확산배리어막이 삽입된 구조로 이루어진다. 그리고 금속막은 배선의 저항을 감소시키기 위해 저항이 낮은 물질로 형성되어 있다.
그런데 듀얼 폴리게이트를 형성한 다음 후속 반도체 소자를 제조하기 위해 열 공정을 진행하는 과정에서 게이트 배리어 금속막으로 이용되는 텅스텐실리사이드(WSix)막이 응집되는 현상이 발생하고, 텅스텐실리사이드막의 그레인 바운더리(grain boundary)를 통해 n형 폴리게이트에 도핑된 보론(boron) 이온이 금속막 방향으로 외부 확산(out diffusion)되어 PMOS 불량이 발생하게 된다. 이를 개선하기 위한 여러 가지 방법이 제안되고 있으나 신호 전달을 위해 사용되는 금속막은 하부막의 조건에 의해 비저항이 달라지는 현상을 보인다. 이와 같이 하부막의 조건에 의해 비저항이 변화되면 반도체 소자의 특성에 영향을 미칠 수 있으므로 안정적으로 금속막의 비저항을 유지할 수 있는 하부 막이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 듀얼 폴리게이트를 제조하는 과정에서 보론 이온이 외부 유출되는 것을 억제하기 위해 도입되는 확산 배리어막의 입자 크기를 증가시켜 동일한 박막 두께에서 낮은 저항을 갖는 박막을 형성할 수 있는 반도체 소자의 듀얼 폴리게이트 형성방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 듀얼 폴리게이트 형성방법은, 제1 영역 및 제2 영역이 정의된 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막의 제1 영역 및 제2 영역에 각각 제1 도전형 및 제2 도전형의 불순물 이온을 주입하는 단계; 상기 반도체 기판 상에 열처리를 수행하여 상기 제1 영역 및 제2 영역에 각각 제1 도전형의 폴리실리콘막 및 제2 도전형의 폴리실리콘막을 형성하는 단계; 상기 제1 및 제2 도전형의 폴리실리콘막 위에 배리어금속막을 형성하는 단계; 산화 공정을 수행하여 상기 배리어금속막 표면에 금속의 저항을 낮추는 산화막을 형성하는 단계; 상기 산화막 위에 금속막 및 하드마스크막을 형성하는 단계; 및 패터닝 공정을 수행하여 상기 제1 영역 위에 제1 도전형의 폴리게이트를 형성하고, 제2 영역 위에 제2 도전형의 폴리게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 도전형의 불순물은 보론(B) 이온을 포함하는 P형 불순물이온이고, 제2 도전형의 불순물은 포스포러스(P) 이온을 포함하는 N형 불 순물이온이다.
상기 배리어금속막은 티타늄(Ti)막, 텅스텐나이트라이드(WNx)막 및 텅스텐실리콘나이트라이드(WSiN)막이 하나 이상 적층된 구조로 형성하는 것이 바람직하다.
상기 산화 공정은, 상기 배리어금속막이 형성된 반도체 기판을 상온 및 상압의 대기에 노출시킨 상태로 24시간 내지 48시간 동안 유지하여 산화막을 형성할 수 있다.
상기 산화 공정은, 상기 배리어금속막이 형성된 반도체 기판을 산소(O2) 분위기의 반응기에 배치하는 단계; 및 상기 반응기 내의 온도를 400도 내지 1000도 사이의 온도로 유지하면서 20초 내지 1분 동안 가열하는 열 공정을 수행하는 단계를 포함한다.
상기 산화 공정은, 상기 배리어금속막이 형성된 기판을 플라즈마 챔버에 배치하는 단계; 및 상기 플라즈마 챔버 내에 산소 가스를 50sccm 내지 1000sccm의 유량으로 주입하고, 질소(N2) 가스 또는 아르곤(Ar) 가스를 포함하는 혼합 가스를 공급하며, 플라즈마 챔버 내의 압력을 1mTorr 내지 10Torr으로 유지하고 RF 파워를 500W 내지 10000W로 인가하면서 1초 내지 30초 동안 진행하는 단계를 포함한다.
상기 금속막은 물리기상증착(PVD) 방식으로 증착된 텅스텐(W)막을 포함하여 형성하는 것이 바람직하다.
본 발명에 따르면, 반도체 기판 상에 금속막을 형성하기 전에 산화 공정을 진행하여 배리어금속막 표면에 산화막을 형성함으로써 후속 형성될 금속막의 입자 크기를 증가시켜 저항을 감소시킬 수 있다. 이에 따라 동일한 두께에서 낮은 저항을 갖는 박막을 형성할 수 있다.
또한 배리어금속막을 다층 구조로 적층하여 보론 이온이 확산하여 유출되는 것을 방지할 수 있다. 이에 따라 게이트 라인의 저항을 감소시켜 신호 전달 속도를 개선함으로써 제품의 품질을 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위해 나타내보인 도면들이다. 도 8은 WSiN막 증착 후 텅스텐막 증착 전까지 지연 시간에 따른 게이트 면저항을 나타내보인 그래프이다. 도 9는 WSiN막 증착 후 텅스텐막을 증착하기 전까지 지연 시간에 따른 저항 및 입자 크기를 설명하기 위해 나타내보인 표이다. 그리고 도 10은 하부 막의 재료에 따른 텅스텐막의 저항 변화를 설명하기 위해 나타내보인 표이다.
도 1을 참조하면, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 갖는 반도체 기판(100) 위에 게이트 절연막(105) 및 도전막(110)을 형성한다. 여기서 반도체 기판(100)의 제1 영역(Ⅰ)은 이후 P형 모스트랜지스터가 배치될 영역이고, 제2 영역(Ⅱ)은 N형 모스트랜지스터가 배치될 영역이다. 이때, 게이트 절연막(105)은 열 산화(thermal oxidation) 방식을 이용하여 산화막으로 형성할 수 있다. 게이트 절연막(105) 위에 형성된 도전막(110)은 폴리실리콘막으로 형성할 수 있다. 이 도전막(110)에는 불순물이 도핑되어 있을 수도 있고, 또는 불순물이 도핑되어 있지 않을 수도 있다. 불순물이 도핑되어 있는 경우, 도전막(110)에는 N형 불순물, 예를 들어 포스포러스(P) 이온이 주입되어 있다.
도 2를 참조하면, 반도체 기판(100)의 제1 영역(Ⅰ)을 노출시키는 마스크막 패턴(115)을 형성한다. 마스크막 패턴(115)은 포토레지스트막으로 형성할 수 있다. 이를 위해 먼저, 반도체 기판(100) 위에 포토레지스트막을 형성한다. 다음에 노광 및 현상 공정을 포함하는 리소그래피(lithography) 공정을 진행하여 반도체 기판(100)에서 제1 영역(Ⅰ)의 도전막(110)은 노출시키면서 제2 영역(Ⅱ)을 포함하는 나머지 영역은 차단하는 마스크막 패턴(115)을 형성한다. 다음에 마스크막 패턴(115)을 이온주입배리어막으로 제1 영역(Ⅰ)의 노출된 도전막(110)에 불순물 이온을 주입하는 이온주입공정을 수행한다. 구체적으로, 도면에서 화살표로 나타낸 바와 같이, 마스크막 패턴(115)을 이온주입 배리어막으로 이온주입공정을 수행하여 제1 영역(Ⅰ)의 도전막(110) 내에 P형의 불순물 이온, 예를 들어 보란(B) 이온을 주입한다.
도 3을 참조하면, 이온주입공정이 진행된 반도체 기판(100)의 제2 영역(Ⅱ)을 차단하고 있는 마스크막 패턴(115, 도 2 참조)을 제거한다. 마스크막 패턴(115)은 스트립(strip) 공정을 이용하여 제거할 수 있다. 다음에 반도체 기판(100) 상에 열처리 공정을 진행하여 제1 영역(Ⅰ)의 도전막(110, 도 2 참조) 내에 주입된 P형 불순물이온을 활성화시킨다. 이러한 열처리에 의해 도전막(110) 내에 주입된 불순물 이온이 활성화되면서 제1 영역(Ⅰ)에는 제1 도전형의 폴리실리콘막(120)이 형성되고, 제2 영역(Ⅱ)에는 제2 도전형의 폴리실리콘막(125)이 형성된다. 여기서 제1 도전형은 P형의 도전형이고, 제2 도전형은 N형의 도전형이다.
도 4를 참조하면, 반도체 기판(100)의 제1 도전형의 폴리실리콘막(120) 및 제2 도전형의 폴리실리콘막(125) 상에 제1 배리어금속막(130), 제2 배리어금속막(135) 및 제3 배리어금속막(140)을 순차적으로 증착한다. 금속게이트 형성시 배리어금속막으로 텅스텐실리사이드(WSix)막을 일반적으로 사용하여왔다. 그런데 금속게이트를 형성한 다음 반도체 소자 제조 공정시 진행하는 열 공정에서 텅스텐실리사이드막이 응집되는 현상이 발생하는 문제가 있다. 또한, 텅스텐실리사이드막의 그레인 바운더리(grain boundary)를 통해 N형 도전형 물질로 도핑된 보론 이온이 금속막 방향으로 확산되어 PMOS 불량이 발생하는 문제가 있다. 이에 따라 텅스텐실리사이드막의 응집 및 불순물 확산을 억제하기 위해 게이트 도전막 위에 여러 층의 배리어금속막을 적층하고, 보론 이온의 외부 확산을 억제하기 위해 텅스텐실리콘나이트라이드막을 증착한다.
제1 배리어금속막(130)은 하부에 배치된 제1 도전형의 폴리실리콘막(120) 및 제2 도전형의 폴리실리콘막(125)과 이후 형성될 금속막의 계면 저항을 감소시키는 역할을 한다. 이러한 제1 배리어금속막(130)은 티타늄(Ti)막을 포함하여 형성할 수 있다. 다음에 제1 배리어금속막(130) 위에 증착된 제2 배리어금속막(135)은 후속 열 공정에서 제1 도전형의 폴리실리콘막(120) 및 제2 도전형의 폴리실리콘막(125)의 도전형 물질이 확산되는 것을 방지하는 배리어 역할을 한다. 또한 제2 배리어금속막(135)은 제1 배리어금속막(130)이 산화되는 것을 방지한다. 이러한 제2 배리어금속막(135)은 텅스텐나이트라이드(WNx)막을 포함하여 형성할 수 있다. 그리고 제2 배리어금속막(135) 위에 증착된 제3 배리어금속막(140)은 이후 반도체 소자 제조시 진행하는 열공정에서 제1 도전형, 예컨대 보론(B) 이온이 확산되어 유출되는 것을 억제하는 역할을 한다. 이러한 제3 배리어금속막(140)은 텅스텐실리콘나이트라이드(WSiN)막을 포함하여 형성할 수 있다.
한편, 신호를 전달하는 금속막은 저항이 작아야 한다. 이에 대해 제3 배리어금속막(140) 위에 금속막을 바로 증착하면 금속막을 텅스텐(W)막으로 사용하는 경우, 산화막 위에 텅스텐막을 증착하는 경우보다 금속막의 비저항 값은 2배 정도 큰 값을 갖는다. 구체적으로, 하부 막의 재료에 따른 텅스텐막의 저항 변화를 표로 나타내보인 도 10을 참조하면, 텅스텐막 하부에 티타늄(Ti)막, 티타늄나이트라이드(TiN)막이 배치된 경우 면저항(Rs)은 6.3Ω/□으로 나타나고 비저항은 33.45μΩ-cm 값을 갖는다. 이에 대해 텅스텐막 하부에 산화막이 배치된 경우 면저항(Rs)은 2.55Ω/□으로 나타나고 비저항은 13.31μΩ-cm 값을 갖는 것으로 나타나 작은 저항 값을 가지는 것을 확인할 수 있다. 이에 따라 금속막의 저항이 작은 값을 가지게 제3 배리어금속막(140) 상에 산화막을 형성하는 방법을 제시하고자 한다. 여기서 표에서 미설명된 부분은 산화막, Ti막 및 TiN막의 두께를 여러 가지 장비(Meta pulse 및 XRF)를 이용하여 측정한 값이다.
이를 위해 도 5에 도시한 바와 같이, 산화 공정을 진행하여 제3 배리어금속막(140)의 표면에 산화막(145)을 형성한다. 산화막(145)을 제3 배리어금속막(140) 위에 형성하기 위한 산화 공정은 세 가지 방법 가운데 하나를 선택하여 진행할 수 있다. 먼저 산화막(145)을 형성하는 첫 번째 방법으로, 반도체 기판(100)을 대기 중에 노출시켜 제3 배리어금속막(140)의 표면에 산화막을 형성시키는 방법이 있다. 이를 위해 제3 배리어금속막(140)이 형성된 반도체 기판(100)을 상압 및 상온의 대기에 노출시킨 상태로 장시간, 예를 들어 24시간 이상 보관한다. 그러면 에이징 효과(aging effect)에 의해 제3 배리어금속막(140) 위에 자연 산화막(native oxide layer)이 형성된다. 제3 배리어금속막(140), 예를 들어 텅스텐실리콘나이트라이드(WSiN)막 증착 후 금속막, 예컨대 텅스텐막 증착 전까지 지연 시간에 따른 게이트 면저항을 나타내보인 실험 데이터를 그래프로 나타내보인 도 8을 참조하면, 금속막을 증착하기 전까지 지연된 시간이 증가할수록 게이트의 면저항은 감소하는 경향을 나타낸다. 또한 WSiN막을 증착 후 텅스텐막을 증착하기 전까지 지연 시간에 따른 저항 값을 표로 나타내보인 도 9를 참조하면, WSiN막 위에 텅스텐막을 바로 증착한 경우 면저항(Rs)이 3.74인 반면, 지연 시간이 24시간 흐른 후 면저항(Rs)은 3.42로 저항 값이 떨어지는 것을 알 수 있다. 이에 따라 반도체 기판(100)은 대기에 노출시킨 상태로 24시간 이상 보관하여 제3 배리어금속막(140) 상에 충분한 두께의 산화막(145)이 형성될 때까지 대기한 다음 후속 공정을 진행하여 금속막의 저항을 감소시킨다.
제3 배리어금속막(140)의 표면에 산화막(145)을 형성하는 두 번째 방법은 제3 배리어금속막(140) 상에 열 공정을 진행하여 산화막(145)의 생성을 촉진시키는 방식이다. 이를 위해 제3 배리어금속막(140)이 형성된 반도체 기판(100)을 산소(O2) 분위기의 반응기(reactor)에 배치한다. 다음에 반응기 내의 온도를 고온, 예를 들어 400도 내지 1000도 사이의 온도에서 20초 내지 1분 동안 가열하는 급속열처리(Rapid thermal) 공정을 진행한다. 그러면 제3 배리어금속막(140)의 표면에 산화 소스가 공급되어 산화되면서 산화막(145)을 형성한다. 이러한 열 공정으로 산소 분위기의 반응기에서 온도를 증가시킴으로써 에이징 효과를 증가시켜 24시간 이상 걸리는 에이징 시간을 감소시킬 수 있다.
산화막(145)을 형성하는 세 번째 방법은 산소(O2) 가스 분위기에서 플라즈마를 형성시켜 산화막(145)의 형성을 촉진하는 방식이다. 이를 위해 제3 배리어금속막(140)이 형성된 반도체 기판(100)을 산소(O2) 분위기의 플라즈마 챔버(미도시함)에 배치한다. 다음에 플라즈마 챔버 내에 산소 가스를 50sccm 내지 1000sccm의 유량으로 주입하고, 질소(N2) 가스 또는 아르곤(Ar) 가스를 포함하는 혼합 가스를 공급한다. 이와 함께 플라즈마 챔버 내의 압력을 1mTorr 내지 10Torr으로 유지하고 RF 파워를 500W 내지 10000W로 인가하면서 1초 내지 30초 동안 진행하여 제3 배리어금속막(140)의 표면을 산화시킨다.
도 6을 참조하면, 산화막(145) 위에 금속막(150) 및 하드마스크막(155)을 형성한다. 금속막(150)은 텅스텐(W)막으로 형성할 수 있다. 이 금속막(150)은 산화막(145)이 형성된 반도체 기판(100) 상에 텅스텐(W) 소스 물질을 공급하여 물리기 상증착법(PVD; Physical vapor deposition)을 이용하여 형성하는 것이 바람직하다. 그리고 하드마스크막(155)은 나이트라이드막을 포함하여 형성하고, 이후 게이트 스택을 형성하기 위한 식각 공정에서 하부 막들을 보호하는 보호막 역할을 한다.
금속막(150)은 하부에 형성된 산화막(145)에 의해 입자 크기가 증가한 상태에서 증착된다. 산화 공정을 진행하면 제3 배리어금속막(145) 상에 형성된 산화막(145)은 적은 숫자와 작은 크기의 핵생성층(nucleation site)으로 성장한다. 제3 배리어금속막(145) 상에 핵생성층의 숫자가 균일하고 많이 분포될수록 핵생성층 사이의 간격이 좁아 산화막 위에 형성될 금속막 막질의 입자 크기는 균일하고 작은 크기로 형성된다. 이에 대해 핵생성층의 숫자가 작으면 제3 배리어금속막(145) 상에 핵생성층 사이의 간격은 넓게 배치된다. 이에 따라 후속 형성되는 막질의 입자 크기는 크게 형성된다. 저항은 면적에 반비례하므로 입자 크기가 클수록 저항은 감소한다. 이에 따라 산화막(145) 위에 형성된 금속막(150)은 핵생성층의 숫자가 감소된 상태에서 형성되어 입자 크기가 증가한 상태에서 증착됨에 따라 동일한 박막의 두께에서 낮은 저항을 갖는다. WSiN막을 증착 후 텅스텐막을 증착하기 전까지 지연 시간에 따른 거칠기(roughness), 즉 입자 크기(grain size)를 표로 나타내보인 도 9를 다시 참조하면, 원자력간현미경(AFM)으로 입자의 피크(peak)와 밸리(valley)의 높이 차를 측정한 P-v 값은 WSiN막 위에 텅스텐막을 바로 증착한 경우 5.68nm의 크기인 반면, 지연 시간이 24시간 흐른 후에는 8.30nm로 입자 크기가 증가하는 것을 알 수 있다. 여기서 표에서 미설명된 부분은 면저항 균일도(Rs uniformity), P-v 값을 루트 계산한 값과 그리고 면지수(plain indes)가 (1 0 0) 및 (2 0 0)에서 반치전폭(FWHM; full-width-half-maximum) 값이다.
도 7을 참조하면, 반도체 기판(100)의 제1 영역(Ⅰ)에는 N형 폴리게이트(200a)를 형성하고, 제2 영역(Ⅱ)에는 P형 폴리게이트(200B)를 형성한다. 이를 위해 하드마스크막(155, 도 6 참조) 위에 포토레지스트막을 도포 및 패터닝하여 게이트 형성영역을 정의하는 포토레지스트막 패턴(미도시함)을 형성한다. 계속해서 이 포토레지스트막 패턴을 마스크로 하부 막들을 식각하는 식각공정을 진행하여 반도체 기판(100)의 제1 영역(Ⅰ)에는 N형 폴리게이트(200a)를 형성하고, 제2 영역(Ⅱ)에는 P형 폴리게이트(200b)를 형성한다. 여기서 제1 영역(Ⅰ)에 형성된 N형 폴리게이트(200a)는 게이트 절연막 패턴(195), 제1 도전형의 폴리실리콘막 패턴(190a), 제1 배리어금속막 패턴(185), 제2 배리어금속막패턴(180), 제3 배리어금속막패턴(175), 산화막 패턴(170), 금속막 패턴(165) 및 하드마스크막 패턴(160)을 포함하여 이루어진다. 그리고 제2 영역(Ⅱ)에 형성된 P형 폴리게이트(200b)는 게이트 절연막 패턴(195), 제2 도전형의 폴리실리콘막 패턴(190b), 제1 배리어금속막 패턴(185), 제2 배리어금속막패턴(180), 제3 배리어금속막패턴(175), 산화막 패턴(170), 금속막 패턴(165) 및 하드마스크막 패턴(160)을 포함하여 이루어진다.
본 발명에 따른 반도체 소자의 듀얼 폴리게이트 형성방법은, 반도체 기판 상에 제3 배리어금속막을 형성한 후 금속막을 형성하기 전에 산화 공정을 진행하여 제3 배리어금속막 상에 산화막을 형성함으로써 후속 형성될 금속막의 입자 크기를 증가시켜 저항을 감소시킬 수 있다. 이에 따라 동일한 두께에서 낮은 저항을 갖는 박막을 형성할 수 있다. 또한 배리어금속막을 다층 구조로 적층하여 보론 이온이 확산하여 유출되는 것을 방지할 수 있다. 이에 따라 게이트 라인의 저항을 감소시켜 신호 전달 속도를 개선함으로써 제품의 품질을 개선할 수 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 8은 WSiN막 증착 후 텅스텐막 증착 전까지 지연 시간에 따른 게이트 면저항을 나타내보인 그래프이다.
도 9는 WSiN막 증착 후 텅스텐막을 증착하기 전까지 지연 시간에 따른 저항 및 입자 크기를 설명하기 위해 나타내보인 표이다.
도 10은 하부 막의 재료에 따른 텅스텐막의 저항 변화를 설명하기 위해 나타내보인 표이다.

Claims (7)

  1. 제1 영역 및 제2 영역이 정의된 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막의 제1 영역 및 제2 영역에 각각 제1 도전형 및 제2 도전형의 불순물 이온을 주입하는 단계;
    상기 반도체 기판 상에 열처리를 수행하여 상기 제1 영역 및 제2 영역에 각각 제1 도전형의 폴리실리콘막 및 제2 도전형의 폴리실리콘막을 형성하는 단계;
    상기 제1 및 제2 도전형의 폴리실리콘막 위에 배리어금속막을 형성하는 단계;
    산화 공정을 수행하여 상기 배리어금속막 표면에 금속의 저항을 낮추는 산화막을 형성하는 단계;
    상기 산화막 위에 금속막 및 하드마스크막을 형성하는 단계; 및
    패터닝 공정을 수행하여 상기 제1 영역 위에 제1 도전형의 폴리게이트를 형성하고, 제2 영역 위에 제2 도전형의 폴리게이트를 형성하는 단계를 포함하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  2. 제1항에 있어서,
    상기 제1 도전형의 불순물은 보론(B) 이온을 포함하는 P형 불순물이온이고, 제2 도전형의 불순물은 포스포러스(P) 이온을 포함하는 N형 불순물이온인 반도체 소자의 듀얼 폴리게이트 형성방법.
  3. 제1항에 있어서,
    상기 배리어금속막은 티타늄(Ti)막, 텅스텐나이트라이드(WNx)막 및 텅스텐실리콘나이트라이드(WSiN)막이 하나 이상 적층된 구조로 형성하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  4. 제1항에 있어서,
    상기 산화 공정은, 상기 배리어금속막이 형성된 반도체 기판을 상온 및 상압의 대기에 노출시킨 상태로 24시간 내지 48시간 동안 유지하여 산화막을 형성하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  5. 제1항에 있어서, 상기 산화 공정은,
    상기 배리어금속막이 형성된 반도체 기판을 산소(O2) 분위기의 반응기에 배치하는 단계; 및
    상기 반응기 내의 온도를 400도 내지 1000도 사이의 온도로 유지하면서 20초 내지 1분 동안 가열하는 열 공정을 수행하는 단계를 포함하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  6. 제1항에 있어서, 상기 산화 공정은,
    상기 배리어금속막이 형성된 기판을 플라즈마 챔버에 배치하는 단계; 및
    상기 플라즈마 챔버 내에 산소 가스를 50sccm 내지 1000sccm의 유량으로 주입하고, 질소(N2) 가스 또는 아르곤(Ar) 가스를 포함하는 혼합 가스를 공급하며, 플라즈마 챔버 내의 압력을 1mTorr 내지 10Torr으로 유지하고 RF 파워를 500W 내지 10000W로 인가하면서 1초 내지 30초 동안 진행하는 단계를 포함하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  7. 제1항에 있어서,
    상기 금속막은 물리기상증착(PVD) 방식으로 증착된 텅스텐(W)막을 포함하여 형성하는 반도체 소자의 듀얼 폴리게이트 형성방법.
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