KR20080062728A - 반도체 소자의 듀얼 폴리게이트 형성방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 듀얼 폴리게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판 위에 게이트 절연막을 형성하는 단계; 게이트 절연막 위에 게이트 도전막을 형성하면서 블록킹 소스를 공급하는 단계; 게이트 도전막 위에 상기 제2 영역을 차단시키는 감광막 패턴을 형성하는 단계; 감광막 패턴을 이온주입배리어막으로 상기 반도체 기판에 불순물 이온을 주입하는 단계; 반도체 기판에 열처리를 수행하는 단계; 및 게이트 도전막 위에 금속실리사이드막 및 하드마스크막을 형성하는 단계를 포함한다.
블록킹 소스, 블록킹막, 필링 현상

Description

반도체 소자의 듀얼 폴리게이트 형성방법{Method of fabricating the dual poly gate in a semiconductor device}
도 1은 종래 기술에 따른 듀얼 폴리게이트의 필링 현상을 나타내보인 셈(SEM) 사진이다.
도 2 및 도 3은 종래 기술에 따른 듀얼 폴리게이트에서 불순물이 외부 유출되는 것을 설명하기 위해 나타내보인 도면들이다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 10 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위해 나타내보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 듀얼 폴리게이트 형성방법에 관한 것이다.
디램(DRAM; Dynamic random access memory)과 같은 반도체 소자는 셀 영역과 주변회로영역을 갖는데, 특히 주변회로영역은 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)로 구성된다. 일반적인 상보형 모스에 있어서, p형의 모스트랜지스터는 매몰된 채널구조(buried channel structure)를 갖는데, 이 매몰된 채널구조는 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 그에 따라 높은 전계인가로 누설전류(leakage current)특성을 열화시킨다. 따라서 최근에는 표면 채널구조의 p형의 모스트랜지스터를 구현하기 위해 듀얼 폴리 게이트(Dual poly gate) 구조를 채용하고 있다. 듀얼 폴리 게이트 구조는, p형의 모스트랜지스터가 형성되는 영역에는 p형 불순물을 주입한 p형 폴리게이트가 배치되고, n형의 모스트랜지스터가 형성되는 영역에는 n형 불순물을 주입한 n형 폴리게이트가 배치되는 구조를 의미한다.
도 1은 종래 기술에 따른 듀얼 폴리 게이트의 필링 현상을 나타내보인 셈(SEM) 사진이다. 그리고 도 2 및 도 3은 종래 기술에 따른 듀얼 폴리 게이트에서 불순물이 외부 유출되는 것을 설명하기 위해 나타내보인 도면들이다.
p형 폴리게이트 및 n형 폴리게이트를 포함하는 듀얼 폴리 게이트에서, p형 폴리게이트는 게이트 도전막을 형성하는 과정에서 p형 불순물 이온을 함께 주입하거나, 게이트 도전막을 형성한 다음 이온주입공정을 수행하여 만들 수 있다. 그러나 게이트 도전막 상에 주입된 p형 불순물 이온은 반도체 소자 제조공정에서 열 공정(thermal process)을 진행하는 과정에서 외부 유출(out diffusion)될 수 있다.
이러한 p형 불순물 이온은 도 1에 도시된 바와 같이, 금속실리사이드막(106)의 측면을 통해 외부로 유출되거나(a), 게이트 도전막(104)을 통해 외부로 유출되 거나(b), 게이트 절연막(102)을 통해 반도체 기판(100) 방향으로 유출되거나(c) 또는 게이트를 형성하는 과정에서 남아 있는 산화막을 통해 외부로 유출될 수 있다.
이와 같이 외부로 유출된 불순물 이온은 금속실리사이드막(106)과 하드마스크막(108) 사이에 축적(pile-up)되면서 금속실리사이드막(106)과 하드마스크막(108)의 계면에 산화막이 형성되어 막(layer) 사이의 접착도(adhesion)를 약화시킬 수 있다. 금속실리사이드막(106)과 하드마스크막(108) 사이에 축적(pile-up)된 불순물 이온은 도 2의 참조부호'd'에 도시된 바와 같이, 반도체 소자의 불순물 농도를 측정하여 확인할 수 있다. 금속실리사이드막(106)과 하드마스크막(108)의 계면에 산화막이 형성되어 막 사이의 접착도(adhesion)를 약화되면, 도 3에 도시된 바와 같이, 막과 막 사이가 분리되는 필링(peeling) 현상(200)이 발생한다.
이에 따라 불순물의 외부 유출을 보충하기 위해 게이트 도전막(104)을 형성하는 과정에서 p형 불순물 이온의 도즈량(dose)을 증가시켜 주입할 수 있다. 그러나 불순물의 도즈량을 과도하게 증가시킬 경우, 패터닝을 위해 형성될 포토레지스트(photoresist)막이 경화되고, 이후 포토레지스트막을 제거하는 스트립(strip) 공정에서 경화된 포토레지스트막이 완전히 제거되지 않고 남게 되는 결함이 발생할 수 있다. 또한, 포토레지스트막이 완전히 제거하기 위해 복잡한 스트립 공정을 진행해야 한다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 전극의 불순물이 외부로 유출되는 것을 방지하여 불순물의 도즈량을 감소시키고, 필링 현상을 방지할 수 있는 반도체 소자의 듀얼 폴리 게이트 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 듀얼 폴리 게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 게이트 도전막을 형성하면서 블록킹 소스를 공급하는 단계; 상기 게이트 도전막 위에 상기 제2 영역을 차단시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이온주입배리어막으로 상기 반도체 기판에 불순물 이온을 주입하는 단계; 상기 반도체 기판에 열처리를 수행하는 단계; 및 상기 게이트 도전막 위에 금속실리사이드막 및 하드마스크막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 게이트 도전막은 실란(SiH) 가스 및 포스핀(PH3) 가스를 공급하여 형성할 수 있다.
상기 블록킹 소스는, 카본(C)계 물질 또는 질소(N)계 물질을 포함하는 것이 바람직하다.
상기 불순물 이온은 붕소 또는 붕화수소를 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 폴리 게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 상기 제1 영역에서는 제1 도전형의 불순물이온이 주입되고 상기 제2 영역에서는 제2 도전형의 불순물 이온이 주입된 게이트 도전막을 형성하는 단계; 상기 게이트 도전막 위에 금속실리사이드막을 형성하는 단계; 상기 금속실리사이드막 표면에 블록킹막을 형성하는 단계; 및 상기 금속실리사이드막 위에 하드마스크막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 블록킹막을 형성하는 단계는, 상기 반도체 기판을 챔버 내에 로딩시키는 단계; 및 상기 챔버 내에 질소(N2) 플라즈마를 형성하여 상기 금속실리사이드막 표면을 질화시켜 블록킹막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 플라즈마는 300-500℃의 공정 온도를 유지한 상태에서 마이크로파(micro wave)를 이용하여 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 듀얼 폴리 게이트 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 4를 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체기판(300) 위에 게이트 절연막(302)을 형성한다. 여기서 제1 영역(A)은 p형 모스트랜지스터가 배치되는 영역이고, 제2 영역(B)은 n형 모스트랜지스터가 배치되는 영역이다. 게이트 절연막(302)은 산화막으로 형성한 다음 산화막 상에 질화처리(nitridation)하여 산화막 표면에 질화막을 형성할 수 있으며, 경우에 따라서는 산화질화막으로 형성할 수도 있다.
도 5를 참조하면, 게이트 절연막(302) 위에 게이트 도전막(304)을 증착한다.
구체적으로, 반도체 기판(300)을 저압화학기상증착(LPCVD; Low pressure Chemical vapor deposition) 장치에 로딩시킨다. 다음에 저압화학기상장치 내에 저온, 예를 들어 490-530℃의 공정온도를 유지하면서 증착 소스를 공급한다. 화학기상장치 내에 증착 소스를 공급하면서 이와 함께 블록킹 소스(blocking source)를 공급한다. 블록킹 소스는 이후 진행될 이온주입과정에서 게이트 도전막(304)상에 주입된 불순물이 외부로 유출되는 유출 경로를 차단하는 역할을 한다.
여기서 증착 소스는 실란(SiH4) 가스 및 포스핀(PH3) 가스를 공급하며, 포스핀(PH3) 가스는 게이트 도전막(304)의 성질을 n형 도전형 막으로 형성한다. 이러한 증착 소스와 함께 반도체 기판(300) 상에 공급하는 블록킹 소스는 카본(C)계 소스 또는 질소(N)계 소스를 포함한다. 카본(C)계 소스는 메탄(CH4)가스를 이용하는 것이 바람직??. 이때, 블록킹 소스, 예를 들어 메탄(CH4)가스의 카본(C) 이온은 게이트 도전막(304)의 결정립계(grain boundary)에 편석(segregation)되어 후속 공정에서 주입될 p형 불순물이 외부로 유출되는 유출 경로를 차단하는 역할을 한다.
도 6을 참조하면, 게이트 도전막(304) 위에 감광막을 도포 및 패터닝하여 감광막 패턴(306)을 형성한다. 이 감광막 패턴(306)은 제2 영역(B)은 차단시키고, 제1 영역(A)의 게이트 도전막(304)을 노출시킨다.
도 7을 참조하면, 감광막 패턴(306)을 이온주입배리어막으로 한 이온주입공정을 수행하여 도면에서 화살표로 나타낸 바와 같이, 노출된 제1 영역(A)의 게이트 도전막 내에 불순물 이온을 주입한다. 여기서 불순물 이온은 p형 불순물 이온, 예를 들어 붕소(B; Boron) 또는 붕화수소(BH2)를 포함하는 붕소계 이온을 주입한다. 이온주입공정을 수행한 다음 감광막 패턴(306)은 제거한다. 그러면 제1 영역(A)에는 p형 게이트 도전막(308)이 배치되며, 제2 영역(B)에는 n형 게이트 도전막(304)이 배치된다.
도 8을 참조하면, 반도체 기판(300) 상에 n형, p형 게이트 도전막(304, 308)내에 이온주입된 불순물을 활성화시키기 위해 어닐링(annealing) 공정을 수행한다. 어닐링 공정은 급속열처리(RTA; Rapid thermal anneal) 방식을 이용하여 수행할 수 있다.
어닐링 공정에 의해 게이트 도전막(304, 308)의 상(phase) 구조는 비정질(amorphous) 구조에서 결정질(crystallization) 구조로 변화(transformation)한다. 이러한 결정화 과정에서 게이트 도전막(304, 308)내에는 불순물에 의해 경계가 나누어지는 결정립계(grain boundary)가 형성되고, 이 결정립계로 도핑된 카본(C)이온이 편석(segregation)된다. 이와 같이 카본 이온이 결정립계 상에 편석되면 붕소 (B)가 외부로 유출될 확산 경로(diffusion path), 즉, 결정립계는 카본 이온에 의해 점유 되며, 이에 따라 붕소(B)가 외부로 유출되는 것을 억제할 수 있다.
도 9를 참조하면, 게이트 도전막(304, 308) 위에 게이트 금속막(310), 하드마스크막(312)을 순차적으로 증착한다. 게이트 금속막(310)은 금속실리사이드막 또는 금속막으로 증착한다. 또는 금속실리사이드막 및 금속막의 2중층 구조로 형성할 수 있다. 이 경우, 금속실리사이드막은 텅스텐실리사이드(WSix)막으로 형성할 수 있고, 금속막은 텅스텐(W)막으로 형성할 수 있다. 하드마스크막(312)은 질화막으로 형성할 수 있다. 다음에 비록 도면에 도시하지는 않았지만, 증착된 결과물을 패터닝하여 듀얼 폴리게이트를 형성한다. 이에 따라 제1 영역(A)에는 p형 폴리게이트가 형성되고, 제2 영역(B)에는 n형 폴리게이트가 형성된다.
도 10 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 10을 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체 기판(400) 위에 게이트 절연막(402) 및 게이트 도전막(404)을 순차적으로 증착한다. 여기서 제1 영역(A)은 p형 모스트랜지스터가 배치되는 영역이고, 제2 영역(B)은 n형 모스트랜지스터가 배치되는 영역이다. 게이트 도전막(404)은 비정질실리콘막을 증착한 다음 비정질실리콘막 내에 불순물을 주입하여 형성할 수 있다. 여기서 비정질실리콘막 내에 주입된 불순물은 포스포러스(P; phosphorous) 또는 아세닉(As; arsenic)을 포함하는 n형 불순물을 주입하여 형성할 수 있다.
도 11을 참조하면, 게이트 도전막(404) 위에 감광막을 도포 및 패터닝하여 제1 영역(A)의 게이트 도전막(404)을 노출시키는 감광막 패턴(406)을 형성한다. 계속해서 도면에서 화살표로 나타낸 바와 같이, 감광막 패턴(406)을 이온주입배리어막으로 한 이온주입공정을 수행하여 제1 영역(A)의 게이트 도전막(204) 내에 p형 불순물 이온, 예를 들어 붕소(B) 또는 붕화수소(BH2) 이온을 주입한다. 이온주입공정을 수행한 다음 감광막 패턴(404)은 제거한다.
도 12를 참조하면, 게이트 도전막(404) 위에 게이트 금속막(410)을 증착한다.
게이트 금속막(410)은 금속실리사이드막 또는 금속막으로 형성할 수 있다. 또는 금속실리사이드막 및 금속막의 2중층 구조로 형성할 수도 있다. 이 경우, 금속실리사이드막은 텅스텐실리사이드(WSix)막으로 형성할 수 있고, 금속막은 텅스텐(W)막으로 형성할 수 있다. 본 발명의 실시예에서는 바람직한 공정 과정을 설명하기 위해 텅스텐실리사이드(WSix)막을 이용한 것을 예로 들어 설명하기로 한다.
도 13을 참조하면, 게이트 금속막(410) 표면에 블록킹막(412)을 형성한다.
구체적으로, 플라즈마 장치에 반도체 기판(400)을 로딩시킨다. 다음에 플라즈마 장치 내에 질소(N2) 분위기의 플라즈마를 형성하여 게이트 금속막(410), 예를 들어 텅스텐실리사이드(WSix)막 표면을 질화(nitridation)시켜 블록킹막(412)을 형성한다. 여기서 반도체 소자가 손상되는 것을 최소화하기 위하여 플라즈마는 마이크로파(micro wave)를 이용하여 형성한다. 또한 블록킹막(412)은, 반도체 소자가 손상되는 것을 최소화하고, 블록킹막(412)을 형성하는 과정에서 게이트 도전막 (404, 408)이 결정화되는 것을 방지하기 위하여 저온, 예를 들어 300-500℃의 온도와 저압, 예컨대 수 mm Torr 내지 수백 mm Torr의 공정 조건에서 형성하는 것이 바람직하다. 이렇게 게이트 금속막(410) 표면에 형성된 블록킹막(412), 예를 들어 질화막은 후속 반도체 소자를 제조하기 위해 진행하는 열처리 공정에서 불순물 이온, 예를 들어 붕소(B)이온이 확산될 때, 유출되는 경로를 차단하는 역할을 한다. 질화된 블록킹막(412)은 이후 형성될 하드마스크막과 유사한 물성으로 접착도(adhesion)를 높일 수 있어 막이 떨어지는 필링 현상을 억제할 수 있다.
도 14를 참조하면, 블록킹막(412) 위에 하드마스크막(414)을 증착한다. 하드마스크막(414)은 질화막으로 형성할 수 있다. 다음에 비록 도면에 도시하지는 않았지만, 증착된 결과물을 패터닝하여 듀얼 폴리게이트를 형성한다. 이에 따라 제1 영역(A)에는 p형 폴리게이트가 형성되고, 제2 영역(B)에는 n형 폴리게이트가 형성된다.
본 발명의 실시예에 따른 듀얼 폴리게이트는 블록킹 소스 및 블록킹막을 이용하여 불순물이 외부로 유출되는 것을 방지할 수 있다. 이에 따라 불순물의 외부 유출에 의해 하드마스크막이 떨어지는 필링 현상이 발생하는 것을 억제할 수 있다. 또한, 불순물이 외부로 유출되는 것을 방지하여 과도하게 불순물을 도핑하는 것을 방지하여 수율을 높일 수 있다. 이에 따라 감광막의 경화를 방지할 수 있으며, 이로 인하여 후속 감광막을 제거하는 스트립 공정시 잔여물이 발생하는 것을 억제할 수 있고, 간단한 스트립 공정을 적용할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 듀얼 폴리 게이트 형성방법에 의하면, 불순물의 외부 유출에 의한 계면막 형성으로 하드마스크막이 떨어지는 필링 현상을 방지할 수 있다. 게이트 도전막 형성시 과도하게 불순물이 주입되는 것을 방지할 수 있다. 과도하게 불순물이 주입되어 포토레지스트가 경화되는 것을 방지할 수 있고, 이에 따라 후속 포토레지스트를 제거하는 스트립 공정에서 잔여물이 남는 것을 억제할 수 있다.

Claims (8)

  1. 제1 영역 및 제2 영역을 갖는 반도체 기판 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 게이트 도전막을 형성하면서 블록킹 소스를 공급하는 단계;
    상기 게이트 도전막 위에 상기 제2 영역을 차단시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 이온주입배리어막으로 상기 반도체 기판에 불순물 이온을 주입하는 단계;
    상기 반도체 기판에 열처리를 수행하는 단계; 및
    상기 게이트 도전막 위에 금속실리사이드막 및 하드마스크막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
  2. 제1항에 있어서,
    상기 게이트 도전막은 실란(SiH) 가스 및 포스핀(PH3) 가스를 공급하여 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
  3. 제1항에 있어서,
    상기 블록킹 소스는, 카본(C)계 물질 또는 질소(N)계 물질을 포함하는 가스인 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
  4. 제3항에 있어서,
    상기 카본(C)계 물질 또는 질소(N)계 물질을 포함하는 가스는 메탄(CH4) 가스 또는 질소(N2) 가스를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
  5. 제1항에 있어서,
    상기 불순물 이온은 붕소 또는 붕화수소를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
  6. 제1 영역 및 제2 영역을 갖는 반도체 기판 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 상기 제1 영역에서는 제1 도전형의 불순물이온이 주입되고 상기 제2 영역에서는 제2 도전형의 불순물이온이 주입된 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 위에 금속실리사이드막을 형성하는 단계;
    상기 금속실리사이드막 표면에 블록킹막을 형성하는 단계; 및
    상기 금속실리사이드막 위에 하드마스크막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
  7. 제6항에 있어서,
    상기 블록킹막을 형성하는 단계는,
    상기 반도체 기판을 챔버 내에 로딩시키는 단계; 및
    상기 챔버 내에 질소(N2) 플라즈마를 형성하여 상기 금속실리사이드막 표면을 질화시켜 블록킹막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
  8. 제7항에 있어서,
    상기 플라즈마는 300-500℃의 공정 온도를 유지한 상태에서 마이크로파(micro wave)를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
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