KR20020003722A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 셀영역과 주변회로영역으로 이루어지는 반도체기판상에 게이트를 형성하는 단계와, 상기 셀영역과 주변회로영역을 포함하는 기판 전면에 질화막을 형성하는 단계, 셀영역만 선택적으로 이온주입을 실시하여 게이트 양측의 기판영역에 비트라인 및 스토리지노드 콘택을 위한 접합영역을 형성하는 단계, 상기 질화막 상부에 스페이서용 산화막을 형성하는 단계, 상기 주변회로영역의 접합영역만을 선택적으로 노출시키는 마스크를 형성한 후, 상기 스페이서용 산화막을 식각하여 스페이서 산화막을 형성하고, 상기 접합영역에 이온주입을 진행하는 단계, 상기 산화막 및 스페이서 산화막을 제거하는 단계, 기판 전면에 층간절연막을 형성하는 단계, 및 SAC 식각을 진행하여 셀영역에 비트라인 및 스토리지노드 접속을 위한 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.

Description

반도체소자의 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 DRAM, SRAM, 플래시(Flash) 메모리, 논리소자 등의 반도체소자의 제조 방법에 관한 것이며, 더 자세히는 반도체소자의 고집적화과정에서 게이트와 커패시터 스토리지노드간의 간격이 작아짐에 따라 발생할 수 있는 펀치쓰루 현상을 개선하여 접합을 형성하는 방법에 관한 것이다.
반도체 DRAM 소자의 집적화가 빠르게 이루어짐에 따라 게이트와 비트라인 및 커패시터 스토리지노드간의 간격 마진이 감소하게 되었다. 이에 따라 게이트와 비트라인간, 게이트와 스토리지노드간의 펀치쓰루에 대한 마진이 작아지게 되는 문제가 발생하고 있다. 현재 적용중인 비트라인 및 스토리지노드 형성방법은 크게 두 가지로서, 첫 번째 방법은 SAC(self-aligned contact) 공정의 부담을 피하기 위해 게이트 스페이서까지 형성한 후, 비트라인 및 스토리지노드용 패드플러그 형성을 위한 폴리실리콘을 증착하고, CMP 공정을 이용하여 평탄화 및 소자분리를 행하는 것이다. 두 번째 방법은 SAC 공정으로 게이트 스페이서를 형성한 후, 접합을 형성하고 층간절연막을 형성한 다음 플러그용 폴리실리콘을 증착하고 CMP를 이용하여 평탄화 및 소자분리를 행하는 것이다.
그런데, 현재 사용중인 SAC 식각방법은 게이트와 비트라인 및 스토리지노드 간 펀치쓰루 특성이 나쁘다. 이는 게이트 코너부위의 절연물인 질화막이나 산화막이 스페이서 형성공정시 1차 손상을 받아 두께가 얇아지고(도 2a의 A 참조) SAC 식각공정시 2차 손상을 받아 증착된 비트라인 및 스토리지노드와 게이트간의 펀치쓰루 특성이 문제가 되어 SAC 페일(Fail)이 발생되게 때문이다.
또한, 층간절연막의 레벨에서 게이트간 공간이 부족함에 따라 보이드(Void)의 문제가 발생하게 되고, 이의 해결을 위해 공정을 추가해야 하는 문제점이 있다. 즉, SCA 공정으로 비트라인 및 스토리지노드를 형성할 경우, SAC 페일 및 보이드 문제로 인한 부담으로 이의 해결을 위한 공정수의 증가가 문제가 될 수 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 게이트 스페이서 및 접합 형성 공정을 변경하여 전체적인 공정수를 줄이고 아울러 SAC 페일을 개선하고 보이드 문제를 해결할 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 의한 반도체소자 제조방법을 도시한 공정순서도.
도 2a 및 도 2b는 각각 종래기술과 본 발명에 있어서의 게이트와 비트라인 및 스토리지노드간 절연막의 마진을 비교하여 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 11 : 게이트
12 : 산화막 13 : PMOS 포켓영역
14 : NMOS LDD영역 15 : 질화막
16 : 포토레지스트 17 : 셀영역 콘택 이온주입
18 : 셀영역의 N-접합영역 20 : 산화막
20A : 스페이서 산화막 22 : 층간절연막
24 : 폴리실리콘 플러그
상기 목적을 달성하기 위하여 본 발명은 셀영역과 주변회로영역으로 이루어지는 반도체기판상에 게이트를 형성하는 단계와, 상기 주변회로영역의 반도체기판 소정영역에 이온주입에 의해 접합영역을 형성하는 단계, 상기 셀영역과 주변회로영역을 포함하는 기판 전면에 질화막을 형성하는 단계, 셀영역만 선택적으로 이온주입을 실시하여 게이트 양측의 기판영역에 비트라인 및 스토리지노드 콘택을 위한 접합영역을 형성하는 단계, 상기 질화막 상부에 스페이서용 산화막을 형성하는 단계, 상기 주변회로영역의 접합영역만을 선택적으로 노출시키는 마스크를 형성한 후, 상기 스페이서용 산화막을 상기 질화막을 배리어로 이용하여 식각하여 스페이서 산화막을 형성하고, 상기 질화막을 배리어로 이용하여 상기 접합영역에 이온주입을 진행하는 단계, 상기 산화막 및 스페이서 산화막을 제거하는 단계, 기판 전면에 층간절연막을 형성하는 단계, 및 SAC 식각을 진행하여 셀영역에 비트라인 및 스토리지노드 접속을 위한 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 게이트 스페이서 형성공정에 있어서, 스페이서 식각시 게이트 코너 부위의 손상을 방지하기 위하여 스페이서 질화막을 증착한 후, 셀영역의 콘택접합을 형성하기 위하여 셀영역을 선택적으로 오픈시키는 마스크를 사용하고, 질화막 배리어를 형성하고 이온주입을 진행한다. 이후, 주변회로영역의 트랜지스터의 접합영역과 게이트의 오버랩 마진을 확보하기 위하여 다시 스페이서 산화막을 증착하고 주변회로영역의 트랜지스터의 접합영역을 형성하고 블랭킷 식각에 의해 산화막을 제거하여 셀영역에 층간절연막을 형성할 때 발생하는 보이드문제를 해결한다.
또한, 층간절연막과 활성영역간의 도펀트 확산 배리어를 별도로 형성하지 않고 상기 스페이서 질화막을 배리어로 사용한다. 이후 콘택홀 형성을 위한 SAC 식각공정에서 게이트 코너 부위의 절연막 두께를 확보할 수 있으므로 SAC 페일을 개선할 수 있다. 종래기술과 본 발명에 의한 반도체소자 제조방법의 공정순서를 다음에 표 1에 비교하여 나타내었다.
이하, 본 발명의 일 실시예에 따른 반도체소자 제조 공정을 첨부된 도면 도 1a 내지 도 1d를 참조하여 더욱 상세히 설명한다. 도면의 중앙을 기준으로 좌측은 셀영역, 우측은 주변회로영역을 나타내며, 주변회로영역은 NMOS 지역과 PMOS 지역으로 나누었다.
먼저, 도 1a에 나타낸 바와 같이 셀영역과 주변회로영역으로 이루어진 반도체기판(10)상에 게이트(11)를 형성한 후, 게이트 식각에 의한 기판의 손상을 보상하고 접합 프로파일의 균일성을 확보하기 위해 산화막(12)을 50Å정도 성장시킨다. 이어서 주변회로영역의 PMOS의 펀치쓰루 특성을 보강하기 위하여 포켓 이온주입을 실시하여 포켓영역(13)을 형성하고, NMOS에는 핫캐리어 효과를 개선하기 위하여 LDD 이온주입을 진행하여 LDD영역(14)을 형성한다. 이어서 질화막(15)을 300∼500Å의 두께로 셀영역과 주변회로영역을 포함하는 기판 전면에 형성한 다음, 포토레지스트(16)를 마스크로 이용하여 셀영역만 선택적으로 오픈하고 스토리지노드 및 비트라인 콘택접합을 형성하기 위한 이온주입(17)을 실시하여 도 1b에 나타낸 바와 같이 N형 접합영역(18)을 형성한다. 상기 이온주입시의 주입에너지는 15KeV∼150KeV로 하고, 소오스로 31P를 사용하고, 주입량은 5.0E12ions/cm2∼5.0E14ions/cm2으로 하며, 경사는 0∼15°, 회전은 0∼8회로 나누어 진행하는 것이 바람직하다.
이어서 상기 질화막(15)을 식각하지 않고, 스페이서용 산화막(15)을 300∼500Å의 두께로 기판 전면에 증착한 후, 주변회로영역의 NMOS와 PMOS의 N+ S/D영역과 P+ S/D영역을 형성하기 위한 마스크(도시하지 않음)를 각각 형성한 다음, 상기 스페이서용 산화막(20)을 식각하여 스페이서 산화막(20A)을 형성한다. 이때, 질화막(15) 타겟을 조절(100∼400Å)하여 산화막(20)을 식각하며, 이어서 질화막(15)을 배리어로 이용하여 S/D 이온주입을 진행한다. 이때, P+ S/D영역 형성을 위한 이온주입은 주입에너지는 15KeV∼70KeV로 하고, 소오스로 BF2, B11 또는 BF2와 B11의 혼합을 사용하고, 주입량은 5.0E14ions/cm2∼5.0E15ions/cm2으로 하며, 경사는 0∼15°, 회전은 0∼8회로 나누어 진행하고, N+ S/D영역 형성을 위한 이온주입은 주입에너지는 15KeV∼70KeV로 하고, 소오스로 75As 또는 31P을 사용하고, 주입량은 5.0E14ions/cm2∼5.0E15ions/cm2으로 하며, 경사는 0∼15°, 회전은 0∼8회로 나누어 진행하는 것이 바람직하다.
다음에 도 1c에 나타낸 바와 같이 층간절연막과 주변회로영역의 활성영역간의 배리어층으로 상기 질화막(15)을 사용하고 셀영역에 층간절연막 형성시 보이드 문제를 해결하기 위하여 딥아웃(Dip out)을 실시하여 상기 스페이서 산화막 및 셀영역의 산화막(20)을 제거한 다음, 층간절연막(22)을 기판 전면에 형성한다. 상기 산화막의 제거시 질화막(15)이 배리어로 사용된다.
이어서 도 1d에 나타낸 바와 같이 SAC 식각을 진행하여 셀영역에 비트라인 및 스토리지노드 콘택홀을 형성하고, 이 콘택홀 내에 비트라인과 스토리지노드 접속을 위한 폴리실리콘 플러그(24)를 형성한다. 이 경우, 게이트(11)와 비트라인 및 스토리지노드간 절연물(15)은 손상이 최소화되었으므로 SAC 페일 비율이 감소된다. 이를 종래기술의 경우와 비교하면 도 2a 및 도 2b와 같다. 종래의 경우에는 폴리실리콘 플러그의 형성시 공정조건의 미세한 변화에도 게이트 코너부위의 절연막의 마진부족(도 2a의 A 참조)으로 펀치쓰루가 발생할 수 있으나, 본 발명의 경우에는 도 2b에 나타낸 바와 같이 게이트와 플러그(24)(비트라인 및 스토리지노드 접속용) 사이의 절연막이 공정이 진행되는 동안에도 손상받지 않기 때문에(도 2b의 B 참조) SAC 페일을 줄일 수 있게 된다.
이상의 공정 진행시 게이트와 비트라인 및 스토리지노드간 펀치쓰루 방지막으로서의 질화막은 손상을 거의 받지 않아 게이트 코너부위의 취약성을 보와할 수 있다. 또한, 전체적인 공정수도 줄어드는 장점이 있다.
한편, 상기 층간절연막 형성 후, 이 층간절연막의 플로우와 고밀도화를 위해 RTA와 같은 열공정을 진행할 수 있다. RTA를 실시할 경우에는 온도 850∼1050℃, 시간 0∼120sec, 램프상승속도 10℃/sec∼ 150℃/sec, 조건은 N2, N2+O2, H2O, NH3, Ar, O2, H2, N2+H2로 실시하는 것이 바람직하다. 또한, 열공정은 퍼니스(Furnace) 어닐+RTA, 또는 RTA+퍼니스 어닐로 진행할 수도 있다.
이렇듯 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의하면 다음과 같은 효과를 얻을 수 있다.
먼저, DRAM소자가 집적화됨에 따라 게이트와 비트라인 및 스토리지노드간의 간격이 작아져 SAC 식각공정으로 비트라인과 스토리지노드 콘택홀을 형성할 경우 게이트와 비트라인, 게이트와 스토리지노드 사이의 절연막이 손상되고 두께 마진이 부족해져 펀치쓰루 특성이 열화되는데, 본 발명에 의한 공정 적용시 게이트와 비트라인 및 스토리지노드간의 절연물질의 손상이 감소되고 두께 마진이 확보되어 SAC 페일을 개선하여 SAC 수율을 향상시킬 수 있다.
또한, DRAM소자가 집적화됨에 따라 게이트와 게이트간의 간격이 작아져 층간절연막이 게이트 사이의 간격을 다 채우지 못하고 보이드를 남기게 되어 단락을 유발시키므로 이러한 보이드를 제거하기 위하여 여러 가지 공정이 추가되고 있는데, 본 발명에 의한 방법을 적용하면 오히려 공정을 줄이면서 게이트간 간격을 확보하여 효과적으로 보이드의 발생을 방지할 수 있게 된다.
또한, 반도체소자 제조공정 측면에서 공정단계수의 감소 및 페일비율의 감소는 수율 향상 및 비용절감이라는 가장 중요한 요소로서, 본 발명에 의한 방법 적용시 전체적으로 9단계가 감소되고, 특히 마스킹공정이 2단계 감소되어 비용 및 TAT 측면에서 큰 효과를 기대할 수 있으며, 특히 SAC 페일의 개선으로 소자의 수율 향상을 기대할 수 있다.

Claims (15)

  1. 셀영역과 주변회로영역으로 이루어지는 반도체기판상에 게이트를 형성하는 단계,
    상기 주변회로영역의 반도체기판 소정영역에 이온주입에 의해 접합영역을 형성하는 단계,
    상기 셀영역과 주변회로영역을 포함하는 기판 전면에 질화막을 형성하는 단계,
    셀영역만 선택적으로 이온주입을 실시하여 게이트 양측의 기판영역에 비트라인 및 스토리지노드 콘택을 위한 접합영역을 형성하는 단계,
    상기 질화막 상부에 스페이서용 산화막을 형성하는 단계,
    상기 주변회로영역의 접합영역만을 선택적으로 노출시키는 마스크를 형성한 후, 상기 스페이서용 산화막을 상기 질화막을 배리어로 이용하여 식각하여 스페이서 산화막을 형성하고, 상기 질화막을 배리어로 이용하여 상기 접합영역에 이온주입을 진행하는 단계,
    상기 산화막 및 스페이서 산화막을 제거하는 단계,
    기판 전면에 층간절연막을 형성하는 단계, 및
    SAC 식각을 진행하여 셀영역에 비트라인 및 스토리지노드 접속을 위한 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조방법.
  2. 제1항에 있어서,
    상기 질화막을 300∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제1항에 있어서,
    상기 산화막을 300∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제1항에 있어서,
    상기 스페이서용 산화막 식각단계에서 타겟식각을 실시하여 질화막을 조절하여 SAC 배리어로 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제1항에 있어서,
    상기 질화막을 상기 SAC 공정의 배리어 및 도펀트 확산배리어로 사용하고, 이 질화막의 타겟을 100∼400Å으로 조절하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제1항에 있어서,
    상기 셀영역만 선택적으로 이온주입을 실시하여 게이트 양측의 기판영역에 비트라인 및 스토리지노드 콘택을 위한 접합영역을 형성하는 단계에서 상기 질화막을 이온주입시 배리어로 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제1항에 있어서,
    상기 셀영역만 선택적으로 이온주입을 실시하여 게이트 양측의 기판영역에 비트라인 및 스토리지노드 콘택을 위한 접합영역을 형성하는 단계에서 상기 이온주입시의 주입에너지는 15KeV∼150KeV로 하고, 소오스로 31P를 사용하고, 주입량은 5.0E12ions/cm2∼5.0E14ions/cm2으로 하며, 경사는 0∼15°, 회전은 0∼8회로 나누어 진행하는 것을 특징으로 하는 반도체소자 제조방법.
  8. 제1항에 있어서,
    상기 주변회로영역의 접합영역에 이온주입을 진행하는 단계는 P+ 접합 형성을 위한 이온주입공정과 N+ 접합 형성을 위한 이온주입공정을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  9. 제8항에 있어서,
    상기 주변회로영역에 P+ 접합 형성을 위한 이온주입은 주입에너지는 15KeV∼70KeV로 하고, 소오스로 BF2, B11 또는 BF2와 B11의 혼합을 사용하고, 주입량은 5.0E14ions/cm2∼5.0E15ions/cm2으로 하며, 경사는 0∼15°, 회전은 0∼8회로 나누어 진행하는 것을 특징으로 하는 반도체소자 제조방법.
  10. 제8항에 있어서,
    상기 주변회로영역에 N+ 접합 형성을 위한 이온주입은 주입에너지는 15KeV∼70KeV로 하고, 소오스로 75As 또는 31P을 사용하고, 주입량은 5.0E14ions/cm2∼5.0E15ions/cm2으로 하며, 경사는 0∼15°, 회전은 0∼8회로 나누어 진행하는 것을 특징으로 하는 반도체소자 제조방법.
  11. 제1항에 있어서,
    상기 산화막 및 스페이서 산화막의 제거시 상기 질화막을 배리어로 이용하여 제거하는 것을 특징으로 하는 반도체소자 제조방법.
  12. 제1항에 있어서,
    상기 층간절연막 형성 후, 이 층간절연막의 플로우와 고밀도화를 위해 열공정을 진행하는 단계가 더 포함되는 것을 특징으로 하는 반도체소자 제조방법.
  13. 제12항에 있어서,
    상기 열공정은 RTA인 것을 특징으로 하는 반도체소자 제조방법.
  14. 제13항에 있어서,
    상기 RTA는 온도 850∼1050℃, 시간 0∼120sec, 램프상승속도 10℃/sec∼ 150℃/sec, 조건은 N2, N2+O2, H2O, NH3, Ar, O2, H2, N2+H2로 실시하는 것을 특징으로 하는 반도체소자 제조방법.
  15. 제12항에 있어서,
    상기 열공정은 퍼니스(Furnace) 어닐+RTA, 또는 RTA+퍼니스 어닐로 진행하는 것을 특징으로 하는 반도체소자 제조방법.
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KR100691002B1 (ko) * 2003-12-23 2007-03-09 주식회사 하이닉스반도체 반도체 공정에서의 이온 주입 방법 및 이를 이용한 반도체장치의 제조 방법
KR100859222B1 (ko) * 2007-06-27 2008-09-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100881738B1 (ko) * 2002-12-27 2009-02-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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