KR100859222B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판 상부에 게이트를 형성하는 단계와, 상기 셀 영역의 상기 게이트 사이에는 제1 절연막을 형성하는 단계와, 상기 주변 회로 영역의 상기 게이트 측벽에는 제1 스페이서를 형성하는 단계와, 상기 제1 절연막을 제거하는 단계와, 상기 게이트 사이가 채워지도록 상기 게이트 사이에 제2 절연막을 형성하는 단계와, 식각 공정으로 상기 셀 영역의 상기 제2 절연막을 식각하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀을 통해 노출된 상기 게이트 측벽에 제2 스페이서를 형성하는 단계와, 상기 콘택 홀을 도전막으로 채워 랜딩 플러그를 형성하는 단계를 포함한다.
DRAM, 게이트, 스페이서, 랜딩 플러그용 콘택 홀, 비정질 탄소 화합물, 등방성 식각 공정
Description
도 1a 내지 도 1h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 제1 도전막 106 : 하드 마스크막
108 : 게이트 110 : 제1 절연막
112 : 실리콘 산화 질화막 114 : 제1 포토레지스트 패턴
116 : 제1 스페이서 118 : 제1 접합 영역
120 : 제2 접합 영역 122 : 제3 절연막
124 : 콘택 홀 126 : 제2 스페이서
128 : 랜딩 플러그
A : 셀 영역 B : 주변 회로 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 반도체 기판이 손상되는 것을 방지하고, 랜딩 플러그용 콘택 홀을 용이하게 형성하기 위한 반도체 소자의 제조방법에 관한 것이다.
DRAM 소자에서 PMOS 트랜지스터와 NMOS 트랜지스터를 형성하는 공정 중에 게이트 라인 측벽에 스페이서를 형성하는 방법은 여러 가지 방법이 있는데, 주로 제1 실리콘 산화막, 실리콘 질화막 및 제2 실리콘 산화막을 적층 구조로 게이트 라인 표면에 형성한 후 이를 식각하여 게이트 라인 측벽에 스페이서를 형성하는 방법을 사용한다.
그러나, 게이트 라인 표면에 제1 실리콘 산화막, 실리콘 질화막 및 제2 실리콘 산화막을 적층 구조로 형성할 경우 식각 공정으로 게이트 라인 측벽에 스페이서를 형성하고 게이트 라인 양측에 이온 주입 공정을 실시한 후 셀 영역에 잔류하는 제2 실리콘 산화막을 제거해야 한다. 이때, 제2 실리콘 산화막 제거 방법으로 습식 식각 공정을 이용하는데, 이 습식 식각 공정은 습식 식각 용액에 의해 실리콘 질화막이 손상을 받아 반도체 기판이 손상되게 한다.
또한, 게이트 라인 측벽에 스페이서로 형성된 제1 실리콘 산화막 및 실리콘 질화막이 그대로 잔류하기 때문에 셀 영역의 게이트 라인 사이가 좁아진다. 이 상태에서 셀 영역의 랜딩 플러그용 콘택 홀을 형성하기 위한 식각 공정을 실시하게 되면, 식각이 제대로 이루어지지 않아 식각 공정이 중간에서 멈추는 식각 불량이 발생하게 된다.
본 발명은 게이트 사이에 비정질 탄소 화합물을 형성하고, 이를 산소 플라즈마를 이용한 등방성 식각 공정으로 식각함으로써 반도체 기판이 전기적 손상을 받는 것을 방지할 수 있다. 또한, 셀 영역의 게이트 측벽에 스페이서를 형성하지 않은 상태에서 랜딩 플러그용 콘택 홀을 형성함으로써 콘택 홀을 형성하기 위한 식각 공정 시 게이트 사이의 식각 면적이 넓어 식각 불량이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판 상부에 게이트를 형성한다. 셀 영역의 게이트 사이에는 제1 절연막을 형성한다. 주변 회로 영역의 게이트 측벽에는 제1 스페이서를 형성한다. 제1 절연막을 제거한다. 게이트 사이가 채워지도록 게이트 사이에 제2 절연막을 형성한다. 식각 공정으로 셀 영역의 제2 절연막을 식각하여 콘택 홀을 형성한다. 콘택 홀을 통해 노출된 게이트 측벽에 제2 스페이서를 형성한다. 콘택 홀을 도전막으로 채워 랜딩 플러그를 형성한다.
상기에서, 제1 절연막은 비정질 탄소 화합물로 형성한다. 제1 절연막은 산소 플라즈마를 이용한 등방성 식각 공정으로 제거한다. 제1 절연막을 제거한 후 이온 주입 공정을 실시하여 게이트 양측에 접합 영역을 형성하는 단계를 더 포함한다.
절연막은 실리콘 산화막으로 형성한다. 콘택 홀을 형성하기 위한 식각 공정은 건식 식각 공정을 이용한다. 제2 스페이서는 실리콘 산화막과 실리콘 질화막이 적층 된 구조로 형성한다. 도전막은 폴리실리콘막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
도 1a를 참조하면, 셀 영역(A) 및 주변 회로 영역(B)를 포함하는 반도체 기판(100)이 제공된다. 반도체 소자를 형성하기 위한 다수의 소자가 형성된 반도체 기판(100) 상부에 소자 분리막(미도시)을 형성하여 활성 영역과 소자 분리 영역을 정의한다.
그런 다음, 반도체 기판(100) 상부에 게이트 절연막(102), 제1 도전막(104) 및 하드 마스크막(106)을 형성한 후 식각 공정으로 하드 마스크막(106), 제1 도전막(104) 및 게이트 절연막(102)을 패터닝하여 게이트 절연막(102), 제1 도전막(104) 및 하드 마스크막(106)으로 적층 된 게이트(108)를 형성한다.
그런 다음, 게이트(108)를 포함한 반도체 기판(100) 상부에 제1 절연막(110), 실리콘 산화 질화막(112) 및 제1 포토레지스트 패턴(114)을 형성한다. 이때, 제1 절연막(110)은 비정질 탄소 화합물로 형성한다. 제1 포토레지스트 패 턴(114)은 주변 회로 영역(B)이 오픈되도록 형성한다.
도 1b를 참조하면, 식각 공정으로 주변 회로 영역(B)에 형성된 실리콘 산화 질화막(112) 및 제1 절연막(110)을 식각한다. 이때, 식각 공정은 건식 식각 공정을 이용한다. 제1 절연막(110)은 산소 플라즈마를 이용한 등방성 식각 공정으로 식각하기 때문에 반도체 기판(100)에 전기적 손상이 없다. 그런 다음, 제1 포토레지스트 패턴(114)을 제거한다.
도 1c를 참조하면, 셀 영역(A)의 실리콘 산화 질화막(112)과 주변 회로 영역(B)의 게이트(108) 상부에 제2 절연막을 형성한 후 식각 공정으로 제2 절연막을 식각하여 주변 회로 영역(B)의 게이트(108) 측벽에 제1 스페이서(116)를 형성한다. 이때, 식각 공정은 이방성 건식 식각 공정을 이용한다. 주변 회로 영역(B)에 제1 스페이서(116)를 형성하는 동안 셀 영역(A)에 형성된 제2 절연막은 모두 제거된다. 제1 스페이서(116) 형성 공정 시 과도 식각 공정이 이루어져 반도체 기판(100)이 일부 식각되는데, 이때 셀 영역(A)에서는 제1 절연막(110) 상부에 형성된 실리콘 산화 질화막(112)이 제거된다.
도 1d를 참조하면, 셀 영역(A)에 형성된 제1 절연막(110)을 제거한다. 이때, 제1 절연막(110)은 산소 플라즈마를 이용한 등방성 식각 공정으로 식각하기 때문에 반도체 기판(100)에 전기적 손상이 없다.
도 1e를 참조하면, 셀 영역(A)에 PMOS 트랜지스터용 제2 포토레지스트 패턴을 형성한 후 제2 포토레지스트 패턴을 이용한 이온 주입 공정을 실시하여 주변 회로 영역(B)에 형성된 게이트(108) 양측에 제1 접합 영역(118)을 형성한다. 제2 포 토레지스트 패턴을 제거한다.
그런 다음, 주변 회로 영역(B)에 NMOS 트랜지스터용 제3 포토레지스트 패턴을 형성한 후 제3 포토레지스트 패턴을 이용한 이온 주입 공정을 실시하여 셀 영역(A)에 형성된 게이트(108) 양측에 제2 접합 영역(120)을 형성한다. 제3 포토레지스트 패턴을 제거한다.
도 1f를 참조하면, 게이트(108) 사이가 채워지도록 게이트(108) 상부에 제3 절연막(122)을 형성한다. 이때, 제3 절연막(122)은 실리콘 산화막으로 형성한다. 셀 영역(A)의 게이트(108) 측벽에는 기존과 같이 실리콘 산화막과 실리콘 질화막이 적층된 스페이서가 형성되어 있지 않으므로 게이트(108) 사이를 보이드(void) 없이 제3 절연막(122)으로 채울 수 있다.
그런 다음, 게이트(108) 상부가 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시한다. 이로써, 제3 절연막(122)은 게이트(108) 사이에만 잔류하게 된다.
도 1g를 참조하면, 랜딩 플러그용 콘택 홀을 형성하기 위한 식각 공정으로 제3 절연막(122)을 식각하여 콘택 홀(124)을 형성한다. 이때, 식각 공정은 건식 식각 공정을 이용한다. 게이트(108) 사이에 스페이서가 형성되어 있지 않음으로써 콘택 홀(124)을 형성하기 위한 식각 공정 시 식각 면적이 넓어 식각 불량이 발생하지 않는다.
도 1h를 참조하면, 콘택 홀(124)을 포함한 반도체 기판(100) 상부에 제4 절연막을 형성한다. 이때, 제4 절연막은 실리콘 산화막과 실리콘 질화막이 적층 된 구조로 형성한다.
그런 다음, 제4 절연막이 콘택 홀(124) 측벽에만 잔류하도록 제4 절연막을 식각하여 제2 스페이서(126)를 형성한다.
그런 다음, 콘택 홀(124)이 채워지도록 제2 도전막을 형성한 후 화학적 기계적 연마(CMP) 공정을 실시하여 랜딩 플러그(128)를 형성한다. 이때, 제2 도전막은 폴리실리콘막으로 형성한다.
이후, 후속 공정은 통상의 공정에 따라 진행된다.
상기와 같이, 게이트(108) 사이에 실리콘 산화막을 형성하지 않고 제1 절연막(110)을 형성한 후 이를 산소 플라즈마를 이용한 등방성 식각 공정으로 식각함으로써 반도체 기판(100)이 전기적 손상을 받는 것을 방지할 수 있다.
또한, 셀 영역(A)의 게이트(108) 측벽에 스페이서를 형성하지 않은 상태에서 랜딩 플러그용 콘택 홀(124)을 형성함으로써 콘택 홀(124)을 형성하기 위한 식각 공정 시 게이트(108) 사이의 식각 면적이 넓어 식각 불량이 발생하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 게이트 사이에 실리콘 산화막을 형성하지 않고 비정질 탄소 화합물을 형성한 후 이를 산소 플라즈마를 이용한 등방성 식각 공정으로 식각함으로써 반도체 기판이 전기적 손상을 받는 것을 방지할 수 있다.
둘째, 셀 영역의 게이트 측벽에 스페이서를 형성하지 않은 상태에서 랜딩 플러그용 콘택 홀을 형성함으로써 콘택 홀을 형성하기 위한 식각 공정 시 게이트 사이의 식각 면적이 넓어 식각 불량이 발생하는 것을 방지할 수 있다.
Claims (8)
- 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판 상부에 게이트를 형성하는 단계;상기 셀 영역의 상기 게이트 사이에는 제1 절연막을 형성하는 단계;상기 주변 회로 영역의 상기 게이트 측벽에는 제1 스페이서를 형성하는 단계;상기 제1 절연막을 제거하는 단계;상기 게이트 사이가 채워지도록 상기 게이트 사이에 제2 절연막을 형성하는 단계;식각 공정으로 상기 셀 영역의 상기 제2 절연막을 식각하여 콘택 홀을 형성하는 단계;상기 콘택 홀을 통해 노출된 상기 게이트 측벽에 제2 스페이서를 형성하는 단계; 및상기 콘택 홀을 도전막으로 채워 랜딩 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1 절연막은 비정질 탄소 화합물로 형성하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1 절연막은 산소 플라즈마를 이용한 등방성 식각 공정으로 제거하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1 절연막을 제거한 후이온 주입 공정을 실시하여 상기 게이트 양측에 접합 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제2 절연막은 실리콘 산화막으로 형성하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 콘택 홀을 형성하기 위한 상기 식각 공정은 건식 식각 공정을 이용하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제2 스페이서는 실리콘 산화막과 실리콘 질화막이 적층 된 구조로 형성하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 도전막은 폴리실리콘막으로 형성하는 반도체 소자의 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |