KR20050079795A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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유영호
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Abstract

본 발명은 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시켜 소자의 신뢰성을 향상시키는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 게이트 절연막을 개재시켜 게이트를 형성하는 단계; 상기 게이트의 양측벽에 버퍼 산화막 및 스페이서를 차례로 형성하는 단계; 상기 결과물 상에 상기 게이트들 사이의 기판을 노출시키는 제1콘택홀을 가진 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 상기 제1콘택홀을 덮는 폴리실리콘막을 형성하는 단계; 상기 게이트 상부 표면이 노출되는 시점까지 상기 폴리실리콘막을 씨엠피하여 상기 제1콘택홀을 매립시키는 랜딩 플러그를 형성하는 단계; 상기 구조 전면에 P 이온 도핑을 실시하는 단계; 상기 이온 도핑이 완료된 기판 상에 상기 랜딩 플러그를 노출시키는 제2콘택홀이 구비된 제2층간절연막 및 HDP 산화막을 차례로 형성하는 단계; 상기 제2콘택홀을 매립시키는 스토리지 노드 콘택 플러그를 형성하는 단계; 및 상기 결과물 상에 식각 정지막을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시키기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 셀(Cell) 면적의 감소는 물론, 콘택홀(Contact Hole)의 크기 또한 감소하게 되었다. 이에 따라, 실리콘 기판과 비트라인(Bit Line) 사이 및 상기 실리콘 기판과 캐패시터(Capacitor) 사이를 전기적 연결시키기 위한 콘택홀의 형성에 어려움을 겪게 되었으며, 그래서, 상기한 공정 상의 어려움을 해결하기 위해, 최근, 자기정렬콘택(Self Aligned Contact : 이하, SAC) 공정이 적용되고 있다.
상기 SAC 공정은 비트라인 및 캐패시터가 형성될 셀 영역 부분을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 비트라인용 및 캐패시터용 플러그를 매립시킴으로써, 후속에서 형성될 비트라인 및 캐패시터와 실리콘 기판간의 전기적 연결이 용이하게 되도록 하는 공정이다.
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
이러한 SAC 공정을 이용한 종래의 반도체 소자의 제조방법에 대하여 도 1a 내지 도 1e를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 소자분리막(미도시)이 구비된 실리콘 기판(1) 상에 게이트 절연막(2)을 개재시켜 게이트(7)를 형성한다. 이때, 상기 게이트(7)는 게이트용 도전막(3) 및 질화막 재질의 게이트 하드마스크(Hard Mask)막(4)의 적층 구조로 이루어지고, 측벽에는 버퍼 산화막(Buffer Oxide)(5) 및 질화막 재질의 스페이서(Spacer)(6)가 차례로 구비된다.
그리고, 상기 결과물 상에 제1층간절연막(8) 및 상기 게이트(7)들 사이의 기판 부위에 해당되는 제1콘택홀 영역(미도시)을 노출시키는 제1감광막패턴(9)을 차례로 형성한다. 여기서, 상기 제1층간절연막(8)은 BPSG(Boro Phospho Silicate Glass)를 이용한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제1층간절연막(8)을 식각하여 제1콘택홀(10)을 형성한 다음, 상기 제1감광막패턴을 제거한다. 이어서, 상기 제1층간절연막(8) 상에 상기 제1콘택홀(10)을 덮는 폴리실리콘막(11)을 형성한다.
그런 다음, 도 1c에 도시된 바와 같이, 상기 게이트 하드마스크막(4)이 노출되는 시점까지 상기 폴리실리콘막을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)하여 상기 제1콘택홀(10)을 매립시키는 랜딩 플러그(11a)를 형성한다.
이어서, 도 1d에 도시된 바와 같이, 상기 결과물 상에 제2층간절연막(12) 및 HDP(High Density Plasma) 산화막(13)을 차례로 형성한다. 여기서, 상기 제2층간절연막(12)은 BPSG(Boro Phospho Silicate Glass)를 이용한다. 한편, 상기 HDP 산화막(13)은 수소 가스를 다량 함유하고 있다.
그다음, 상기 HDP 산화막(13) 상에 상기 랜딩 플러그(11a)와 대응되는 부위를 노출시키는 제2감광막패턴(14)을 형성한다.
그리고, 도 1e에 도시된 바와 같이, 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 HDP 산화막(13) 및 제2층간절연막(12)을 차례로 식각하여 상기 랜딩 플러그(11a)를 노출시키는 제2콘택홀(15)을 형성한다. 그런다음, 상기 제2감광막패턴을 제거한 후, 상기 제2콘택홀(15)을 매립시키는 스토리지 노드 콘택 플러그(16)를 형성한다.
이어서, 상기 결과물 상에 질화막 재질의 식각 정지막(17)을 형성하며, 후속의 캐패시터 형성 공정은 생략하기로 한다.
그러나, 종래의 기술에서는 상기 랜딩 플러그의 형성 이후에 형성되는 상기 HDP 산화막질 내의 수소 가스가, 후속으로 진행될 열공정에서 상기 HDP 산화막 상부의 식각 정지막으로 인해 외부로 빠져나가지 못하고, 상기 게이트 측벽의 버퍼 산화막을 따라 게이트 하부의 정션(Junction)으로 침투하여 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 일으키는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 수소 가스 침투에 따른 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 실리콘 기판 상에 게이트 절연막, 게이트용 도전막 및 게이트 하드마스크막의 적층 구조로 이루어지는 게이트를 형성하는 단계; 상기 결과물 상에 버퍼용 산화막, 게이트 스페이서용 질화막 및 게이트 스페이서용 산화막을 차례로 형성하는 단계; 상기 게이트 스페이서용 산화막을 선택적으로 식각하여 제거하는 단계; 상기 결과물 상에 셀 스페이서용 질화막을 형성하는 단계; 상기 셀 스페이서용 질화막, 게이트 스페이서용 질화막 및 버퍼용 산화막을 식각하여 상기 게이트의 양측벽에 버퍼 산화막, 게이트 스페이서 질화막 및 셀 스페이서 질화막을 차례로 형성하는 단계; 상기 버퍼 산화막 상부를 소정 두께만큼 제거하는 단계; 상기 결과물 전면에 상기 제거된 버퍼 산화막 부위를 갭필하도록 질화막을 형성하는 단계; 상기 질화막 상에 상기 게이트들 사이의 기판을 노출시키는 제1콘택홀을 가진 제1층간절연막을 형성하는 단계; 상기 구조의 제1층간절연막에 의해 노출된 상기 질화막을 식각하는 단계; 상기 제1층간절연막 상에 상기 제1콘택홀을 덮는 폴리실리콘막을 형성하는 단계; 상기 게이트 하드마스크막이 노출되는 시점까지 상기 결과물을 씨엠피하여 상기 제1콘택홀을 매립시키는 랜딩 플러그를 형성하는 단계; 상기 결과물 상에 상기 랜딩 플러그를 노출시키는 제2콘택홀이 구비된 제2층간절연막 및 HDP 산화막을 차례로 형성하는 단계; 상기 제2콘택홀을 매립시키는 스토리지 노드 콘택 플러그를 형성하는 단계; 및 상기 결과물 상에 식각 정지막을 형성하는 단계를 포함한다.
여기서, 상기 버퍼 산화막 상부의 제거 공정은 상기 버퍼 산화막을 상기 게이트 하드마스크막의 1/2 두께만큼 건식 식각하거나, 상기 게이트 하드마스크막이 노출될 때까지 상기 버퍼용 산화막, 게이트 스페이서용 질화막 및 셀 스페이서용 질화막을 씨엠피한 후, 상기 버퍼용 산화막을 상기 게이트 하드마스크막의 1/2 두께만큼 습식 식각한다. 그리고, 상기 질화막은 PE(Plasma Enhanced) 방식을 이용하여 형성한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 실리콘 기판 상에 게이트 절연막을 개재시켜 게이트를 형성하는 단계; 상기 게이트의 양측벽에 버퍼 산화막 및 스페이서를 차례로 형성하는 단계; 상기 결과물 상에 상기 게이트들 사이의 기판을 노출시키는 제1콘택홀을 가진 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 상기 제1콘택홀을 덮는 폴리실리콘막을 형성하는 단계; 상기 게이트 상부 표면이 노출되는 시점까지 상기 폴리실리콘막을 씨엠피하여 상기 제1콘택홀을 매립시키는 랜딩 플러그를 형성하는 단계; 상기 구조 전면에 P 이온 도핑을 실시하는 단계; 상기 이온 도핑이 완료된 기판 상에 상기 랜딩 플러그를 노출시키는 제2콘택홀이 구비된 제2층간절연막 및 HDP 산화막을 차례로 형성하는 단계; 상기 제2콘택홀을 매립시키는 스토리지 노드 콘택 플러그를 형성하는 단계; 및 상기 결과물 상에 식각 정지막을 형성하는 단계를 포함한다.
여기서, 상기 P 이온은 5E15 atoms/㎠의 도우즈로 도핑한다. 또한, 상기 P 이온 대신에 N 및 As 중 어느 하나를 이용한다.
본 발명에 따르면, 상기 HDP 산화막질 내의 수소 가스가 상기 게이트 하부의 정션(Junction)으로 침투하여 발생하는 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시킬 수 있다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 제1실시예에 따른 반도체 소자의 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 소자분리막(미도시)이 구비된 실리콘 기판(21) 상에 게이트 절연막(22)을 개재시켜 게이트(25)를 형성한다. 이때, 상기 게이트(25)는 게이트용 도전막(23) 및 질화막 재질의 게이트 하드마스크(Hard Mask)막(24)의 적층 구조로 이루어진다.
그리고, 상기 결과물 상에 버퍼용 산화막(26), 게이트 스페이서용 질화막(27) 및 게이트 스페이서용 산화막(28)을 차례로 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 게이트 스페이서용 산화막을 선택적으로 식각하여 제거한다. 이어, 상기 결과물 상에 셀 스페이서용 질화막(29)을 형성한다.
그리고나서, 도 2c에 도시된 바와 같이, 상기 셀 스페이서용 질화막, 게이트 스페이서용 질화막 및 버퍼용 산화막을 식각하여 상기 게이트(25)의 양측벽에 버퍼 산화막(26a), 게이트 스페이서 질화막(27a) 및 셀 스페이서 질화막(29a)을 차례로 형성한다.
그리고, 상기 버퍼 산화막(26a) 상부를 소정 두께만큼 제거한다. 이때, 상기 버퍼 산화막(26a) 상부의 제거 공정은 상기 버퍼 산화막(26a)을 상기 게이트 하드마스크막(24)의 1/2 두께만큼 건식 식각(Dry Etch)한다.
한편, 상기 버퍼 산화막(26a) 상부의 제거 공정은 상기 건식 식각(Dry Etch) 대신에 습식 식각(Wet Etch)으로 실시할 수도 있으며, 상기 습식 식각을 이용하는 경우, 도면에 도시되어 있지는 않지만, 상기 셀 스페이서용 질화막, 게이트 스페이서용 질화막 및 버퍼용 산화막을 식각하기 이전에, 상기 게이트 하드마스크막(24)이 노출될 때까지 상기 버퍼용 산화막, 게이트 스페이서용 질화막 및 셀 스페이서용 질화막을 씨엠피하고, 상기 버퍼용 산화막을 상기 게이트 하드마스크막(24)의 1/2 두께만큼 습식 식각(Wet Etch)한 다음, 상기 셀 스페이서용 질화막 및 게이트 스페이서용 질화막을 식각하여 게이트 스페이서 질화막 및 셀 스페이서용 질화막(27a, 29a)을 차례로 형성한다.
이어서, 도 2d에 도시된 바와 같이, 상기 결과물 전면에 질화막(30)을 형성한다. 이때, 상기 질화막(30)은 상기 제거된 버퍼 산화막(26a)부위를 갭필(Gap Fill)하도록 형성되며, 상기 제거된 버퍼 산화막(26a)부위는 좁은 영역이므로, 이를 갭필(Gap Fill)하기 위하여 상기 질화막(30)은 PE(Plasma Enhanced) 방식을 이용하여 형성한다.
다음으로, 상기 질화막(30) 상에 제1층간절연막(31) 및 상기 게이트(25)들 사이의 기판 부위에 해당되는 제1콘택홀 영역(미도시)을 노출시키는 제1감광막패턴(32)을 차례로 형성한다. 여기서, 상기 제1층간절연막(31)은 BPSG(Boro Phospho Silicate Glass)를 이용한다.
그리고, 도 2e에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제1층간절연막(31) 및 질화막(30)을 식각하여 제1콘택홀(33)을 형성한 다음, 상기 제1감광막패턴을 제거한다.
이어서, 상기 제1층간절연막(31) 상에 상기 제1콘택홀(33)을 덮는 폴리실리콘막(34)을 형성한다.
그런 다음, 도 2f에 도시된 바와 같이, 상기 게이트 하드마스크막(24)이 노출될 때까지 상기 결과물을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)하여 상기 제1콘택홀을 매립시키는 랜딩 플러그(34a)를 형성한다.
도 2f에서 미설명된 도면부호 30a는 씨엠피 후 잔류된 질화막을 나타낸 것이다.
그리고나서, 도 2g에 도시된 바와 같이, 상기 결과물 상에 제2층간절연막(35) 및 HDP(High Density Plasma) 산화막(36)을 차례로 형성한다. 여기서, 상기 제2층간절연막(35)은 BPSG(Boro Phospho Silicate Glass)를 이용한다. 한편, 상기 HDP 산화막(36)은 수소 가스를 다량 함유하고 있다.
그다음, 상기 HDP 산화막(36) 상에 상기 랜딩 플러그(34a)와 대응되는 부위를 노출시키는 제2감광막패턴(37)을 형성한다.
이어서, 도 2h에 도시된 바와 같이, 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 HDP 산화막(36) 및 제2층간절연막(35)을 차례로 식각하여 상기 랜딩 플러그(34a)를 노출시키는 제2콘택홀(38)을 형성한다. 그런다음, 상기 제2감광막패턴을 제거한 후, 상기 제2콘택홀(38)을 매립시키는 스토리지 노드 콘택 플러그(39)를 형성한다.
그리고 나서, 상기 결과물 상에 질화막 재질의 식각 정지막(40)을 형성한다.
상기와 같은 공정을 통해 제조되는 본 발명의 제1실시예에서는 상기 버퍼 산화막의 상부를 일부 제거한 후, 상기 버퍼 산화막이 제거된 부분에 질화막을 채움으로써, 상기 질화막이 상기 HDP 산화막질 내의 수소 가스가 상기 버퍼 산화막으로 침투하는 것을 막아주는 역할을 하도록 한다. 이에, 상기 수소 가스가 상기 게이트 하부의 정션(Junction)으로 침투하여 발생하는 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시킬 수 있다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 제2실시예에 따른 반도체 소자의 제조방법은, 도 3a에 도시된 바와 같이, 먼저, 소자분리막(미도시)이 구비된 실리콘 기판(41) 상에 게이트 절연막(42)을 개재시켜 게이트(47)를 형성한다. 이때, 상기 게이트(47)는 게이트용 도전막(43) 및 질화막 재질의 게이트 하드마스크(Hard Mask)막(44)의 적층 구조로 이루어지고, 측벽에는 버퍼 산화막(Buffer Oxide)(45) 및 질화막 재질의 스페이서(Spacer)(46)가 차례로 구비된다.
그리고, 상기 결과물 상에 제1층간절연막(48) 및 상기 게이트(47)들 사이의 기판 부위에 해당되는 제1콘택홀 영역(미도시)을 노출시키는 제1감광막패턴(49)을 차례로 형성한다. 여기서 상기 제1층간절연막(48)은 BPSG(Boro Phospho Silicate Glass)를 이용한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제1층간절연막(48)을 식각하여 제1콘택홀(50)을 형성한 다음, 상기 제1감광막패턴을 제거한다. 이어서, 상기 제1층간절연막(48) 상에 상기 제1콘택홀(50)을 덮는 폴리실리콘막(51)을 형성한다.
그런 다음, 도 3c에 도시된 바와 같이, 상기 게이트 하드마스크막(44)이 노출되는 시점까지 상기 폴리실리콘막을 씨엠피하여 상기 제1콘택홀(50)을 매립시키는 랜딩 플러그(51a)를 형성한다.
이어서, 상기 구조 전면에 P 이온 도핑(Dopping)을 실시한다. 여기서, 상기 P 이온은 5E15 atoms/㎠의 도우즈(Dose)로 도핑하고, 상기 P 이온 대신에 N 및 As 중 어느 하나를 이용하여도 무관하며, 상기 도핑된 이온은 후속 공정에서 형성되는 HDP 산화막질 내의 수소 가스가 상기 게이트(47) 하부의 정션(Junction)으로 침투하여 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 일으키는 것을 상쇄시키는 역할을 한다.
그리고나서, 도 3d에 도시된 바와 같이, 상기 이온 도핑이 완료된 기판 상에 제2층간절연막(52) 및 HDP(High Density Plasma) 산화막(53)을 차례로 형성한다. 여기서, 상기 제2층간절연막(52)은 BPSG(Boro Phospho Silicate Glass)를 이용한다. 한편, 상기 HDP 산화막(53)은 수소 가스를 다량 함유하고 있다.
그다음, 상기 HDP 산화막(53) 상에 상기 랜딩 플러그(51a)와 대응되는 부위를 노출시키는 제2감광막패턴(54)을 형성한다.
그리고, 도 3e에 도시된 바와 같이, 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 HDP 산화막(53) 및 제2층간절연막(52)을 차례로 식각하여 상기 랜딩 플러그(51a)를 노출시키는 제2콘택홀(55)을 형성한다. 그런다음, 상기 제2감광막패턴을 제거한 후, 상기 제2콘택홀(55)을 매립시키는 스토리지 노드 콘택 플러그(56)를 형성한다.
이어서, 상기 결과물 상에 질화막 재질의 식각 정지막(57)을 형성한다.
상기와 같은 공정을 통해 제조되는 본 발명의 제2실시예에서는 상기 랜딩 플러그의 형성 이후에 P 이온 도핑(Dopping)을 실시하여, 상기 도핑된 이온이 후속 공정에서 형성되는 HDP 산화막질 내의 수소 가스가 게이트 하부의 정션(Junction)으로 침투하여 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 일으키는 것을 상쇄시키도록 한다. 이에, 상기 수소 가스 침투에 따른 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시킬 수 있다.
이상에서와 같이, 본 발명의 제1실시예에서는 버퍼 산화막의 상부를 일부 제거한 후, 상기 버퍼 산화막이 제거된 부분에 질화막을 채움으로써, 상기 질화막이 상기 HDP 산화막질 내의 수소 가스가 상기 버퍼 산화막으로 침투하는 것을 막아주는 역할을 하도록 한다. 따라서, 상기 수소 가스가 상기 게이트 하부의 정션(Junction)으로 침투하여 발생하는 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시킬 수 있으며, 소자의 신뢰성을 향상시킬 수 있다.
그리고, 본 발명의 제2실시예에서는 랜딩 플러그의 형성 이후에 P 이온 도핑(Dopping)을 실시하여, 상기 도핑된 이온이 후속 공정에서 형성되는 HDP 산화막질 내의 수소 가스가 게이트 하부의 정션(Junction)으로 침투하여 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 일으키는 것을 상쇄시키도록 한다. 이에, 상기 수소 가스 침투에 따른 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시킬 수 있으며, 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
41 : 실리콘 기판 42 : 게이트 절연막
43 : 게이트용 도전막 44 : 게이트 하드마스크막
45 : 버퍼 산화막 46 : 스페이서
47 : 게이트 48 : 제1층간절연막
49 : 제1감광막패턴 50 : 제1콘택홀
51 : 폴리실리콘막 51a : 랜딩 플러그
52 : 제2층간절연막 53 : HDP 산화막
54 : 제2감광막패턴 55 :제2콘택홀
56 : 스토리지 노드 콘택 플러그 57 : 식각 정지막

Claims (7)

  1. 실리콘 기판 상에 게이트 절연막, 게이트용 도전막 및 게이트 하드마스크막의 적층 구조로 이루어지는 게이트를 형성하는 단계;
    상기 결과물 상에 버퍼용 산화막, 게이트 스페이서용 질화막 및 게이트 스페이서용 산화막을 차례로 형성하는 단계;
    상기 게이트 스페이서용 산화막을 선택적으로 식각하여 제거하는 단계;
    상기 결과물 상에 셀 스페이서용 질화막을 형성하는 단계;
    상기 셀 스페이서용 질화막, 게이트 스페이서용 질화막 및 버퍼용 산화막을 식각하여 상기 게이트의 양측벽에 버퍼 산화막, 게이트 스페이서 질화막 및 셀 스페이서 질화막을 차례로 형성하는 단계;
    상기 버퍼 산화막 상부를 소정 두께만큼 제거하는 단계;
    상기 결과물 전면에 상기 제거된 버퍼 산화막 부위를 갭필하도록 질화막을 형성하는 단계;
    상기 질화막 상에 상기 게이트들 사이의 기판을 노출시키는 제1콘택홀을 가진 제1층간절연막을 형성하는 단계;
    상기 구조의 제1층간절연막에 의해 노출된 상기 질화막을 식각하는 단계;
    상기 제1층간절연막 상에 상기 제1콘택홀을 덮는 폴리실리콘막을 형성하는 단계;
    상기 게이트 하드마스크막이 노출되는 시점까지 상기 결과물을 씨엠피하여 상기 제1콘택홀을 매립시키는 랜딩 플러그를 형성하는 단계;
    상기 결과물 상에 상기 랜딩 플러그를 노출시키는 제2콘택홀이 구비된 제2층간절연막 및 HDP 산화막을 차례로 형성하는 단계;
    상기 제2콘택홀을 매립시키는 스토리지 노드 콘택 플러그를 형성하는 단계; 및
    상기 결과물 상에 식각 정지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서, 상기 버퍼 산화막 상부의 제거 공정은 상기 버퍼 산화막을 상기 게이트 하드마스크막의 1/2 두께만큼 건식 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서, 상기 버퍼 산화막 상부의 제거 공정은 상기 게이트 하드마스크막이 노출될 때까지 상기 버퍼용 산화막, 게이트 스페이서용 질화막 및 셀 스페이서용 질화막을 씨엠피한 후, 상기 버퍼용 산화막을 상기 게이트 하드마스크막의 1/2 두께만큼 습식 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서, 상기 질화막은 PE(Plasma Enhanced) 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 실리콘 기판 상에 게이트 절연막을 개재시켜 게이트를 형성하는 단계;
    상기 게이트의 양측벽에 버퍼 산화막 및 스페이서를 차례로 형성하는 단계;
    상기 결과물 상에 상기 게이트들 사이의 기판을 노출시키는 제1콘택홀을 가진 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 상기 제1콘택홀을 덮는 폴리실리콘막을 형성하는 단계;
    상기 게이트 상부 표면이 노출되는 시점까지 상기 폴리실리콘막을 씨엠피하여 상기 제1콘택홀을 매립시키는 랜딩 플러그를 형성하는 단계;
    상기 구조 전면에 P 이온 도핑을 실시하는 단계;
    상기 이온 도핑이 완료된 기판 상에 상기 랜딩 플러그를 노출시키는 제2콘택홀이 구비된 제2층간절연막 및 HDP 산화막을 차례로 형성하는 단계;
    상기 제2콘택홀을 매립시키는 스토리지 노드 콘택 플러그를 형성하는 단계; 및
    상기 결과물 상에 식각 정지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5항에 있어서, 상기 P 이온은 5E15 atoms/㎠의 도우즈로 도핑하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5항에 있어서, 상기 P 이온 대신에 N 및 As 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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