KR100960445B1 - 수직형 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 기둥과 콘택 플러그의 접촉 면적을 증가시킬 수 있는 수직형 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명에 따른 수직형 반도체 소자 및 그 형성방법은 콘택홀 형성시 층간 절연막 및 갭-필 절연막을 식각하므로 갭-필 절연막이 반도체 기둥보다 낮은 높이로 반도체 기둥들 사이의 공간을 매립하게 된다. 이에 따라 본 발명에서는 반도체 기둥의 상면 뿐 아니라 측면이 노출된다. 결과적으로 본 발명은 콘택홀 내에 형성되는 콘택 플러그가 반도체 기둥의 상면 및 측면과 접촉하므로 콘택 플러그와 반도체 기둥의 접촉면적을 증가시킬 수 있어 콘택 플러그의 접촉 저항을 줄일 수 있다.
수직형 반도체 소자, surrounding gate, 콘택 플러그

Description

수직형 반도체 소자 및 그 형성방법{Vertical semiconductor device and manufacturing method of the same}
본 발명은 수직형 반도체 소자 및 그 형성방법에 관한 것으로서, 특히 반도체 기둥과 콘택 플러그의 접촉 면적을 증가시킬 수 있는 수직형 반도체 소자 및 그 형성방법에 관한 것이다.
반도체 소자는 고집적화를 달성하기 위해 다양한 형태로 개발되고 있고, 그 일환으로서 수직형 반도체 소자가 제안되고 있다.
수직형 반도체 소자는 반도체 기판을 식각하여 형성된 제1 트랜치, 제1 트랜치 하부의 측벽에 형성된 게이트 전극, 제1 트랜치 저면에서 노출된 반도체 기판을 식각하여 형성된 제2 트랜치, 제2 트랜치 측벽에 형성된 비트 라인, 비트 라인과 교차되는 방향으로 형성되며 제1 트랜치의 하부를 매립하여 게이트 전극들에 연결된 워드 라인, 반도체 기판에 마련된 접합영역에 연결된 콘택 플러그 및, 콘택 플러그에 연결된 저장 캐패시터를 포함한다. 상술한 제1 트랜치는 그물형으로 배치 되므로 제1 트랜치가 형성됨으로써 반도체 기판에는 반도체 기둥이 형성된다. 게이트 전극은 이러한 반도체 기둥 하부의 둘레를 감싸는 형태로 구성되며, 게이트 전극에 대응하는 반도체 기둥 하부는 채널영역이 된다. 채널 영역의 하부의 반도체 기판 및 채널 영역 상부의 반도체 기둥에는 접합 영역이 형성된다. 특히, 채널 영역의 상부에 형성된 접합 영역은 그 상면이 노출되어 콘택 플러그에 연결된다.
이와 같은 수직형 반도체 소자는 채널 영역이 반도체 기판에 수직하게 형성되므로 그 길이를 셀 면적에 관계없이 설정할 수 있어 단채널 효과를 극복하여 고집적화된 반도체 소자를 제공할 수 있다. 최근에는 이러한 수직형 반도체 소자를 더욱 고집적화시키기 위한 방안이 개발되고 있으나, 수직형 반도체 소자의 집적도가 높아짐에 따라 단위 셀 면적이 감소하게 되므로 반도체 기둥 상부에 형성되는 접합 영역의 면적이 좁아져 접합 영역에 연결되는 콘택 플러그와 접합 영역 상면의 접촉 면적이 감소되는 문제가 있다. 콘택 플러그와 접합 영역의 접촉 면적이 감소되면 접합 영역과 저장 캐패시터를 전기적으로 연결해주는 콘택 플러그의 저항이 증가되므로 문제가 된다. 콘택 플러그의 저항을 감소시키기 위해 콘택 플러그를 구성하는 도전성 물질을 변경하는 등의 연구가 이루어지고 있으나, 콘택 플러그를 형성하기 위해 이용되는 도전성 물질의 변경만으로는 콘택 플러그의 저항을 낮추는데 한계가 있다. 또한 접합 영역이 좁게 형성되면, 콘택 플러그가 형성되는 영역을 정의하는 콘택홀을 형성하는 과정에서 공정 마진이 확보되기 어려워 접합 영역과 콘택홀의 오정렬이 빈번하게 발생함으로써 워드 라인이 노출되어 워드 라인과 콘택 플러그간 쇼트(Short)가 발생할 수 있다.
본 발명은 반도체 기둥과 콘택 플러그의 접촉 면적을 증가시킬 수 있는 수직형 반도체 소자 및 그 형성방법을 제공한다.
본 발명에 따른 수직형 반도체 소자는 반도체 기판을 식각하여 형성된 트랜치들에 의해 격리된 반도체 기둥들, 게이트 절연막을 사이에 두고 반도체 기둥의 하부 둘레에 형성된 게이트 전극, 트랜치의 내부에 형성된 갭-필 절연막, 갭-필 절연막을 포함한 반도체 기판의 상부에 형성된 층간 절연막, 반도체 기둥의 상면 및 반도체 기둥의 일부 측벽이 노출되도록 층간 절연막과 갭-필 절연막을 식각하여 형성된 콘택홀, 및 콘택홀 내에 형성된 콘택 플러그를 포함한다.
본 발명에 따른 수직형 반도체 소자의 형성방법은 반도체 기판을 식각하여 형성된 트랜치들에 의해 격리되는 반도체 기둥들을 형성하는 단계, 반도체 기둥들을 포함하는 반도체 기판의 전체 표면에 게이트 절연막을 형성하는 단계, 반도체 기둥의 하부 둘레에 게이트 전극을 형성하는 단계, 트랜치의 내부를 매립하기 위하여 갭-필 절연막을 형성하는 단계, 갭-필 절연막을 포함한 반도체 기판 상에 층간 절연막을 형성하는 단계, 반도체 기둥의 상면 및 반도체 기둥의 일부 측벽이 노출되도록 층간 절연막 및 갭-필 절연막을 식각하여 콘택홀을 형성하는 단계, 및 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함한다.
갭-필 절연막을 형성하는 단계 이전에 게이트 전극들 사이에 워드 라인을 형성하는 단계를 더 포함하며, 갭-필 절연막은 워드 라인 상에 형성된다.
콘택홀의 폭은 상기 반도체 기둥의 폭보다 넓게 형성된다.
반도체 기둥의 상부는 상기 반도체 기둥의 하부보다 넓은 폭으로 형성된다.
갭-필 절연막을 형성하는 단계는 트랜치의 내부에 제1 절연막을 형성하는 단계, 트랜치의 내부 및 제1 절연막을 포함하는 반도체 기판상에 제2 절연막을 형성하는 단계, 트랜치의 내부, 제1 및 제2 절연막을 포함하는 반도체 기판상에 제3 절연막을 형성하는 단계, 및 반도체 기둥들의 상면이 노출되도록 제1 내지 제3 절연막을 포함하는 반도체 기판을 평탄화하는 단계를 포함한다.
제1 절연막은 산화막을 포함하고, 제2 절연막은 질화막을 포함하고, 제3 절연막은 산화막을 포함하고, 층간 절연막은 산화막을 포함하는 것이 바람직하다.
콘택홀을 형성하는 단계는 층간 절연막을 식각하여 상기 반도체 기둥의 상면, 제3 절연막 및 제2 절연막을 노출시키는 단계, 층간 절연막, 반도체 기둥의 측벽에 형성된 제2 절연막 및 제3 절연막을 식각하여 반도체 기둥의 측벽을 노출시키는 단계, 및 층간 절연막 및 제3 절연막을 식각하여 반도체 기둥 상부와 제3 절연막 사이의 공간을 넓혀주는 단계를 포함한다.
제1 절연막은 반도체 기둥의 상부를 1000Å 내지 2000Å의 깊이로 노출시키며 트랜치에 형성되고, 질화막은 500Å 내지 1000Å의 두께로 형성되며, 반도체 기둥의 측벽을 노출시키는 단계에서 반도체 기둥의 측벽은 500Å 내지 1000Å의 깊이로 노출되는 것이 바람직하다.
층간 절연막을 식각하여 반도체 기둥의 상면, 제3 절연막 및 제2 절연막을 노출시키는 단계와, 층간 절연막, 반도체 기둥의 측벽에 형성된 제2 절연막 및 제3 절연막을 식각하여 반도체 기둥의 측벽을 노출시키는 단계 중 적어도 어느 하나는 산화막 및 질화막에 대한 식각 선택비가 1:1인 식각물질을 이용하여 실시되는 것이 바람직하다.
층간 절연막 및 제3 절연막을 식각하여 반도체 기둥 상부와 제3 절연막 사이의 공간을 넓혀주는 단계는 질화막보다 산화막을 더 식각하는 식각물질을 이용하여 실시되는 것이 바람직하다.
제1 절연막은 SOD, USG 및 HDP막 중 적어도 어느 하나를 포함한다.
반도체 기둥의 상부는 접합영역을 포함하고, 반도체 기둥의 하부는 채널영역을 포함한다.
본 발명은 콘택 플러그가 반도체 기둥의 상면 뿐 아니라 측면에도 접촉될 수 있도록 하여 콘택 플러그와 접합 영역의 접촉 면적을 증대시킬 수 있으므로 콘택 플러그의 저항을 감소시킬 수 있다.
또한 본 발명은 식각 정지막을 통해 콘택홀 형성시 워드 라인이 노출되는 것이 방지되므로 콘택 플러그와 워드 라인이 쇼트되어 콘택 불량이 발생하는 것을 방지할 수 있다.
이와 더불어 본 발명은 콘택홀의 폭을 반도체 기둥의 폭보다 넓게 형성하여 콘택홀과 반도체 기둥의 정렬 마진을 확보할 수 있어서 콘택홀 내에 형성되는 콘택 플러그와 반도체 기둥의 오버랩(Overlap) 마진을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명에 따른 수직형 반도체 소자의 콘택 플러그 형성방법을 단계적으로 나타내는 단면도들이다.
도 1a를 참조하면, 반도체 기둥(103), 게이트 절연막(107), 게이트 전극(109), 비트 라인(113) 및 워드 라인(117)을 포함하는 반도체 기판(101)이 제공된다. 또한 반도체 기판(101)에는 제1 및 제2 접합영역(D,S)이 형성된 상태이다.
반도체 기둥(103)은 반도체 기판(101)을 식각하여 반도체 기판(101)에 제1 및 제2 트랜치를 형성함으로써 형성된다. 이러한 반도체 기둥(103)은 제1 폭으로 형성된 상부(101a), 및 제1 폭보다 좁은 제2 폭으로 형성된 하부(101b)를 포함할 수 있다. 반도체 기둥(103)은 제1 트랜치에 의해 이격되는 반도체 기둥 상부(101a) 형성 후, 반도체 기둥 상부(101a)의 측벽에 제1 스페이서(105)를 형성하고 제1 스페이서(105)를 마스크로 제1 트랜치의 저면에 대응하는 반도체 기판(101)을 등방성 식각하여 제2 트랜치에 의해 이격되는 반도체 기둥 하부(101b)를 형성함 으로써 서로 다른 폭으로 형성될 수 있다. 여기서, 다수의 제1 및 제2 트랜치는 그물형으로 배치된다. 제1 스페이서(105)는 질화물을 포함한다.
게이트 절연막(107)은 반도체 기둥(103)을 포함하는 반도체 기판(101)의 표면을 따라 형성된다. 게이트 절연막(107)은 산화막을 포함한다.
게이트 전극(109)은 게이트 절연막(107) 상에 텅스텐 등의 금속물질 및 폴리 실리콘 중 적어도 어느 하나를 포함하는 도전막을 증착한 후, 도전막이 반도체 기둥의 하부(101b) 둘레에만 남도록 식각함으로써 형성된다.
비트 라인(113)은 제3 트랜치의 측벽에 형성된다. 제3 트랜치는 제2 트랜치 저면에서 노출된 게이트 절연막(107) 및 반도체 기판(101)을 식각함으로써 형성되며, 라인 형태로 형성된다. 이러한 제3 트랜치는 도전물질로 매립된다. 비트 라인(113)은 게이트 전극(109)의 측벽에 제2 스페이서(111)를 형성한 후, 도전물질이 제3 트랜치 측벽에만 남도록 제2 스페이서(111)를 마스크로 도전물질을 식각함으로써 형성된다. 제2 스페이서(111)는 게이트 전극(109)을 완전히 가리지 않도록 게이트 전극(109)의 하부 측벽에 형성된다.
제3 트랜치의 측벽에 형성된 비트 라인(113) 사이는 하부 절연막(115)에 의해 전기적으로 격리된다.
워드 라인(117)은 비트 라인(113)과 교차되는 방향으로 형성됨과 아울러 비트 라인(113)과 교차되는 방향으로 형성된 게이트 전극(109)들 사이의 공간을 도전물질로 매립함으로써 형성된다. 이에 따라 워드 라인(117)은 비트 라인(113)과 교차되는 방향으로 형성된 게이트 전극(109)들을 전기적으로 연결할 수 있다.
제1 및 제2 접합영역(D,S)은 반도체 기판에 불순물 이온을 주입함으로써 형성된다. 불순물이 반도체 기판에 주입되는 깊이는 이온 주입 에너지를 조절하여 조절될 수 있으므로 제1 및 제2 접합영역(D,S)은 서로 다른 위치에 형성될 수 있다. 이러한 제1 및 제2 접합영역(D,S) 중 하나는 소스 영역이며, 다른 하나는 드레인 영역이 된다. 예를 들어 비트 라인(115)에 접촉된 제1 접합영역(D)은 드레인 영역이 되며, 반도체 기둥의 상부(101a)에 형성되는 제2 접합영역(S)은 소스 영역이 된다.
도 1b를 참조하면, 제1 트랜치 즉, 반도체 기둥 상부(101a) 사이의 공간은 갭-필(Gap-fill) 절연막(124)으로 매립된다. 갭-필 절연막(124)은 순차적으로 적층된 제1 내지 제3 절연막(119, 121, 123)을 포함한다.
제1 절연막(119)은 반도체 기둥 상부(101a) 사이 공간의 종횡비를 줄이기 위해 형성된다. 종횡비를 줄이기 위한 제1 절연막(119)은 산화막을 포함하며, 측벽보다 수평면상에 증착이 더 잘되는 SOD(Spin On Dilectric) 산화막, USG(Undoped Silicate Glass) 산화막, 및 HDP(High Density Plasma) 산화막 중 적어도 어느 하나를 포함한다. 제1 절연막(119)은 반도체 기둥 상부(101a) 사이의 공간에 제2 및 제3 절연막(121, 123)이 형성될 수 있도록 반도체 기둥 상부(101a) 사이의 공간을 완전히 매립하지 않고 반도체 기둥 상부(101a)가 1000Å 내지 2000Å의 높이로 노출될 수 있도록 형성되는 것이 바람직하다.
제2 절연막(121)은 콘택홀을 형성하기 위한 후속 식각 공정 진행시 워드 라인(117)이 노출되지 않도록 하는 식각 정지막으로 이용된다. 이러한 제2 절연 막(121)은 500Å 내지 1000Å으로 증착하는 것이 바람직하다. 제2 절연막(121)은 질화막을 포함한다.
제3 절연막(123)은 반도체 기둥 상부(101a) 사이의 공간을 완전히 매립하여 반도체 기둥(103)을 포함하는 반도체 기판(101)의 상부를 평탄화하기 위해 형성되는 것이다. 제3 절연막(123)은 산화막을 포함한다.
도 1c를 참조하면, 반도체 기둥 상부(101a) 사이의 공간을 매립하는 갭-필 절연막(124)은 화학적 기계적 연마(Chemical Mechanical Polishing), 또는 전면 건식식각 방법으로 식각되어 반도체 기둥(103)의 상면이 노출된다. 즉, 제2 접합영역(S)의 상면이 노출된다.
도 1d를 참조하면, 갭-필 절연막(124)을 포함한 반도체 기판(101) 상에 층간 절연막(125)이 형성된다. 층간 절연막(125)은 산화막을 포함한다.
도 1e를 참조하면, 층간 절연막(125)에는 반도체 기둥 상부(101a)의 폭 보다 넓은 폭으로 콘택홀(126)이 형성된다. 이러한 콘택홀(126)은 제2 접합영역(S)의 상면 및 측면을 노출시킨다. 콘택홀(126)의 형성과정을 상세히 설명하면, 먼저 층간 절연막(125) 상에 콘택홀(126)이 형성될 영역을 정의하는 포토레지스트 패턴을 형성한다. 포토레지스트 패턴 사이에 노출된 층간 절연막(125)이 식각된다. 층간 절연막(125)의 식각으로 제2 접합영역(S)의 상면이 노출되면 산화막 및 질화막에 대해 식각 선택비가 1:1인 물질을 이용하여 반도체 기둥의 상부(101a)가 500Å 내지 1000Å의 깊이로 노출될 때까지 게이트 절연막(107), 제1 스페이서(105), 제3 절연막(123) 및 제2 절연막(121)을 식각한다. 산화막 및 질화막에 대해 식각 선택 비가 1:1인 물질은 상술한 층간 절연막(125)을 식각할 때 이용할 수 있다. 산화막 및 질화막에 대해 식각 선택비가 1:1인 물질로는 28C4F6, 1300Ar, 32O2가 혼합된 물질이 이용될 수 있다.
이 후, 산화막 및 질화막에 대한 선택 식각비 차이가 큰 식각 물질을 이용하여 산화막으로 형성된 제3 절연막(123)을 더 식각해줌으로써 반도체 기둥의 상부(101a)와 제3 절연막(123) 사이의 공간을 더 넓혀준다. 산화막 및 질화막에 대한 선택 식각비 차이가 큰 식각 물질로는 6O2, 300Ar, 64CHF3, 25CF4가 혼합된 물질이 이용될 수 있다. 이 때, 질화막으로 형성된 제2 절연막(121)은 식각 정지막 역할을 하므로 그 하부의 제1 절연막(119)이 식각되어 워드라인(117)을 노출시키는 현상을 방지할 수 있다.
도 1f를 참조하면, 콘택홀(126) 내부를 도전성 물질로 채워서, 콘택홀(126) 내부에 콘택 플러그(127)를 형성한다. 콘택 플러그(127)는 제2 접합영역(S)의 측면 및 상면을 노출시키는 콘택홀(126) 내부에 형성되므로 제2 접합영역(S)의 측면 및 상면과 접촉될 수 있다.
도 2는 본 발명에 따른 콘택 플러그와, 반도체 기둥 상부에 형성된 제2 접합영역을 나타내는 사시도이다.
도 2를 참조하면, 본 발명에 따른 콘택 플러그(127)는 반도체 기둥 상부(101a)에 형성된 제2 접합영역(S)의 상면 및 측면을 감싸도록 형성되므로 콘택 플러그(127)와 제2 접합영역(S)의 접촉면적을 종래보다 증대시킬 수 있다. 이에 따라 본 발명에 따른 콘택 플러그(127)의 저항이 감소된다.
이와 같이 본 발명은 종래 2차원적으로 형성되었던 콘택 플러그(127)와 접합영역(S)의 접촉 구조를 3차원적으로 형성함으로써 콘택 플러그(127)와 접합영역(S)의 접촉면적을 증대시킬 수 있다.
또한 본 발명은 콘택 플러그(127)가 형성될 영역을 정의하는 콘택홀(126)을 형성하는 과정에서 워드 라인(117)이 노출되지 않도록 갭-필 절연막을 다른 종류의 절연막을 포함하는 다층구조로 형성하여 워드 라인(117)과 콘택 플러그(127) 사이에 접촉 불량이 발생하는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명에 따른 수직형 반도체 소자의 콘택 플러그 형성방법을 단계적으로 나타내는 단면도들.
도 2는 본 발명에 따른 콘택 플러그와, 반도체 기둥 상부에 형성된 제2 접합영역을 나타내는 사시도.
<도면의 주요부분에 대한 부호의 설명>
101 : 반도체 기판 101a : 반도체 기둥의 상부
101b : 반도체 기둥의 하부 103 : 반도체 기둥
105 : 제1 스페이서 107 : 게이트 절연막
109 : 게이트 전극 111 : 제2 스페이서
113 : 비트 라인 115 : 하부 절연막
117 : 워드 라인 119 : 제1 절연막
121 : 제2 절연막 123 : 제3 절연막
124 : 갭-필 절연막 125 : 층간 절연막
D : 제1 접합영역 S : 제2 접합영역

Claims (23)

  1. 반도체 기판을 식각하여 형성된 트랜치들에 의해 격리된 반도체 기둥들;
    게이트 절연막을 사이에 두고 상기 반도체 기둥의 하부 둘레에 형성된 게이트 전극;
    상기 트랜치의 내부에 형성된 갭-필 절연막;
    상기 갭-필 절연막을 포함한 상기 반도체 기판의 상부에 형성된 층간 절연막;
    상기 반도체 기둥의 상면 및 상기 반도체 기둥의 일부 측벽이 노출되도록 상기 층간 절연막과 상기 갭-필 절연막을 식각하여 형성된 콘택홀; 및
    상기 콘택홀 내에 형성된 콘택 플러그를 포함하는 수직형 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 전극들 사이에 형성된 워드 라인을 더 포함하며, 상기 갭-필 절연막이 상기 워드 라인 상에 형성되는 수직형 반도체 소자.
  3. 제 1 항에 있어서,
    상기 콘택홀의 폭은 상기 반도체 기둥의 폭보다 넓게 형성되는 수직형 반도체 소자.
  4. 제 1 항에 있어서,
    상기 반도체 기둥의 상부는 상기 반도체 기둥의 하부보다 넓은 폭으로 형성되는 수직형 반도체 소자.
  5. 제 1 항에 있어서,
    상기 갭-필 절연막은
    상기 트랜치 내에 형성된 제1 절연막;
    상기 제1 절연막 상에 형성된 제2 절연막; 및
    상기 제2 절연막 상에 형성된 제3 절연막을 포함하는 수직형 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제1 절연막은 산화막을 포함하고,
    상기 제2 절연막은 질화막을 포함하고,
    상기 제3 절연막은 산화막을 포함하는 수직형 반도체 소자.
  7. 제 5 항에 있어서,
    상기 제1 절연막은 SOD, USG 및 HDP막 중 적어도 어느 하나를 포함하는 수직형 반도체 소자.
  8. 제 5 항에 있어서,
    상기 제1 절연막은 상기 반도체 기둥의 상부를 1000Å 내지 2000Å의 깊이로 노출시키며 상기 트랜치에 형성되는 수직형 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제2 절연막은 500Å 내지 1000Å의 두께로 형성되는 수직형 반도체 소자.
  10. 제 1 항에 있어서,
    상기 층간 절연막은 산화막을 포함하는 수직형 반도체 소자.
  11. 제 2 항에 있어서,
    상기 트랜치의 하부에 매립되어 형성되며 상기 반도체 기둥과 연결되는 비트 라인을 더 포함하는 수직형 반도체 소자.
  12. 반도체 기판을 식각하여 형성된 트랜치들에 의해 격리되는 반도체 기둥들을 형성하는 단계;
    상기 반도체 기둥들을 포함하는 상기 반도체 기판의 전체 표면에 게이트 절연막을 형성하는 단계;
    상기 반도체 기둥의 하부 둘레에 게이트 전극을 형성하는 단계;
    상기 트랜치의 내부를 매립하기 위하여 갭-필 절연막을 형성하는 단계;
    상기 갭-필 절연막을 포함한 상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 반도체 기둥의 상면 및 상기 반도체 기둥의 일부 측벽이 노출되도록 상기 층간 절연막 및 상기 갭-필 절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하는 수직형 반도체 소자의 형성방법.
  13. 제 12 항에 있어서,
    상기 갭-필 절연막을 형성하는 단계 이전에 상기 게이트 전극들 사이에 워드 라인을 형성하는 단계를 더 포함하며, 상기 갭-필 절연막은 상기 워드 라인 상에 형성되는 수직형 반도체 소자의 형성방법.
  14. 제 12 항에 있어서,
    상기 콘택홀의 폭은 상기 반도체 기둥의 폭보다 넓게 형성되는 수직형 반도체 소자의 형성방법.
  15. 제 12 항에 있어서,
    상기 반도체 기둥의 상부는 상기 반도체 기둥의 하부보다 넓은 폭으로 형성되는 수직형 반도체 소자의 형성방법.
  16. 제 12 항에 있어서,
    상기 갭-필 절연막을 형성하는 단계는
    상기 트랜치의 내부에 제1 절연막을 형성하는 단계;
    상기 트랜치의 내부 및 상기 제1 절연막을 포함하는 상기 반도체 기판상에 제2 절연막을 형성하는 단계;
    상기 트랜치의 내부, 상기 제1 및 제2 절연막을 포함하는 상기 반도체 기판상에 제3 절연막을 형성하는 단계; 및
    상기 반도체 기둥들의 상면이 노출되도록 상기 제1 내지 제3 절연막을 포함하는 상기 반도체 기판을 평탄화하는 단계를 포함하는 수직형 반도체 소자의 형성방법.
  17. 제 16 항에 있어서,
    상기 제1 절연막은 산화막을 포함하고,
    상기 제2 절연막은 질화막을 포함하고,
    상기 제3 절연막은 산화막을 포함하고,
    상기 층간 절연막은 산화막을 포함하는 수직형 반도체 소자의 형성방법.
  18. 제 17 항에 있어서,
    상기 콘택홀을 형성하는 단계는
    상기 층간 절연막을 식각하여 상기 반도체 기둥의 상면, 상기 제3 절연막 및 상기 제2 절연막을 노출시키는 단계;
    상기 층간 절연막, 상기 반도체 기둥의 측벽에 형성된 상기 제2 절연막 및 상기 제3 절연막을 식각하여 상기 반도체 기둥의 측벽을 노출시키는 단계; 및
    상기 층간 절연막 및 상기 제3 절연막을 식각하여 상기 반도체 기둥 상부와 상기 제3 절연막 사이의 공간을 넓혀주는 단계를 포함하는 수직형 반도체 소자의 형성방법.
  19. 제 18 항에 있어서,
    상기 제1 절연막은 상기 반도체 기둥의 상부를 1000Å 내지 2000Å의 깊이로 노출시키며 상기 트랜치에 형성되고,
    상기 질화막은 500Å 내지 1000Å의 두께로 형성되며,
    상기 반도체 기둥의 측벽을 노출시키는 단계에서 상기 반도체 기둥의 측벽은 500Å 내지 1000Å의 깊이로 노출되는 수직형 반도체 소자의 형성방법.
  20. 제 18 항에 있어서,
    상기 층간 절연막을 식각하여 상기 반도체 기둥의 상면, 상기 제3 절연막 및 상기 제2 절연막을 노출시키는 단계와, 상기 층간 절연막, 상기 반도체 기둥의 측벽에 형성된 상기 제2 절연막 및 상기 제3 절연막을 식각하여 상기 반도체 기둥의 측벽을 노출시키는 단계 중 적어도 어느 하나는 산화막 및 질화막에 대한 식각 선택비가 1:1인 식각물질을 이용하여 실시되는 수직형 반도체 소자의 형성방법.
  21. 제 18 항에 있어서,
    상기 층간 절연막 및 상기 제3 절연막을 식각하여 상기 반도체 기둥 상부와 상기 제3 절연막 사이의 공간을 넓혀주는 단계는 질화막보다 산화막을 더 식각하는 식각물질을 이용하여 실시되는 수직형 반도체 소자의 형성방법.
  22. 제 16 항에 있어서,
    상기 제1 절연막은 SOD, USG 및 HDP막 중 적어도 어느 하나를 포함하는 수직형 반도체 소자의 형성방법.
  23. 제 13 항에 있어서,
    상기 게이트 절연막을 형성하는 단계 이전에,
    상기 트랜치의 하부에 상기 반도체 기둥과 연결되는 매립형 비트 라인을 형성하는 단계를 더 포함하는 수직형 반도체 소자의 형성방법.
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* Cited by examiner, † Cited by third party
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KR20070052653A (ko) * 2005-11-17 2007-05-22 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100660881B1 (ko) 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR20070052653A (ko) * 2005-11-17 2007-05-22 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
JP2007165461A (ja) 2005-12-12 2007-06-28 Elpida Memory Inc 半導体装置及びその製造方法
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